KR101132721B1 - Method for manufacturing mask read only memory device - Google Patents

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Abstract

본 발명은, 반도체 기판 상에 게이트 산화막, 게이트 전극용 도전막 및 캡핑 산화막을 순차적으로 형성한 후, 패터닝하여 게이트 전극을 형성하는 단계와, 게이트 전극 측벽에 스페이서를 형성하는 단계와, 셀과 셀 간의 고립을 위하여 이온주입을 실시하는 단계와, 게이트 전극 사이의 갭을 채우도록 질화막을 증착한 후 평탄화하는 단계와, 선택적으로 상기 캡핑 산화막을 제거하는 단계와, 반도체 기판 상에 단차를 따라 질화막을 형성하는 단계와, 단차에 의한 상기 질화막 사이의 갭을 채우도록 산화막을 형성하는 단계와, 오프 셀을 이루는 채널 영역 상부에 형성된 상기 산화막을 선택적으로 식각하여 제거하는 단계와, 오프 셀을 만들어주기 위하여 코드 이온주입을 실시하는 단계를 포함하는 마스크 롬 장치의 제조방법에 관한 것이다. According to an embodiment of the present invention, a gate oxide film, a conductive film for a gate electrode, and a capping oxide film are sequentially formed on a semiconductor substrate, and then patterned to form a gate electrode, a spacer formed on sidewalls of the gate electrode, and a cell and a cell. Performing ion implantation for isolation of the liver, depositing and planarizing a nitride film to fill the gap between the gate electrodes, optionally removing the capping oxide film, and removing the nitride film along the steps on the semiconductor substrate. Forming an oxide film so as to fill the gap between the nitride films due to the step difference, selectively etching and removing the oxide film formed on the channel region constituting the off-cell, and forming an off cell; It relates to a method for manufacturing a mask ROM device comprising performing a code ion implantation.

마스크 롬(Mask ROM), 코드 이온주입, 온 셀(On Cell), 오프 셀(Off Cell)Mask ROM, Code Ion Implantation, On Cell, Off Cell

Description

마스크 롬 장치의 제조방법{Method for manufacturing mask read only memory device} Method for manufacturing mask read only memory device             

도 1a는 코드 이온주입 에너지에 따른 투영범위(Projected Range)와 측방향 스트래글링(Lateral Straggling)의 변화를 보여주는 그래프이다. FIG. 1A is a graph showing changes in projected range and lateral straggling according to cord ion implantation energy.

도 1b는 투영범위와 측방향 스트래글링과의 관계를 보여주는 그래프이다. 1B is a graph showing the relationship between the projection range and the lateral stragling.

도 2a는 고립 온 셀의 문턱전압 변화를 보여주는 그래프이다. 2A is a graph showing a change in threshold voltage of an isolated on cell.

도 2b는 고립 오프 셀의 문턱전압 변화를 보여주는 그래프이다. 2B is a graph showing a change in the threshold voltage of an isolated off cell.

도 3 내지 도 10은 본 발명의 바람직한 실시예에 따른 마스크 롬 장치의 제조방법을 설명하기 위하여 도시한 단면도들이다.
3 to 10 are cross-sectional views illustrating a method of manufacturing a mask ROM device according to a preferred embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100: 반도체 기판 102: 게이트 산화막100 semiconductor substrate 102 gate oxide film

104: 폴리실리콘막 106: 실리사이드막104: polysilicon film 106: silicide film

108: 캡핑 산화막 114, 118: 질화막108: capping oxide film 114, 118: nitride film

120: 산화막
120: oxide film

본 발명은 반도체 장치의 제조방법에 관한 것으로, 더욱 상세하게는 셀 트랜지스터 간의 디스터브(disturb)를 억제할 수 있는 마스크 롬 장치의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a mask ROM device capable of suppressing disturbance between cell transistors.

마스크(Mask) 롬(Read Only Memory: ROM)의 셀 어레이는 온 셀(On Cell)과 오프 셀(Off Cell)을 포함하고 있다. 온 셀은 트랜지스터의 게이트 전극에 전압을 인가하지 않아도 채널이 이미 형성되어 있어 온(On) 상태를 유지한다. 오프 셀은 코드(CODE) 이온주입으로 채널 영역에 카운드-도핑(count-doping)을 하여 양(+)의 문턱전압을 갖도록 함으로서 마스크 롬 셀의 오프(Off) 트랜지스터로 작용하며, 게이트 전극에 임계 전압 이상을 인가하여야 채널이 형성되어 온(On) 트랜지스터로 작용하게 된다. The cell array of a mask read only memory (ROM) includes an on cell and an off cell. The on-cell maintains an on state because a channel is already formed without applying a voltage to the gate electrode of the transistor. The off-cell acts as an off-transistor of the mask ROM cell by count-doping the channel region with code ion implantation to have a positive threshold voltage. Applying more than the threshold voltage to form a channel to act as an (On) transistor.

도 1a는 코드 이온주입 에너지에 따른 투영범위(Projected Range)와 측방향 스트래글링(Lateral Straggling)의 변화를 보여주는 그래프이고, 도 1b는 투영범위와 측방향 스트래글링과의 관계를 보여주는 그래프이다. FIG. 1A is a graph showing a change in projected range and lateral stragling according to cord ion implantation energy, and FIG. 1B is a graph showing a relationship between projection range and lateral stragling. .

도 1a 및 도 1b에 나타난 바와 같이 코드 이온주입의 에너지가 증가할 경우 측방향 스트래글링의 영향도 증가하며, 이에 따라 인접 셀 트랜지스터의 문턱전압(Vt)을 높이는 현상이 발생한다. 이러한 인접 셀 트랜지스터에 대한 영향을 감소시키기 위해서는 코드 이온주입의 에너지를 줄일 수 있도록 코드 이온주입으로 투과 해야 할 층의 두께를 조절할 필요가 있다. As shown in FIGS. 1A and 1B, when the energy of the cord ion implantation increases, the influence of the lateral stragling also increases, thereby increasing the threshold voltage Vt of the adjacent cell transistor. In order to reduce the influence on the adjacent cell transistors, it is necessary to adjust the thickness of the layer to be transmitted through the code ion implantation so as to reduce the energy of the code ion implantation.

코드 이온주입의 임계치수(Critical Dimension; CD)에 따른 인접 셀과의 디스터브(distub) 특성은 고립 패턴(Isolation Pattern)에서 주로 나타나며, 포토 노광 장비의 특성에 따라 그 차이가 더욱 크다. 상기 고립 패턴에는 고립 온 셀(Isolated On Cell) 및 고립 오프 셀(Isolated Off Cell)로 나눌 수 있는데, 도 2a는 고립 온 셀의 문턱전압 변화를 보여주는 그래프이고 도 2b는 고립 오프 셀의 문턱전압 변화를 보여주는 그래프이다. Distub characteristics with adjacent cells according to the critical dimension (CD) of the code ion implantation are mainly shown in the isolation pattern, and the difference is greater depending on the characteristics of the photo exposure apparatus. The isolation pattern may be divided into an isolated on cell and an isolated off cell. FIG. 2a is a graph showing a change in threshold voltage of an isolated on cell and FIG. 2b is a change in threshold voltage of an isolated off cell. Is a graph showing

마스크 롬은 코드 이온주입시 스캐터링(Scattering)된 도펀트가 인접 셀 트랜지스터 영역까지 침법하게 되어 이로 인해 인접 셀 트랜지스터의 문턱전압(Vt)이 상승하는 효과가 나타난다. 이러한 인근 지역에서 코드 이온주입으로 인하여 디스터브(disturb)된 트랜지스터는 문턱전압(Vt)이 상승함에 따라 온(On) 트랜지스터로 동작해야 함에도 불구하고 오프(Off) 트랜지스터 특성에 가까운 특성을 보인다. 이로 인하여 온/오프(On/Off) 특성을 사용하는 마스크 롬의 셀 트랜지스터로써 작동이 어려워진다. In the mask rom, scattered dopants invade the adjacent cell transistor region during the code ion implantation, thereby increasing the threshold voltage Vt of the adjacent cell transistor. Transistors distorted due to code ion implantation in these nearby areas exhibit characteristics close to the off-transistor characteristics even though they must act as on-transistors as the threshold voltage Vt increases. This makes it difficult to operate as a cell transistor of a mask rom using on / off characteristics.

이러한 고 에너지(High Energy)를 이용한 코드 이온주입은 온/오프 트랜지스터 코딩 방법으로 게이트 전극의 두께가 두꺼워 질수록 도 1a 및 도 1b와 같은 형태로 인근 셀에 대한 영향이 커지며, 이로 인하여 셀 트랜지스터의 크기가 제한되는 요인이 된다.
Code ion implantation using the high energy is an on / off transistor coding method, and as the thickness of the gate electrode becomes thicker, the influence on neighboring cells becomes larger as shown in FIGS. 1A and 1B. Size is a limiting factor.

본 발명이 이루고자 하는 기술적 과제는 셀 트랜지스터 간의 디스터브(disturb)를 억제할 수 있는 마스크 롬 장치의 제조방법을 제공함에 있다.
SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method for manufacturing a mask ROM device capable of suppressing disturbance between cell transistors.

본 발명은, 반도체 기판 상에 게이트 산화막, 게이트 전극용 도전막 및 캡핑 산화막을 순차적으로 형성한 후, 패터닝하여 게이트 전극을 형성하는 단계와, 게이트 전극 측벽에 스페이서를 형성하는 단계와, 셀과 셀 간의 고립을 위하여 이온주입을 실시하는 단계와, 게이트 전극 사이의 갭을 채우도록 질화막을 증착한 후 평탄화하는 단계와, 선택적으로 상기 캡핑 산화막을 제거하는 단계와, 반도체 기판 상에 단차를 따라 질화막을 형성하는 단계와, 단차에 의한 상기 질화막 사이의 갭을 채우도록 상기 산화막을 형성하는 단계와, 오프 셀을 이루는 채널 영역 상부에 형성된 산화막을 선택적으로 식각하여 제거하는 단계와, 오프 셀을 만들어주기 위하여 코드 이온주입을 실시하는 단계를 포함하는 마스크 롬 장치의 제조방법을 제공한다.
According to an embodiment of the present invention, a gate oxide film, a conductive film for a gate electrode, and a capping oxide film are sequentially formed on a semiconductor substrate, and then patterned to form a gate electrode, a spacer formed on sidewalls of the gate electrode, and a cell and a cell. Performing ion implantation for isolation of the liver, depositing and planarizing a nitride film to fill the gap between the gate electrodes, optionally removing the capping oxide film, and removing the nitride film along the steps on the semiconductor substrate. Forming the oxide film, forming the oxide film so as to fill the gap between the nitride films due to the step difference, selectively etching and removing the oxide film formed on the channel region constituting the off-cell, and forming an off cell. Provided is a method of manufacturing a mask ROM device including performing code ion implantation.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 게재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the following embodiments are provided to those skilled in the art to fully understand the present invention, and may be modified in various forms, and the scope of the present invention is limited to the embodiments described below. It doesn't happen. In the following description, when a layer is described as being on top of another layer, it may be present directly on top of another layer, with a third layer interposed therebetween. In the drawings, the thickness and size of each layer are exaggerated for clarity and convenience of explanation. Like numbers refer to like elements in the figures.

도 3 내지 도 10은 본 발명의 바람직한 실시예에 따른 마스크 롬 장치의 제조방법을 설명하기 위하여 도시한 단면도들이다.3 to 10 are cross-sectional views illustrating a method of manufacturing a mask ROM device according to a preferred embodiment of the present invention.

코드 이온주입에 의하여 셀 트랜지스터의 문턱전압을 조절하는 마스크(Mask) 롬(Read Only Memory: ROM)에서는 게이트 전극을 투과하여 이온이 주입되도록 코드 이온주입을 진행하고 있다. 이러한 이온주입을 진행할 때에 이온주입 에너지에 따라 측방향으로 이온주입되는 도즈(Dose)량이 다르며, 이러한 도즈량을 줄이기 위해서는 이온주입 에너지를 줄이거나, 측방향으로 이온주입되는 도즈량을 고려하여 인접 셀 간의 디스터브 특성을 없애는 방법을 고려하여야 한다. Code ion implantation is performed to implant ions through a gate electrode in a mask ROM (Read Only Memory: ROM) that adjusts a threshold voltage of a cell transistor by code ion implantation. When the ion implantation proceeds, the dose amount of the ion implanted in the lateral direction is different according to the ion implantation energy. To reduce the dose, the adjacent cell is reduced in consideration of the ion implantation energy or the amount of ion implanted in the lateral direction. Consideration should be given to eliminating liver disturbances.

본 발명은 이러한 인접 셀 간의 디스터브 특성을 없애는 방법을 제공하며, 오프 셀(Off Cell)을 만들기 위한 문턱전압 조절을 위한 이온주입 영역을 미리 정의함으로써 온 셀(On Cell) 및 오프 셀 간의 규정된 문턱전압 차이 및 전류 차이를 만들어내 안정적 소자 특성을 확보하는데 사용할 수 있으며, 게이트 자기정렬을 사용함으로써 공정 진행의 어려움을 극복할 수 있다. The present invention provides a method of eliminating the disturbance characteristics between adjacent cells, and defines a threshold between an on cell and an off cell by defining an ion implantation region for regulating a threshold voltage for making an off cell. The voltage difference and the current difference can be used to secure stable device characteristics, and gate self-alignment can be used to overcome the difficulty of the process.

코드 이온주입의 문제점을 해결하기 위하여 셀 트랜지스터의 게이트 전극을 선택적으로 식각하여 게이트 전극의 두께를 줄인 후, 코드 이온주입을 진행함으로써 코드 이온주입에 의한 인접 셀 트랜지스터의 디스터브 특성을 줄이고, 이로 인한 셀 크기를 줄일 수 있는 마진을 확보할 수 있다. In order to solve the problem of the code ion implantation, the gate electrode of the cell transistor is selectively etched to reduce the thickness of the gate electrode, and then the code ion implantation is performed to reduce the disturbance characteristics of adjacent cell transistors due to the code ion implantation. The margin can be reduced to reduce the size.                     

이하에서, 본 발명의 바람직한 실시예에 따른 마스크 롬 장치의 제조방법을 설명한다. Hereinafter, a method of manufacturing a mask ROM device according to a preferred embodiment of the present invention will be described.

도 3을 참조하면, 반도체 기판(100) 상에 게이트 산화막(102), 폴리실리콘막(104), 실리사이드막(106) 및 캡핑 산화막(108)을 순차적으로 형성한 후, 패터닝하여 게이트 전극을 형성한다. 반도체 기판(100)은 P형 기판일 수 있다. 폴리실리콘막(104)은 불순물이 도핑된 폴리실리콘막으로 500～2000Å 정도의 두께로 형성할 수 있다. 실리사이드막(106)은 공정 단순화 및 게이트 면저항(Rs)를 낮추기 위하여 텅스텐 실리사이드막으로 형성할 수 있다. 캡핑 산화막(108)은 실리사이드막의 이상 산화를 억제하고 및 게이트 패터닝시 실리사이드막의 거친 표면에 의한 영향을 최소화하기 위하여 사용한다. Referring to FIG. 3, the gate oxide film 102, the polysilicon film 104, the silicide film 106, and the capping oxide film 108 are sequentially formed on the semiconductor substrate 100, and then patterned to form a gate electrode. do. The semiconductor substrate 100 may be a P-type substrate. The polysilicon film 104 is a polysilicon film doped with an impurity and may be formed to a thickness of about 500 to 2000 micrometers. The silicide layer 106 may be formed of a tungsten silicide layer to simplify the process and lower the gate sheet resistance Rs. The capping oxide film 108 is used to suppress abnormal oxidation of the silicide film and to minimize the influence of the rough surface of the silicide film on the gate patterning.

도 4를 참조하면, 게이트 패터닝이 이루어진 반도체 기판(100) 상에 단차를 따라 산화막을 증착 후, 이방성 건식 식각하여 게이트 전극 측벽에 스페이서(110)를 형성한다. 상기 산화막은 LP-CVD(Low Pressure-Chemical Vapor Deposition) 방법으로 증착할 수 있다. 스페이서(110)는 셀과 셀 간의 고립을 위한 이온주입을 실시할 때 게이트로 확산되는 도펀트량을 제어하기 위하여 형성한다. Referring to FIG. 4, an oxide film is deposited along a step on a semiconductor substrate 100 having gate patterning, and then anisotropic dry etching to form a spacer 110 on a sidewall of a gate electrode. The oxide film may be deposited by a low pressure-chemical vapor deposition (LP-CVD) method. The spacer 110 is formed to control the amount of dopant diffused to the gate when ion implantation is performed for isolation between the cell and the cell.

셀과 셀 간의 고립을 위한 이온주입(112)을 실시한다. 셀과 셀 간의 경계에 셀의 채널과 반대되는 타입의 불순물(예컨대, 붕소(B))을 도펀트로 이용하여 이온주입(112)을 실시한다. 상기 이온주입(112)은 예컨대, 30～60KeV 정도의 에너지에서 1.0E12～1.0E13 atoms/㎠ 정도의 도우즈(dose)로 실시할 수 있다. Ion implantation 112 is performed for isolation between cells. Ion implantation 112 is performed at the boundary between the cell and the dopant (for example, boron (B)) of the type opposite to the channel of the cell as a dopant. The ion implantation 112 can be carried out with a dose of about 1.0E12 to 1.0E13 atoms / cm 2 at an energy of about 30 to 60 KeV, for example.

도 5를 참조하면, 이온주입된 반도체 기판(100) 상에 게이트와 게이트 사이 의 갭을 채우도록 질화막(114)을 증착한 후, 단차를 평탄화하기 위하여 에치백(etch back)을 실시한다. 상기 에치백은 캡핑 산화막(108) 상부가 노출될 때까지 실시하는 것이 바람직하다. 상기 에치백 공정 후에, 게이트 사이에 매립된 질화막(114)이 에치백 공정에 의해 소실된 것을 보상하기 위하여 질화막(114)의 상부 표면이 캡핑 산화막(108)의 상부 표면과 거의 동일해지도록 질화막을 추가 증착할 수 있다. Referring to FIG. 5, after the nitride film 114 is deposited on the ion implanted semiconductor substrate 100 to fill a gap between the gate and the gate, an etch back is performed to planarize the step. The etch back may be performed until the upper portion of the capping oxide layer 108 is exposed. After the etch back process, the nitride film is formed so that the upper surface of the nitride film 114 is substantially the same as the upper surface of the capping oxide film 108 to compensate for the loss of the nitride film 114 buried between the gates by the etch back process. Further deposition may be possible.

도 6을 참조하면, 평탄화된 반도체 기판(100) 상에 채널이 형성되는 영역을 개방하는 포토레지스트 패턴(116)을 형성한다. Referring to FIG. 6, a photoresist pattern 116 is formed on the planarized semiconductor substrate 100 to open a region where a channel is formed.

포토레지스트 패턴(118)을 식각 마스크로 사용하여 실리사이드막(106)이 노출되도록 식각한다. 이때, 질화막에 대한 산화막의 식각 선택비가 큰 식각 조건(산화막의 식각률이 질화막의 식각률에 비하여 상대적으로 큰 식각 조건)을 사용하여 식각을 진행함으로서 실리사이드막(106) 상부에 형성된 캡핑 산화막(108) 및 산화막 스페이서(110)가 제거되도록 한다. 상기 식각은 CxFy(x,y는 자연수) 가스, N2 가스 및 Ar 가스를 사용하거나, CxHyFz(x,y,z는 0 또는 자연수) 가스, 산소(O 2) 가스 및 아르곤(Ar) 가스를 사용할 수 있다. The photoresist pattern 118 is used as an etching mask to etch the silicide layer 106. In this case, the capping oxide layer 108 formed on the silicide layer 106 may be etched by performing etching using an etching condition having a large etching selectivity of the oxide layer relative to the nitride layer (an etching condition where the etching rate of the oxide layer is relatively larger than that of the nitride layer). The oxide film spacer 110 is removed. The etching is C x F y (x, y is natural water) gas, N 2 gas and Ar gas, or C x H y F z (x, y, z is 0 or natural water) gas, oxygen (O 2 ) Gas and argon (Ar) gas can be used.

도 7을 참조하면, 반도체 기판(100) 상에 단차를 따라 질화막(118)을 증착한다. 질화막(118) 상에 단차에 의한 갭을 채우도록 산화막(120)을 증착한다. 상기 산화막(120)은 HDP(High Density Plasma)막, BPSG(Boro Phosphorus Silicate Glass)막, HLD막, TEOS(Tetra Ethyl Ortho Silicate)막, SOG(Spin On Glass)막을 이용하여 형성할 수 있다. Referring to FIG. 7, the nitride film 118 is deposited on the semiconductor substrate 100 along a step. The oxide film 120 is deposited on the nitride film 118 to fill the gap due to the step difference. The oxide layer 120 may be formed using an HDP (High Density Plasma) film, a BPSG (Boro Phosphorus Silicate Glass) film, an HLD film, a TEOS (Tetra Ethyl Ortho Silicate) film, or a SOG (Spin On Glass) film.

도 8을 참조하면, 단차를 평탄화하기 위하여 산화막(120)의 에치백(etch back)을 실시한다. 상기 에치백은 질화막(118) 상부가 노출될 때까지 실시하는 것이 바람직하다. 상기 에치백은 질화막(118)에 대한 산화막(120)의 식각 선택비가 큰 식각 조건을 사용하며, 식각 가스로 예컨대, CxFy(x,y는 자연수) 가스, N2 가스 및 Ar 가스를 사용하거나, CxHyFz(x,y,z는 0 또는 자연수) 가스, 산소(O 2) 가스 및 아르곤(Ar) 가스를 사용할 수 있다. Referring to FIG. 8, an etch back of the oxide film 120 is performed to planarize the step. The etch back is preferably performed until the upper portion of the nitride film 118 is exposed. The etch back uses an etching condition having a large etching selectivity of the oxide film 120 with respect to the nitride film 118, and includes, for example, C x F y (x, y is natural water) gas, N 2 gas, and Ar gas. Or C x H y F z (x, y, z is 0 or natural water) gas, oxygen (O 2 ) gas and argon (Ar) gas.

도 9를 참조하면, 오프 셀(Off Cell)을 형성하기 위하여 채널 영역을 선택적으로 개방하는 포토레지스트 패턴(122)을 형성한다. 상기 포토레지스트 패턴(122)을 식각 마스크로 사용하여 노출된 산화막(120)을 습식 식각하여 제거한다. 상기 습식 식각은 질화막에 대한 산화막의 식각 선택비가 큰 식각액을 사용할 수 있는데, 예컨대 HF 용액 또는 BOE(Buffer Oxide Etchant) 용액(HF와 NH4F가 소정 비율(예컨대, 100:1, 300:1 등)로 혼합된 용액)을 식각액으로 사용할 수 있다. Referring to FIG. 9, a photoresist pattern 122 is formed to selectively open a channel region in order to form an off cell. The exposed oxide layer 120 is wet-etched and removed using the photoresist pattern 122 as an etching mask. The wet etching may use an etchant having a large etching selectivity of the oxide layer relative to the nitride layer. For example, an HF solution or a buffer oxide etchant (BOE) solution (HF and NH 4 F may have a predetermined ratio (eg, 100: 1, 300: 1, etc.). )) Can be used as an etchant.

도 10을 참조하면, 포토레지스트 패턴(122)을 스트립(strip)하여 제거한다. 포토레지스트 패턴(122)이 제거된 반도체 기판(100)에 오프 셀을 만들어주기 위하여 코드 이온주입(124)을 실시한다. 상기 코드 이온주입(124)은 셀의 채널과 반대되는 타입의 불순물(예컨대, 붕소(B))를 도펀트로 이용하여 실시하는데, 예컨대 60～130KeV 정도의 에너지에서 1.0E14～4.0E14 atoms/㎠ 정도의 도우즈(dose)로 실시할 수 있다.
Referring to FIG. 10, the photoresist pattern 122 is stripped and removed. Code ion implantation 124 is performed to make an off cell on the semiconductor substrate 100 from which the photoresist pattern 122 is removed. The cord ion implantation 124 is performed using a dopant of a type (for example, boron (B)) opposite to the channel of the cell as a dopant, for example, 1.0E14 to 4.0E14 atoms / cm 2 at an energy of about 60 to 130 KeV. This can be done with a dose of.

본 발명에 의한 마스크 롬 장치의 제조방법에 의하면, 셀 트랜지스터간의 디스터브 특성을 제어할 수 있다. According to the method of manufacturing the mask ROM device according to the present invention, the disturb characteristic between the cell transistors can be controlled.

이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
As mentioned above, although preferred embodiment of this invention was described in detail, this invention is not limited to the said embodiment, A various deformation | transformation by a person of ordinary skill in the art within the scope of the technical idea of this invention is carried out. This is possible.

Claims (6)

반도체 기판 상에 게이트 산화막, 게이트 전극용 도전막 및 캡핑 산화막을 순차적으로 형성한 후, 패터닝하여 게이트 전극을 형성하는 단계;Sequentially forming a gate oxide film, a conductive film for a gate electrode, and a capping oxide film on a semiconductor substrate, and then patterning the gate electrode to form a gate electrode; 게이트 전극 측벽에 스페이서를 형성하는 단계;Forming a spacer on the sidewall of the gate electrode; 셀과 셀 간의 고립을 위하여 이온주입을 실시하는 단계;Performing ion implantation for isolation between cells; 게이트 전극 사이의 갭을 채우도록 제1 질화막을 증착한 후 평탄화하는 단계;Depositing and planarizing the first nitride film to fill the gap between the gate electrodes; 선택적으로 상기 캡핑 산화막을 제거하는 단계;Optionally removing the capping oxide layer; 반도체 기판 상에 단차를 따라 제2 질화막을 형성하는 단계;Forming a second nitride film on the semiconductor substrate along a step; 단차에 의한 상기 질화막 사이의 갭을 채우도록 산화막을 형성하는 단계;Forming an oxide film to fill the gap between the nitride films due to the step difference; 오프 셀을 이루는 채널 영역 상부에 형성된 상기 산화막을 선택적으로 식각하여 제거하는 단계; 및Selectively etching and removing the oxide layer formed on an off cell channel region; And 오프 셀을 만들어주기 위하여 코드 이온주입을 실시하는 단계를 포함하는 마스크 롬 장치의 제조방법.A method of manufacturing a mask ROM device comprising performing code ion implantation to produce an off cell. 제1항에 있어서, 상기 산화막에 대한 식각은 습식 식각이고 질화막에 대한 산화막의 식각 선택비가 큰 식각액을 사용하는 것을 특징으로 하는 마스크 롬 장치의 제조방법.The method of claim 1, wherein the etching of the oxide film is wet etching, and an etching solution having a large etching selectivity of the oxide film with respect to the nitride film is used. 제1항에 있어서, 상기 셀과 셀 간의 고립을 위한 이온주입은 셀의 채널과 반대되는 타입의 불순물을 셀과 셀 사이의 경계에 이온주입하는 것임을 특징으로 하는 마스크 롬 장치의 제조방법.The method of claim 1, wherein the ion implantation for isolation between the cell and the cell comprises implanting impurities of a type opposite to the channel of the cell at a boundary between the cell and the cell. 제1항에 있어서, 상기 코드 이온주입은 셀의 채널과 반대되는 타입의 불순물을 오프 셀의 채널 영역에 이온주입하는 것임을 특징으로 하는 마스크 롬 장치의 제조방법. The method of claim 1, wherein the cord ion implantation comprises implanting impurities of a type opposite to the channel of the cell into the channel region of the off-cell. 제1항에 있어서, 상기 게이트 전극용 도전막은 폴리실리콘막과 실리사이드막이 순차적으로 적층된 막인 것을 특징으로 하는 마스크 롬 장치의 제조방법. The method of claim 1, wherein the gate electrode conductive film is a film in which a polysilicon film and a silicide film are sequentially stacked. 제1항에 있어서, 상기 스페이서는 산화막으로 형성하는 것을 특징으로 하는 마스크 롬 장치의 제조방법. The method of claim 1, wherein the spacer is formed of an oxide film.
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