KR20050002473A - Method for forming pattern having region being recessed - Google Patents
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Abstract
Description
본 발명은 리세스된 영역을 갖는 반도체 소자의 패턴 형성방법에 관한 것으로, 보다 상세하게는 리세스 채널을 갖는 반도체 소자의 패턴 형성방법에 관한 것이다.The present invention relates to a method of forming a pattern of a semiconductor device having a recessed region, and more particularly to a method of forming a pattern of a semiconductor device having a recess channel.
급속도로 발전하는 정보화 사회에 있어서, 다양한 기술의 발전과 함께 대량의 정보를 보다 빠르게 처리하기 위해 반도체 장치는 고집적화 되고 있다. 따라서, 더 많은 패턴을 반도체 기판 상에 형성하기 위해 패턴 간격 및 패턴의 폭이 좁아지고 있는 추세이다.In a rapidly developing information society, semiconductor devices are becoming highly integrated in order to process a large amount of information faster with the development of various technologies. Thus, in order to form more patterns on the semiconductor substrate, there is a trend that the pattern spacing and pattern width are narrowing.
특히, 반도체 소자의 구성요소들의 크기를 결정하는 디자인 룰(design rule)이 감소하면서, 트랜지스터의 크기가 점차 작아지고 있으며, 상기 트랜지스터를 이루고 있는 게이트 전극의 폭이 감소하고 있다. 상기 게이트 전극의 양측으로는 소오스/드레인 영역이 형성되고, 상기 소오스/드레인 영역 간에는 전자의 이동로인 채널이 형성된다. 따라서, 상기 게이트 전극의 폭이 감소하면, 상기 채널의 길이가 감소하게 된다.In particular, as the design rule for determining the size of components of the semiconductor device decreases, the size of the transistor is gradually decreasing, and the width of the gate electrode constituting the transistor is decreasing. Source / drain regions are formed at both sides of the gate electrode, and a channel, which is a path for electrons, is formed between the source / drain regions. Therefore, when the width of the gate electrode is reduced, the length of the channel is reduced.
그러나, 약 0.5㎛ 이하로 채널길이가 감소하면, 소오스/드레인의 공핍영역이 채널속으로 침투하여 유효 채널 길이가 줄어들고, 문턱전압(Threshold voltage)이 감소함으로써, 모스 트랜지스터에서 게이트 제어의 기능이 상실되는 단채널효과(Short Channel Effect)가 유발된다. 또한, 채널의 길이가 짧아짐에 따라 반도체 소자 내에는 고전계가 가해지고 이로 인해 핫 캐리어(hot carrier)가 발생한다. 핫 캐리어는 충돌이온화를 일으켜 핫 캐리어가 산화막으로 침투하게 되므로 산화막이 열화되게 된다.However, if the channel length decreases to about 0.5 μm or less, the depletion region of the source / drain penetrates into the channel, reducing the effective channel length, and reducing the threshold voltage, thereby losing the function of gate control in the MOS transistor. Short channel effect is induced. In addition, as the length of the channel becomes shorter, a high electric field is applied to the semiconductor device, which causes hot carriers. Since the hot carriers cause collision ionization and the hot carriers penetrate into the oxide film, the oxide film is deteriorated.
따라서, 물리적으로 채널의 길이를 증가시켜, 상기 단채널 효과를 방지하고, 리프레쉬(refresh) 특성을 향상시키기 위해 리세스 채널(recess channel)을 갖는 트랜지스터에 대한 연구가 활발히 진행되고 있다.Accordingly, research is being actively conducted on transistors having a recess channel to physically increase the length of the channel, to prevent the short channel effect, and to improve refresh characteristics.
필드 산화막을 형성하여 기판에 액티브 및 필드 영역을 정의한 기판 상에 리세스 채널을 갖는 트랜지스터를 제조하기 위해서는 선택적으로 채널 형성용 트렌치를 형성한다. 이때, 상기 리세스 채널용 트렌치는 건식식각에 의해 형성된다. 그러나, 상기 건식식각은 영역별로 편차가 발생하여 균일한 채널 길이를 확보할 수 없다.In order to manufacture a transistor having a recess channel on a substrate in which a field oxide film is formed to define active and field regions in the substrate, a channel forming trench is selectively formed. In this case, the recess channel trench is formed by dry etching. However, in the dry etching, variation occurs for each region, and thus a uniform channel length cannot be secured.
도 1은 일반적인 리세스 채널을 갖는 반도체 소자의 단면을 나타낸 주사 전자 현미경 사진이다.1 is a scanning electron micrograph showing a cross section of a semiconductor device having a general recess channel.
도 1을 참조하면, 리세스 채널을 형성하기 위해 필드 산화막(145)이 형성되어 있는 반도체 기판(100)을 건식 식각하여 트렌치(115)를 형성하면, 상기 트렌치(115)의 저면의 폭은 상기 트렌치의 상부의 폭보다 좁게 형성된다. 따라서, 상기 트렌치(115) 및 필드 산화막(145) 사이에는 잔류 실리콘(190)이 존재하게 된다. 후속에 상기 트렌치를 전도성 물질로 매립하고 패터닝하여 게이트 전극을 형성하면, 상기 잔류 실리콘에 의해 기생 커패시턴스가 형성되어 반도체 소자의 동작속도를 저하시킨다.Referring to FIG. 1, when the trench 115 is formed by dry etching the semiconductor substrate 100 on which the field oxide layer 145 is formed to form a recess channel, the width of the bottom surface of the trench 115 is equal to the width of the trench 115. It is formed narrower than the width of the top of the trench. Therefore, residual silicon 190 is present between the trench 115 and the field oxide layer 145. Subsequently, when the trench is filled with a conductive material and patterned to form a gate electrode, parasitic capacitance is formed by the residual silicon, thereby lowering the operating speed of the semiconductor device.
상기 잔류 실리콘을 제거하기 위해, 과도하게 식각을 진행하면, 결과적으로 상기 트렌치의 폭을 증가시켜 후속에 게이트 전극을 패터닝하기 위한 미스 얼라인 마진이 감소하게된다. 따라서, 반도체 소자의 불량이 발생할 가능성이 증가하게 된다.Excessive etching to remove the residual silicon results in an increase in the width of the trench, resulting in a misalignment margin for subsequent patterning of the gate electrode. Therefore, the possibility that a defect of a semiconductor element occurs will increase.
따라서, 본 발명의 목적은 채널의 길이를 향상시킬 수 있는 리세스된 영역을 갖는 반도체 소자의 패턴 형성방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a method of forming a pattern of a semiconductor device having a recessed region capable of improving the length of the channel.
도 1은 일반적인 리세스 채널을 갖는 반도체 소자의 단면을 나타낸 주사 전자 현미경 사진이다.1 is a scanning electron micrograph showing a cross section of a semiconductor device having a general recess channel.
도 2a 내지 도 2k는 본 발명의 실시예에 의한 반도체 소자의 트랜지스터 제조방법을 나타낸 단면도이다.2A to 2K are cross-sectional views illustrating a transistor manufacturing method of a semiconductor device according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
100 : 반도체 기판 115 : 트렌치100 semiconductor substrate 115 trench
145, 245 : 필드 산화막 190 : 잔류 실리콘145, 245: field oxide film 190: residual silicon
200 : 실리콘 기판 205 : 산화막 패턴200: silicon substrate 205: oxide film pattern
210 : 실리콘 패턴 215 : 제1 트렌치210: silicon pattern 215: first trench
220 : 제2 산화막 225 : 제1 폴리실리콘막220: second oxide film 225: first polysilicon film
230 : 포토레지스트 패턴 235 : 질화막 패턴230 photoresist pattern 235 nitride film pattern
240 : 제2 트렌치 250 : 라이너 패턴240: second trench 250: liner pattern
255 : 불순물 주입 260 : 제3 산화막255: impurity implantation 260: third oxide film
265 : 제2 폴리실리콘막 265a : 제2 폴리실리콘막 패턴265: second polysilicon film 265a: second polysilicon film pattern
270 : 금속막 270a : 금속막 패턴270: metal film 270a: metal film pattern
275 : 절연막 275a : 절연막 패턴275 insulating film 275a insulating film pattern
상기 목적을 달성하기 위하여 본 발명은, 산화막 패턴이 형성된 실리콘 기판 상에 실리콘을 성장시켜 상기 산화막 패턴 사이를 매립하는 실리콘 패턴을 형성하는 단계, 상기 산화막 패턴을 제거하여 상기 실리콘 패턴으로 이루어진 제1 트렌치를 형성하는 단계, 상기 실리콘 패턴 및 제1 트렌치에 폴리실리콘을 증착시켜 제1 트렌치를 매립하는 제1 폴리실리콘막을 형성하는 단계, 상기 제1 폴리실리콘막, 실리콘 패턴 및 실리콘 기판의 일부 영역을 실질적으로 동일한 선택비를 갖는 조건으로 식각하여 제2 트렌치를 형성하는 단계, 상기 제2 트렌치를 산화물로 매립하여 필드 산화막을 형성하는 단계, 상기 제1 폴리실리콘막을 제거하여 상기 제1 트렌치를 노출시키는 단계, 상기 제1 트렌치를 매립하도록 도전막을 형성하는 단계 및 상기 실리콘 패턴 상의 상기 제2 산화막의 상부면을 노출시키도록 상기 도전막을 식각하여 상기 제1 트렌치를 매립하는 게이트 전극을 형성하는 단계로 이루어진 리세스된 영역을 갖는 반도체 소자의 패턴 형성방법을 제공한다.In order to achieve the above object, the present invention is to form a silicon pattern to form a silicon pattern to fill the gap between the oxide film pattern on the silicon substrate on which the oxide film pattern is formed, the first trench made of the silicon pattern Forming a first polysilicon film filling the first trench by depositing polysilicon in the silicon pattern and the first trench, and substantially forming a portion of the first polysilicon film, the silicon pattern and the silicon substrate. Forming a second trench by etching under the same selectivity, forming a field oxide layer by filling the second trench with an oxide, and exposing the first trench by removing the first polysilicon layer. Forming a conductive film to fill the first trenches, and forming a conductive film on the silicon pattern And forming a gate electrode filling the first trench by etching the conductive film to expose the top surface of the second oxide film.
이하, 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail.
산화막 패턴이 형성된 실리콘 기판 상에 선택적 에피 성장 방식에 의해 실리콘을 성장시켜 상기 산화막 패턴 사이를 매립하는 실리콘 패턴을 형성한다.Silicon is grown on the silicon substrate on which the oxide film pattern is formed by a selective epitaxial growth method to form a silicon pattern which is interposed between the oxide film patterns.
상기 산화막 패턴을 식각액에 의해 제거하여 상기 실리콘 패턴으로 이루어진 제1 트렌치를 형성한다. 상기 식각액은 예컨대 LAL, BOE 또는 HF로 이루어진 용액을 사용할 수 있다.The oxide layer pattern is removed by an etchant to form a first trench formed of the silicon pattern. The etchant may be used, for example, a solution consisting of LAL, BOE or HF.
상기 제1 트렌치 및 상기 실리콘 패턴 상에 균일하게 제1 산화막을 형성하고, 폴리실리콘을 도포하여 상기 제1 트렌치를 매립하는 제1 폴리실리콘막을 형성한다.A first oxide film is uniformly formed on the first trench and the silicon pattern, and polysilicon is applied to form a first polysilicon film filling the first trench.
상기 제1 폴리실리콘막 상에 질화막을 형성하고, 상기 질화막 상에 포토레지스트 패턴을 형성하여 상기 질화막의 표면을 일부 노출시킨다. 상기 포토레지스트 패턴을 식각마스크로 이용하여 노출된 질화막을 식각함으로써 질화막 패턴을 형성한다. 상기 질화막 패턴을 식각 마스크로 이용하여 하부에 노출된 제1 폴리실리콘막 및 상기 실리콘 기판의 일부 영역을 동일한 선택비로 식각하여 제2 트렌치를 형성한다.A nitride film is formed on the first polysilicon film, and a photoresist pattern is formed on the nitride film to partially expose the surface of the nitride film. The nitride layer pattern is formed by etching the exposed nitride layer using the photoresist pattern as an etching mask. A second trench is formed by etching the first polysilicon film exposed below and a portion of the silicon substrate at the same selectivity using the nitride film pattern as an etching mask.
상기 제2 트렌치를 산화물로 매립하여 필드 산화막을 형성한다.The second trench is filled with an oxide to form a field oxide film.
상기 실리콘 기판에 이온을 주입하여 상기 제1 트렌치의 좌우로 소오스/드레인 영역을 형성한다.Ions are implanted into the silicon substrate to form source / drain regions on the left and right sides of the first trench.
상기 제1 폴리실리콘막을 제거하여 상기 제1 트렌치를 노출시키고, 상기 제1산화막을 제거한 후, 상기 결과물 상에 균일하게 제2 산화막을 형성한다. 이때, 상기 제1 폴리실리콘막은 HNO3, HF, CH3COOH 및 NH4IO3로 이루어진 혼합용액으로 제거된다.After removing the first polysilicon film to expose the first trench, removing the first oxide film, a second oxide film is uniformly formed on the resultant product. At this time, the first polysilicon film is removed with a mixed solution consisting of HNO 3 , HF, CH 3 COOH and NH 4 IO 3 .
상기 제1 트렌치를 매립하도록 제2 폴리실리콘막 및 도전막을 차례로 적층한다.A second polysilicon film and a conductive film are sequentially stacked so as to fill the first trench.
상기 실리콘 패턴 상의 상기 제2 산화막의 상부면을 노출시키도록 상기 도전막 및 상기 제2 폴리실리콘막을 차례로 식각하여 상기 제1 트렌치를 매립하는 제2 폴리실리콘막 패턴 및 도전막 패턴으로 이루어진 게이트 전극을 형성한다.A gate electrode including a second polysilicon film pattern and a conductive film pattern for burying the first trench by sequentially etching the conductive film and the second polysilicon film to expose an upper surface of the second oxide film on the silicon pattern; Form.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2k는 본 발명의 실시예에 의한 반도체 소자의 트랜지스터 제조방법을 나타낸 단면도이다.2A to 2K are cross-sectional views illustrating a transistor manufacturing method of a semiconductor device according to an embodiment of the present invention.
도 2a를 참조하면, 실리콘 기판(200) 상에 산화물을 도포하여 제1 산화막(미도시)을 형성한다. 상기 제1 산화막을 통상의 사진 식각 공정에 의해 패터닝함으로써, 반복적으로 배열된 산화막 패턴(205)을 형성한다.Referring to FIG. 2A, an oxide is coated on the silicon substrate 200 to form a first oxide film (not shown). The first oxide film is patterned by a general photolithography process to form the repeatedly arranged oxide film pattern 205.
도 2b를 참조하면, 상기 산화막 패턴(205)에 의해 노출된 실리콘 기판(200) 상에 실리콘을 선택적 에피 성장(Selective Epitaxial Growth; 이하, "SEG"라고 한다.) 방식에 의해 성장시켜 실리콘막(미도시)을 형성한다. 성장된 상기 실리콘막을 화학적 기계적 연마(Chemical Mechanical Polishing; 이하, "CMP"라고 한다.) 방식에 의해 상기 산화막 패턴(205)의 상부면이 노출되도록 연마함으로써 상기 산화막 패턴(205) 사이를 실리콘이 매립하도록 실리콘 패턴(210)을 형성한다.Referring to FIG. 2B, silicon is grown on a silicon substrate 200 exposed by the oxide layer pattern 205 by a selective epitaxial growth (“SEG”) method. Not shown). Silicon is buried between the oxide layer patterns 205 by polishing the grown silicon layer to expose the top surface of the oxide layer pattern 205 by chemical mechanical polishing (hereinafter, referred to as "CMP"). The silicon pattern 210 is formed to be.
도 2c를 참조하면, 상기 결과물을 LAL, BOE 또는 HF로 이루어진 용액을 이용하여 식각함으로써 상기 산화막 패턴(205)만을 선택적으로 제거하여, 상기 실리콘 패턴(210)으로 이루어진 제1 트렌치(215)를 형성한다.Referring to FIG. 2C, only the oxide layer pattern 205 is selectively removed by etching the resultant using a solution consisting of LAL, BOE, or HF to form a first trench 215 formed of the silicon pattern 210. do.
도 2d를 참조하면, 상기 실리콘 패턴(210) 및 상기 제1 트렌치 상에 균일하게 제2 산화막(220)을 형성한다. 상기 제2 산화막(220) 상에 폴리실리콘을 도포하여 상기 제1 트렌치를 매립하도록 상기 실리콘 패턴(210) 상에 제1 폴리실리콘막을 형성한다. 상기 제1 폴리실리콘막에 대해 통상의 CMP 공정을 진행하여 상기 제1 폴리실리콘막(225)의 상부면을 평탄화시킨다.Referring to FIG. 2D, a second oxide layer 220 is uniformly formed on the silicon pattern 210 and the first trench. Polysilicon is coated on the second oxide layer 220 to form a first polysilicon layer on the silicon pattern 210 to fill the first trench. A normal CMP process is performed on the first polysilicon film to planarize an upper surface of the first polysilicon film 225.
도 2e를 참조하면, 상기 제1 폴리실리콘막(225) 상에 질화막 및 포토레지스트막을 형성한다. 상기 질화막은 상기 포토레지스트막의 반사방지 및 하드 마스크로써 사용된다. 상기 포토레지스트막을 통상의 사진 식각 공정에 의해 패터닝하여 소정 영역을 노출시키는 포토레지스트 패턴(230)을 형성한다. 상기 포토레지스트 패턴(230)을 식각 마스크로 이용하여 노출된 질화막을 상기 제1 폴리실리콘막(225)의 상부면이 노출되도록 식각함으로써 질화막 패턴(235)을 형성한다.Referring to FIG. 2E, a nitride film and a photoresist film are formed on the first polysilicon film 225. The nitride film is used as an antireflection and hard mask for the photoresist film. The photoresist film is patterned by a general photolithography process to form a photoresist pattern 230 exposing a predetermined region. The nitride layer pattern 235 is formed by etching the exposed nitride layer using the photoresist pattern 230 as an etching mask to expose the upper surface of the first polysilicon layer 225.
도 2f를 참조하면, 통상의 에싱(ashing) 및 스트립(strip) 공정에 의해 상기 포토레지스트 패턴(230)을 제거하고, 상기 질화막 패턴(235)을 하드 마스크로 이용하여 하부에 노출된 제1 폴리실리콘막(225)을 식각하고, 제2 산화막(220) 및 실리콘 기판(200)의 일부를 차례로 식각함으로써 제2 트렌치(240)를 형성한다. 상기제1 폴리실리콘막(225)은 실리콘으로 이루어져있어, 상기 실리콘 기판(200)과 동일한 식각비를 갖고 식각되어 전체적으로 균일한 속도로 식각된다.Referring to FIG. 2F, the photoresist pattern 230 is removed by a conventional ashing and stripping process, and the first poly is exposed to the lower portion by using the nitride film pattern 235 as a hard mask. The second trench 240 is formed by etching the silicon film 225 and sequentially etching the second oxide film 220 and a portion of the silicon substrate 200. Since the first polysilicon layer 225 is made of silicon, the first polysilicon layer 225 is etched with the same etching rate as that of the silicon substrate 200 and is etched at a uniform speed.
도 2g를 참조하면, 식각에 의해 손상된 제2 트렌치(240)의 내벽을 보호하기 위해 내벽산화막(미도시)을 형성하고, 후속 공정에서 상기 제2 트렌치(240) 내벽을 보호하기 위해 질화막 라이너(미도시)를 균일하게 형성한다.Referring to FIG. 2G, an inner wall oxide layer (not shown) is formed to protect an inner wall of the second trench 240 damaged by etching, and a nitride film liner (not shown) is used to protect the inner wall of the second trench 240 in a subsequent process. Not shown) uniformly formed.
상기 제2 트렌치(240)를 매립하도록 산화물을 도포하고 상기 산화물에 대해 CMP 공정을 진행함으로써, 상기 제2 트렌치(240) 내부를 매립하는 필드 산화막(245) 및 라이너 패턴(250)을 형성한다.An oxide is applied to fill the second trench 240 and a CMP process is performed on the oxide to form a field oxide layer 245 and a liner pattern 250 to fill the inside of the second trench 240.
도 2h를 참조하면, 상기 질화막 패턴(235)을 제거하여 상기 제1 폴리실리콘막(225)을 노출시키고, 상기 제1 트렌치(215)를 중심으로 좌우에 소오스/드레인 영역을 형성하기 위해, 상기 실리콘 패턴 및 기판에 대해 통상의 이온 주입 공정(Ion ImPlantation; 이하, "IIP"라고 한다.)을 진행하여 불순물을 주입(255)한다.Referring to FIG. 2H, in order to expose the first polysilicon layer 225 by removing the nitride layer pattern 235 and to form source / drain regions on the left and right sides of the first trench 215. Impurities are implanted 255 by performing a conventional ion implantation process (hereinafter referred to as “IIP”) on the silicon pattern and the substrate.
이때, 상기 불순물은 상기 제1 폴리실리콘막을 통해 상기 실리콘 패턴으로 주입된다. 상기 제1 폴리실리콘막은 상기 실리콘 패턴과 동일한 실리콘 기반의 막이므로, 상기 실리콘 패턴에 용이하게 도핑 프로파일을 형성할 수 있다.In this case, the impurities are injected into the silicon pattern through the first polysilicon film. Since the first polysilicon layer is the same silicon-based layer as the silicon pattern, a doping profile may be easily formed on the silicon pattern.
도 2i를 참조하면, 상기 제1 폴리실리콘막을 HNO3, HF, CH3COOH 및 NH4IO3으로 이루어진 식각액에 의해 제거하고, 순차적으로 상기 제2 산화막을 제거한다. 상기 제2 산화막이 제거될 때 상기 필드 산화막이 일부 에치백된다. 바람직하게는, 상기 필드 산화막은 상기 실리콘 패턴에 걸쳐 평탄하게 형성한다. 상기 제2 산화막이 제거되어 상기 제1 트렌치(215)를 다시 노출시킨다. 상기 제1 폴리실리콘막은 상기 식각액에 의해 산화막에 비해 약 30배 이상 빠르게 식각된다. 따라서, 상기 제2 트렌치 내부의 산화막이 침식될 염려가 없다.Referring to FIG. 2I, the first polysilicon film is removed by an etchant consisting of HNO 3 , HF, CH 3 COOH, and NH 4 IO 3 , and the second oxide film is sequentially removed. The field oxide film is partially etched back when the second oxide film is removed. Preferably, the field oxide film is formed flat over the silicon pattern. The second oxide layer is removed to expose the first trench 215 again. The first polysilicon film is etched about 30 times faster than the oxide film by the etching solution. Therefore, there is no fear that the oxide film inside the second trench may be eroded.
도 2j를 참조하면, 상기 노출된 제1 트렌치(215)를 따라 균일하게 제3 산화막(260)을 형성하고, 상기 제1 트렌치를 매립하도록 제2 폴리실리콘막(265)을 형성한다. 상기 제2 폴리실리콘막(265) 상에 금속물을 도포하여 금속막(270)을 형성하고, 절연물질을 도포하여 절연막(275)을 형성한다. 예컨대, 상기 금속물은 텅스텐과 같은 단일 금속물이거나, 실리사이드화한 금속물일 수 있다. 또한, 상기 절연막은 질화물 또는 산화물로 이루어진다.Referring to FIG. 2J, a third oxide film 260 is uniformly formed along the exposed first trench 215, and a second polysilicon film 265 is formed to fill the first trench. A metal material is coated on the second polysilicon film 265 to form a metal film 270, and an insulating material is applied to form an insulating film 275. For example, the metal material may be a single metal material such as tungsten or a silicided metal material. Further, the insulating film is made of nitride or oxide.
도 2k를 참조하면, 상기 절연막(275)을 식각하고, 상기 금속막(270)을 식각한 후, 상기 제2 폴리실리콘막(265)을 차례로 식각하여 상기 제3 산화막(260)을 노출시킨다. 따라서, 제2 폴리실리콘막 패턴(265a), 금속막 패턴(270a) 및 절연막 패턴(275a)으로 이루어진 게이트 전극이 형성된다. 이때, 상기 게이트 전극의 제2 폴리실리콘막 패턴(265a)은 상기 제1 트렌치 내를 매립하고, 상기 매립 영역 좌우로 소오스/드레인 영역(미도시)이 위치함으로써, 게이트 전극 및 소오스/드레인 영역으로 이루어진 트랜지스터가 완성된다.Referring to FIG. 2K, the insulating film 275 is etched, the metal film 270 is etched, and the second polysilicon film 265 is sequentially etched to expose the third oxide film 260. Accordingly, a gate electrode including the second polysilicon film pattern 265a, the metal film pattern 270a, and the insulating film pattern 275a is formed. In this case, the second polysilicon layer pattern 265a of the gate electrode is buried in the first trench, and source / drain regions (not shown) are positioned to the left and right of the buried region, thereby forming a gate electrode and a source / drain region. The transistor made is completed.
따라서, 상기 게이트 전극으로 전압이 인가되면, 상기 제1 트렌치의 외벽을 따라 채널이 형성되어 일반적인 트랜지스터의 채널에 비해 채널의 길이가 증가한다. 따라서, 숏 채널 영향과 같은 문제점이 극복된다.Therefore, when a voltage is applied to the gate electrode, a channel is formed along the outer wall of the first trench, so that the length of the channel increases compared to the channel of the general transistor. Thus, problems such as short channel effects are overcome.
또한, 상기 제1 트렌치는 기판을 식각하여 형성하지 않고, 막을 형성한 후,상기 막을 패턴하여 형성된 영역을 트렌치로 사용하므로, 기판 전체에 걸쳐 균일하게 형성된다. 따라서, 반도체 소자 내에 형성된 채널의 특성이 전체적으로 균일하게 나타난다.In addition, the first trench is not formed by etching the substrate, and after forming a film, a region formed by patterning the film is used as a trench, so that the first trench is uniformly formed throughout the substrate. Thus, the characteristics of the channels formed in the semiconductor device appear to be uniform throughout.
상술한 바와 같이 본 발명에 의하면, 실리콘 기판 상에 패턴을 형성함으로써 트렌치를 형성하고, 상기 트렌치를 실리콘으로 매립한 후, 필드 산화막을 형성한다. 상기 트렌치 상에 게이트 전극을 형성하여 상기 트렌치의 외벽을 따라 채널을 형성한다.As described above, according to the present invention, a trench is formed by forming a pattern on a silicon substrate, and after filling the trench with silicon, a field oxide film is formed. A gate electrode is formed on the trench to form a channel along the outer wall of the trench.
이와 같이, 필드 산화막을 형성하기 전에 채널용 트렌치를 실리콘 패턴에 의해 정의함으로써, 기판 전체에 걸쳐 균일한 채널 길이를 확보할 수 있으며, 채널용 트렌치 및 필드 산화막 사이에 실리콘이 잔류하는 것을 방지할 수 있다.As described above, by defining the channel trenches by the silicon pattern before forming the field oxide film, it is possible to ensure a uniform channel length over the entire substrate and to prevent silicon from remaining between the channel trenches and the field oxide film. have.
따라서, 추가적인 식각 공정에 의해 채널용 트렌치의 폭이 필요이상으로 증가하여 얼라인 마진을 감소시키는 문제를 원천적으로 예방할 수 있으므로, 반도체 소자의 신뢰성을 향상시킬 수 있다.Therefore, the additional etching process may increase the width of the channel trench more than necessary to prevent the problem of reducing the alignment margin, thereby improving the reliability of the semiconductor device.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above, although described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified without departing from the spirit and scope of the invention described in the claims below. And can be changed.
Claims (8)
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Cited By (3)
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2003
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