KR20060075744A - Method for forming the barrier metal film of semiconductor device - Google Patents

Method for forming the barrier metal film of semiconductor device Download PDF

Info

Publication number
KR20060075744A
KR20060075744A KR1020040114628A KR20040114628A KR20060075744A KR 20060075744 A KR20060075744 A KR 20060075744A KR 1020040114628 A KR1020040114628 A KR 1020040114628A KR 20040114628 A KR20040114628 A KR 20040114628A KR 20060075744 A KR20060075744 A KR 20060075744A
Authority
KR
South Korea
Prior art keywords
film
sidewall
barrier metal
forming
layer
Prior art date
Application number
KR1020040114628A
Other languages
Korean (ko)
Other versions
KR100619401B1 (en
Inventor
김기용
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020040114628A priority Critical patent/KR100619401B1/en
Publication of KR20060075744A publication Critical patent/KR20060075744A/en
Application granted granted Critical
Publication of KR100619401B1 publication Critical patent/KR100619401B1/en

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자의 배리어 금속막 형성 방법에 관한 것으로, 보다 자세하게는 소정의 금속 배선이 형성된 반도체 기판 상에, 제1 IMD막을 형성하는 단계; 상기 제1 IMD막 상부에 식각 종료층을 증착하는 단계; 상기 식각 종료층 상부에 제1 포토레지스트를 도포하고, 비아 패턴을 형성하는 단계; 상기 제1 포토레지스트로 하여 상기 식각 종료층을 식각하는 단계; 상기 식각된 식각 종료층에 측벽막을 증착하는 단계; 상기 측벽막을 식각하는 단계; 상기 측벽막이 식각된 기판 상에 제2 IMD막을 형성하는 단계; 상기 식각 종료층 상부에 듀얼 다마신 패턴 형성을 위해 제2 포토레지스트를 도포하고, 패터닝하는 단계; 상기 제 2포토레지스트로 하여 트렌치와 비아 홀을 식각하는 단계; 상기 트렌치와 비아 홀에 배리어 금속막을 증착하는 단계; 및 상기 배리어 금속막 상부에 구리를 증착하는 단계로 이루어짐에 기술적 특징이 있다.The present invention relates to a method of forming a barrier metal film of a semiconductor device, and more particularly, forming a first IMD film on a semiconductor substrate on which a predetermined metal wiring is formed; Depositing an etch stop layer on the first IMD layer; Applying a first photoresist on the etch stop layer and forming a via pattern; Etching the etch stop layer using the first photoresist; Depositing a sidewall film on the etched end layer; Etching the sidewall film; Forming a second IMD film on the substrate on which the sidewall film is etched; Applying and patterning a second photoresist on the etch stop layer to form a dual damascene pattern; Etching trenches and via holes using the second photoresist; Depositing a barrier metal film in the trench and via hole; And depositing copper on the barrier metal film.

따라서, 본 발명의 반도체 소자의 배리어 금속막 형성 방법 측벽 스페이서를 이용하여 배리어 금속막 및 금속 증착시에 발생될 수 있는 미세공간이나 균열(Seam)을 방지할 수 있으며, 미세한 홀을 구현할 수 있어 사진식각 장비의 초점 마진(Focus Margin)확보할 수 있으므로 공정의 안정성을 향상시키는 효과가 있다. Therefore, by using the barrier metal film forming method sidewall spacer of the semiconductor device of the present invention, it is possible to prevent micro-spaces or cracks that may occur during deposition of the barrier metal film and the metal, and to implement fine holes. The focus margin of etching equipment can be secured, which improves the stability of the process.

듀얼 다마신, 측벽막, 측벽 스페이서, 식각 종료층, 측벽완충층Dual damascene, sidewall film, sidewall spacer, etch stop layer, sidewall buffer layer

Description

반도체 소자의 배리어 금속막 형성 방법{Method for forming the barrier metal film of semiconductor device} Method for forming the barrier metal film of semiconductor device             

도 1a 및 도 1b는 종래기술에 의한 반도체 소자의 배리어 금속막 형성 방법.1A and 1B illustrate a barrier metal film forming method of a semiconductor device according to the prior art.

도 2a 및 도 2b는 본 발명에 의한 반도체 소자의 배리어 금속막 형성 방법.2A and 2B illustrate a method of forming a barrier metal film of a semiconductor device according to the present invention.

본 발명은 반도체 소자의 배리어 금속막 형성 방법에 관한 것으로, 보다 자세하게는 듀얼 다마신 패턴을 형성하여 금속 배선을 구현하는 경우, 측벽 스페이서로 작용하는 측벽막을 이용하여, 배리어 금속막의 피복성을 개선시키기 위한 반도체 소자의 배리어 금속막 형성 방법에 관한 것이다. The present invention relates to a method for forming a barrier metal film of a semiconductor device, and more particularly, when forming a dual damascene pattern to implement metal wiring, by using a sidewall film serving as sidewall spacers, improving the coating property of the barrier metal film. A method of forming a barrier metal film of a semiconductor device.

도 1a 내지 도 1b는 종래의 반도체 소자의 배리어 금속막 형성 방법을 나타낸 도면이다. 도에서 보는 바와 같이 소정의 금속 배선이 형성된 반도체 기판(101) 상에, 제1 IMD막(102)을 형성하고, 상기 제1 IMD막 상부에 식각 종료층(103)을 증착한 다음, 제1 포토레지스트(104)를 도포하고, 상기 제1 포토레지스트로 하여 상 기 식각 종료층을 식각하여, 듀얼 다마신 패턴 가운데 비아 패턴을 형성한다. 이어서, 상기 식각 종료층 상부에 제2 IMD막(105)을 증착하고, 기계화학적연마(Chemical Mechanical Polishing, 이하 CMP)로 평탄화한 다음, 제2 포토레지스트(106)를 도포하고, 패터닝하여, 트렌치와 비아 홀을 순차적으로 식각한다. 계속해서, 듀얼 다마신 패턴에 배리어 금속막(107)을 증착시키고, 구리(108)를 매립한 다음, CMP로 평탄화한다. 1A to 1B illustrate a method of forming a barrier metal film of a conventional semiconductor device. As shown in the drawing, a first IMD film 102 is formed on a semiconductor substrate 101 on which a predetermined metal wiring is formed, and an etch stop layer 103 is deposited on the first IMD film. The photoresist 104 is applied, and the etch finish layer is etched using the first photoresist to form a via pattern among the dual damascene patterns. Subsequently, a second IMD film 105 is deposited on the etch stop layer, planarized by chemical mechanical polishing (CMP), and then the second photoresist 106 is applied and patterned to form a trench. And via holes are sequentially etched. Subsequently, a barrier metal film 107 is deposited on the dual damascene pattern, the copper 108 is embedded, and then planarized by CMP.

그러나, 상기와 같은 종래의 반도체 소자의 배리어 금속막 형성 방법은 배리어 금속막 증착시 피복성에 따라 금속 증착시 미세공간(Void)(109)이나 균열(Seam)이 발생할 수 있어, 제품의 신뢰성 및 전기적 특성에 문제를 야기할 수 있는 단점이 있었다. However, in the method of forming the barrier metal film of the conventional semiconductor device as described above, microcavity (Void) 109 or crack may occur during metal deposition depending on the coating property of the barrier metal film. There were drawbacks that could cause problems with the properties.

따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로배리어 금속막 형성 방법에 있어서, 측벽 스페이서를 이용하여 배리어 금속막 및 금속 증착시에 발생될 수 있는 미세공간이나 균열을 방지할 수 있으며, 미세한 홀을 구현할 수 있어 사진식각 장비의 초점 마진(Focus Margin)확보할 수 있어 공정의 안정성을 향상시킬 수 있는 반도체 소자의 배리어 금속막 형성 방법을 제공함에 본 발명의 목적이 있다.
Accordingly, the present invention is to solve the problems of the prior art as described above, in the barrier metal film forming method, it is possible to prevent the micro-space or cracks that may occur during the deposition of the barrier metal film and the metal using the sidewall spacer. An object of the present invention is to provide a method for forming a barrier metal film of a semiconductor device capable of realizing a fine hole, thereby securing a focus margin of a photolithography device, thereby improving stability of a process.

본 발명의 상기 목적은 소정의 금속 배선이 형성된 반도체 기판 상에, 제1 IMD막을 형성하는 단계; 상기 제1 IMD막 상부에 식각 종료층을 증착하는 단계; 상기 식각 종료층 상부에 제1 포토레지스트를 도포하고, 비아 패턴을 형성하는 단계; 상기 제1 포토레지스트로 하여 상기 식각 종료층을 식각하는 단계; 상기 식각된 식각 종료층에 측벽막을 증착하는 단계; 상기 측벽막을 식각하는 단계; 상기 측벽막이 식각된 기판 상에 제2 IMD막을 형성하는 단계; 상기 식각 종료층 상부에 듀얼 다마신 패턴 형성을 위해 제2 포토레지스트를 도포하고, 패터닝하는 단계; 상기 제 2포토레지스트로 하여 트렌치와 비아 홀을 식각하는 단계; 상기 트렌치와 비아 홀에 배리어 금속막을 증착하는 단계; 및 상기 배리어 금속막 상부에 구리를 증착하는 단계로 이루어진 반도체 소자의 배리어 금속막 형성 방법에 의해 달성된다.The object of the present invention is to form a first IMD film on a semiconductor substrate on which a predetermined metal wiring is formed; Depositing an etch stop layer on the first IMD layer; Applying a first photoresist on the etch stop layer and forming a via pattern; Etching the etch stop layer using the first photoresist; Depositing a sidewall film on the etched end layer; Etching the sidewall film; Forming a second IMD film on the substrate on which the sidewall film is etched; Applying and patterning a second photoresist on the etch stop layer to form a dual damascene pattern; Etching trenches and via holes using the second photoresist; Depositing a barrier metal film in the trench and via hole; And depositing copper on the barrier metal film.

본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.Details of the above object and technical configuration of the present invention and the effects thereof according to the present invention will be more clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.

도 2a 내지 도 2h는 본 발명에 의한 반도체 소자의 배리어 금속막 형성 방법을 나타낸 도면이다. 2A to 2H are views showing a method for forming a barrier metal film of a semiconductor device according to the present invention.

먼저, 도 2a에서 보는 바와 같이 소정의 금속 배선이 형성된 반도체 기판(201) 상에, 제1 IMD막(202)을 형성하고, 상기 제1 IMD막 상부에 식각 종료층(203)을 증착한다. 이 때, 상기 식각 종료층은 측벽완충층 역할을 하며, 상기 식각 종료층 외에 별도의 측벽완충층을 증착시킬 수도 있다. 상기 식각 종료층 및 측벽완충층은 질화막, 산화막 가운데 하나를 사용하는 것이 바람직하다. First, as shown in FIG. 2A, a first IMD film 202 is formed on a semiconductor substrate 201 on which predetermined metal wirings are formed, and an etch stop layer 203 is deposited on the first IMD film. In this case, the etch stop layer may serve as a sidewall buffer layer, and in addition to the etch stop layer, a separate sidewall buffer layer may be deposited. The etching termination layer and the sidewall buffer layer may preferably use one of a nitride film and an oxide film.

상기 식각 종료층 상부에 제1 포토레지스트(204)를 도포하고, 비아 패턴을 형성한 다음, 상기 제1 포토레지스트로 하여 상기 식각 종료층을 식각하며, 상기 식각된 식각 종료층에 측벽막(205)을 증착하고 식각한다. 상기 측벽막은 측벽 스페이서로 작용하고, 하드마스크 역할을 하며, 질화막, 산화막 가운데 하나를 사용하는 것이 바람직하다. A first photoresist 204 is coated on the etch stop layer, a via pattern is formed, and the etch stop layer is etched using the first photoresist, and a sidewall layer 205 is formed on the etch finish layer. ) Is deposited and etched. The sidewall film serves as a sidewall spacer, serves as a hard mask, and preferably uses one of a nitride film and an oxide film.

이어서, 상기 측벽막이 식각된 기판 상에 제2 IMD막(206)을 형성한 다음, 상기 식각 종료층 상부에 듀얼 다마신 패턴 형성을 위해 제2 포토레지스트를 도포하고, 패터닝한다. 계속해서, 상기 제 2포토레지스트를 식각 마스크로 하여 트렌치와 비아 홀을 식각하고, 상기 트렌치와 비아 홀에 배리어 금속막(207)을 증착한 다음, 상기 배리어 금속막 상부에 구리(208)를 증착한다. 이 때, 상기 트렌치와 비아 홀을 형성하는 방법은 듀얼 다마신, 싱글 다마신, 콘벤셔널 홀(Convention Hole) 제조법 가운데 어느 하나를 사용할 수 있다. Subsequently, a second IMD film 206 is formed on the substrate on which the sidewall film is etched, and then a second photoresist is applied and patterned on the etch finish layer to form a dual damascene pattern. Subsequently, trenches and via holes are etched using the second photoresist as an etch mask, a barrier metal film 207 is deposited in the trench and via holes, and copper 208 is then deposited on the barrier metal film. do. In this case, the trench and the via hole may be formed using any one of dual damascene, single damascene, and a convention hole manufacturing method.

본 발명은 이상에서 살펴본 바와 같이 바람직한 실시 예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.Although the present invention has been shown and described with reference to preferred embodiments as described above, it is not limited to the above-described embodiments and those skilled in the art without departing from the spirit of the present invention. Various changes and modifications will be possible.

따라서, 본 발명의 반도체 소자의 배리어 금속막 형성 방법은 측벽 스페이서를 이용하여 배리어 금속막 및 금속 증착시에 발생될 수 있는 미세공간이나 균열을 방지할 수 있으며, 미세한 크한 홀을 구현할 수 있어 사진식각 장비의 초점 마진을 확보할 수 있어 공정의 안정성을 향상시키는 효과가 있다. Therefore, the barrier metal film forming method of the semiconductor device of the present invention can prevent micro-spaces or cracks that may occur during deposition of the barrier metal film and the metal by using sidewall spacers, and can implement fine large holes to photograph. The focus margin of the equipment can be secured, thereby improving the stability of the process.

Claims (7)

반도체 소자의 배리어 금속막 형성 방법에 있어서,In the barrier metal film formation method of a semiconductor element, 소정의 금속 배선이 형성된 반도체 기판 상에, 제1 IMD막을 형성하는 단계;Forming a first IMD film on a semiconductor substrate on which predetermined metal wirings are formed; 상기 제1 IMD막 상부에 식각 종료층을 증착하는 단계;Depositing an etch stop layer on the first IMD layer; 상기 식각 종료층 상부에 제1 포토레지스트를 도포하고, 비아 패턴을 형성하는 단계;Applying a first photoresist on the etch stop layer and forming a via pattern; 상기 제1 포토레지스트로 하여 상기 식각 종료층을 식각하는 단계;Etching the etch stop layer using the first photoresist; 상기 식각된 식각 종료층에 측벽막을 증착하는 단계;Depositing a sidewall film on the etched end layer; 상기 측벽막을 식각하는 단계;Etching the sidewall film; 상기 측벽막이 식각된 기판 상에 제2 IMD막을 형성하는 단계;Forming a second IMD film on the substrate on which the sidewall film is etched; 상기 식각 종료층 상부에 듀얼 다마신 패턴 형성을 위해 제2 포토레지스트를 도포하고, 패터닝하는 단계;Applying and patterning a second photoresist on the etch stop layer to form a dual damascene pattern; 상기 제 2포토레지스트로 하여 트렌치와 비아 홀을 식각하는 단계;Etching trenches and via holes using the second photoresist; 상기 트렌치와 비아 홀에 배리어 금속막을 증착하는 단계; 및Depositing a barrier metal film in the trench and via hole; And 상기 배리어 금속막 상부에 구리를 증착하는 단계Depositing copper on the barrier metal layer 로 이루어짐을 특징으로 하는 반도체 소자의 배리어 금속막 형성 방법.A barrier metal film forming method of a semiconductor device, characterized in that consisting of. 제 1 항에 있어서,The method of claim 1, 상기 식각 종료층은 측벽완충층 역할을 하는 것을 특징으로 하는 반도체 소자의 배리어 금속막 형성 방법.And the etching stop layer serves as a sidewall buffer layer. 제 2 항에 있어서, The method of claim 2, 상기 식각 종료층 외에 별도의 측벽완충층을 증착시킬 수 있는 것을 특징으로 하는 반도체 소자의 배리어 금속막 형성 방법.A method of forming a barrier metal film of a semiconductor device, wherein a separate sidewall buffer layer may be deposited in addition to the etch stop layer. 제 1 항에 있어서,The method of claim 1, 상기 식각 종료층 및 측벽완충층은 질화막 또는 산화막을 사용하는 것을 특징으로 하는 반도체 소자의 배리어 금속막 형성 방법.The etching termination layer and the sidewall buffer layer using a nitride film or an oxide film, characterized in that the barrier metal film forming method of a semiconductor device. 제 1 항에 있어서, The method of claim 1, 상기 측벽막은 질화막 또는 산화막을 사용하는 것을 특징으로 하는 반도체 소자의 배리어 금속막 형성 방법.The sidewall film is a method of forming a barrier metal film of a semiconductor device, characterized in that a nitride film or an oxide film. 제 1 항에서 있어서, The method of claim 1, 상기 측벽막은 측벽 스페이서로 작용하며, 하드마스크 역할을 하는 것을 특징으로 하는 반도체 소자의 배리어 금속막 형성 방법.The sidewall layer acts as a sidewall spacer and serves as a hard mask. 제 1 항에 있어서,The method of claim 1, 상기 트렌치와 비아 홀은 듀얼 다마신, 싱글 다마신, 콘벤셔널 홀(Convention Hole)방법 가운데 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 배리어 금속막 형성 방법.The trench and the via hole may be any one of a dual damascene, a single damascene, and a convention hole method.
KR1020040114628A 2004-12-29 2004-12-29 Method for forming a semiconductor device KR100619401B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040114628A KR100619401B1 (en) 2004-12-29 2004-12-29 Method for forming a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040114628A KR100619401B1 (en) 2004-12-29 2004-12-29 Method for forming a semiconductor device

Publications (2)

Publication Number Publication Date
KR20060075744A true KR20060075744A (en) 2006-07-04
KR100619401B1 KR100619401B1 (en) 2006-09-08

Family

ID=37168244

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040114628A KR100619401B1 (en) 2004-12-29 2004-12-29 Method for forming a semiconductor device

Country Status (1)

Country Link
KR (1) KR100619401B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100791694B1 (en) * 2006-11-24 2008-01-03 동부일렉트로닉스 주식회사 Method for manufacturing metal line by using dual damascene

Also Published As

Publication number Publication date
KR100619401B1 (en) 2006-09-08

Similar Documents

Publication Publication Date Title
TW200303599A (en) Manufacturing method of semiconductor device
KR100386621B1 (en) Method for forming dual-damascene interconnect structures
JP4278497B2 (en) Manufacturing method of semiconductor device
KR100619401B1 (en) Method for forming a semiconductor device
KR100619394B1 (en) Method for preventing dishing of semiconductor device
KR20000042394A (en) Method for forming fine metal pattern using inlaying technique
JP2006344815A (en) Method of manufacturing semiconductor device
KR100914450B1 (en) Method for fabricating metal line of semiconductor device
KR20060075728A (en) Method for forming the metal line of semiconductor device
JPH1174174A (en) Manufacture of semiconductor device
KR100877255B1 (en) Metal line fabrication method of semiconductor device
KR100604540B1 (en) Method for improving Damascence Process by stopper
KR100694975B1 (en) Method for forming metal line in semiconductor device
KR20040009252A (en) Method and structure of via hole and trench by double damascane manufacturing process
KR100439477B1 (en) Fabricating method of Tungsten plug in semiconductor device
KR100456420B1 (en) Method of forming a copper wiring in a semiconductor device
KR20070064092A (en) Method for fabricating metal line of semiconductor device
US7314831B2 (en) Copper line of semiconductor device and method for forming the same
KR100602133B1 (en) A method for forming a mask pattern of semiconductor device
KR100842670B1 (en) Fabricating method semiconductor device
KR100707657B1 (en) Method for forming copper metal line in semiconductor device
KR100364808B1 (en) Method for fabricating for semiconductor device using the dual damascene process
US7575995B2 (en) Method of forming fine metal pattern and method of forming metal line using the same
KR100318269B1 (en) Method of forming gate for semiconductor device
KR100972888B1 (en) Planarization method of intermetal dielectric for semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110719

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20120726

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee