KR100791694B1 - Method for manufacturing metal line by using dual damascene - Google Patents

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Abstract

A method for fabricating a metal line using a dual damascene process is provided to precisely guarantee a CD(critical dimension) of a miniaturized via hole of a high integrated semiconductor device by eliminating the necessity of a mask process of a photoresist pattern for defining a via hole region and by forming spacers on sidewalls of a trench to define the via hole region. At least one interlayer dielectric is formed in a structure of a semiconductor substrate(100) having a semiconductor device, and a mask pattern layer is stacked on the resultant structure. The mask pattern and the interlayer dielectric are partially etched to form a trench, and spacers are formed on the sidewalls of the trench. While the mask pattern layer is removed, the interlayer dielectric exposed the spacer is etched to form a via hole and the spacer is eliminated. Metal is gap-filled in the trench and the via hole, and the interlayer dielectric and the metal are planarized to form a via and a metal interconnection vertically connected to the structure of the semiconductor substrate. The mask pattern layer can be made of an insulation material with etch selectivity with respect to the interlayer dielectric. The spacer can be made of an insulation material with etch selectivity with respect to the interlayer dielectric.

Description

듀얼 다마신을 이용한 금속 배선의 제조 방법{METHOD FOR MANUFACTURING METAL LINE BY USING DUAL DAMASCENE}Method for manufacturing metal wiring using dual damascene {METHOD FOR MANUFACTURING METAL LINE BY USING DUAL DAMASCENE}

도 1a 내지 도 1e는 종래 기술에 의한 듀얼 다마신을 이용한 금속 배선의 제조 방법을 설명하기 위한 공정 순서도,1A to 1E are process flowcharts for explaining a method for manufacturing metal wiring using dual damascene according to the prior art;

도 2는 종래 기술에 의한 듀얼 다마신을 이용한 금속 배선의 제조 공정시 발생하는 불량을 나타낸 도면,2 is a view showing a defect that occurs during the manufacturing process of the metal wiring using the dual damascene according to the prior art,

도 3a 내지 도 3f는 본 발명에 따른 듀얼 다마신을 이용한 금속 배선의 제조 방법을 설명하기 위한 공정 순서도.3A to 3F are process flow charts for explaining a method for manufacturing metal wiring using dual damascene according to the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the code | symbol about the principal part of drawing>

100 : 반도체 기판 102 : 소자 분리막100 semiconductor substrate 102 device isolation film

104 : 게이트 절연막 106 : 게이트 전극104: gate insulating film 106: gate electrode

108, 130 : 스페이서 110 : 소오스/드레인 영역108, 130: spacer 110: source / drain region

112 : 제 1층간 절연막 114 : 콘택 전극112: first interlayer insulating film 114: contact electrode

116 : 제 2층간 절연막 118 : 하부 배선116: second interlayer insulating film 118: lower wiring

120 : 식각 정지막 122 : 제 3층간 절연막120: etch stop film 122: third interlayer insulating film

124 : 제 4층간 절연막 126 : 마스크 패턴막124: fourth interlayer insulating film 126: mask pattern film

128 : 트렌치 132 : 비아홀128: trench 132: via hole

134 : 비아 및 상부 배선134: Vias and Top Wiring

본 발명은 반도체 소자의 금속 배선 제조 방법에 관한 것으로서, 특히 듀얼 다마신(Dual Damascene)의 비아홀 식각 공정시 비아홀 마스크를 생략하고, 비아홀의 갭필 공정을 생략하여 비아홀의 식각 잔여물 생성을 최소화함으로써 금속 배선의 수율을 향상시킬 수 있는 듀얼 다마신을 이용한 금속 배선의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a metal wiring of a semiconductor device, and in particular, a via hole mask is omitted during a via hole etching process of dual damascene, and a gap fill process of the via hole is omitted to minimize the generation of etching residues of the via hole. The manufacturing method of the metal wiring using dual damascene which can improve the yield of wiring.

현재 반도체 소자의 축소와 관련하여 금속 배선에서도 단면적의 감소로 인해 전류 밀도가 상승하게 되어 EM(Electromigration)에 의한 금속 배선의 신뢰성이 심각한 문제를 유발한다. 이에 따라, 금속 배선의 물질로 알루미늄(Al)보다 비저항이 낮으면서 동시에 신뢰성(reliability)이 우수한 구리(Cu)를 금속 배선의 재료로 사용하고 있다.In connection with the reduction of current semiconductor devices, the current density increases due to the reduction in the cross-sectional area of the metal wiring, which causes a serious problem in the reliability of the metal wiring due to the electromagnetization (EM). Accordingly, copper (Cu), which has a lower resistivity than aluminum (Al) and has excellent reliability, is used as the material of the metal wiring.

하지만, 구리는 휘발성이 강한 화합물의 형성이 어려워 미세 패턴을 형성하기 위한 건식 식각 공정에 어려움이 있기 때문에 주로 다마신(damascene) 공정으로 구리 배선을 제조하고 있다. 다마신 공정은, 먼저 층간 절연막을 증착하고 포토리소그래피 공정을 통해 층간 절연막을 패터닝하여 배선 영역인 트렌치를 형성하고 트렌치에 구리를 갭필(gap-fill)하고 이를 화학적기계적연마(CMP : Chemical Mechanical Polishing) 공정으로 평탄화하여 구리 배선을 형성하는 것이다. 게다 가, 다층 금속 배선에서 주로 사용되는 듀얼 다마신 공정은, 층간 절연막에 배선 영역인 트렌치를 형성하고, 트렌치 바닥에 하부 구조물이 오픈되는 비아홀을 형성한 후에, 구리를 갭필하고 한번의 화학적기계적연마(CMP) 공정으로 평탄화하여 비아(via)와 금속 배선을 동시에 형성한다.However, since copper is difficult to form a highly volatile compound and has a difficulty in a dry etching process for forming a fine pattern, copper wiring is mainly manufactured by a damascene process. In the damascene process, the interlayer insulating film is first deposited and the interlayer insulating film is patterned through a photolithography process to form a trench, a wiring region, and gap-fill copper in the trench, and then chemical mechanical polishing (CMP). It is planarized by a process and a copper wiring is formed. In addition, the dual damascene process, which is mainly used in multi-layer metal wiring, forms trenches as wiring regions in the interlayer insulating film, via holes in which the lower structure is opened at the bottom of the trenches, and then gap-fills copper and once chemical mechanical polishing. Planarization is performed by a (CMP) process to simultaneously form vias and metal lines.

도 1a 내지 도 1e는 종래 기술에 의한 듀얼 다마신을 이용한 금속 배선의 제조 방법을 설명하기 위한 공정 순서도이다. 이하 이들 도면을 참조하여 종래 기술에 의한 듀얼 다마신을 이용한 금속 배선의 제조 공정에 대해 설명한다.1A to 1E are process flowcharts illustrating a method for manufacturing a metal wiring using dual damascene according to the prior art. Hereinafter, the manufacturing process of the metal wiring using the dual damascene by the prior art is demonstrated with reference to these drawings.

우선, 도 1a에 도시된 바와 같이, MOS 트랜지스터 등을 반도체 기판(10)으로서, 실리콘 기판에 형성한다. 즉, 반도체 기판(10)에 STI(Shallow Trench Isolation) 등의 소자 분리막(12)을 형성하고, 소자 분리막(12) 사이의 기판 위에 게이트 절연막(14), 게이트 전극(16)을 순차 적층시키고, 게이트 전극(16) 측벽에 스페이서 절연막(18)을 형성한 후에, 기판내에 소오스/드레인 영역(20)을 형성한다.First, as shown in Fig. 1A, a MOS transistor or the like is formed as a semiconductor substrate 10 on a silicon substrate. That is, the device isolation film 12 such as shallow trench isolation (STI) is formed on the semiconductor substrate 10, and the gate insulating film 14 and the gate electrode 16 are sequentially stacked on the substrate between the device isolation films 12. After forming the spacer insulating film 18 on the sidewall of the gate electrode 16, the source / drain regions 20 are formed in the substrate.

이러한 반도체 기판(10)의 구조물 전면에 화학적기상증착(CVD : Chemical Vapor Deposition) 공정 등으로 제 1층간 절연막(22)으로서 BPSG를 증착하고, 제 1층간 절연막(22)을 건식 식각하여 콘택홀을 형성하고, 물리적기상증착(PVD : Physical Vapor Deposition) 공정 등으로 콘택홀에 텅스텐(W) 등의 금속을 갭필하여 콘택 전극(24)을 형성한다. 그리고, 그 결과물 전면에 제 2층간 절연막(26)으로서, 고밀도 산화막(HDP oxide)을 증착하고, 제 2층간 절연막(26)을 식각하여 배선 영역을 정의하는 트렌치를 형성한다. 전기 도금 또는 물리적기상증착공정 등으 로 트렌치에 구리(Cu) 등을 갭필하고 이를 화학적기계적연마(CMP) 공정으로 평탄화하여 하부 배선(28)을 형성한다.The BPSG is deposited as the first interlayer insulating film 22 by a chemical vapor deposition (CVD) process on the entire surface of the semiconductor substrate 10, and the first interlayer insulating film 22 is dry etched to form a contact hole. The contact electrode 24 is formed by gap-filling a metal such as tungsten (W) into the contact hole by a physical vapor deposition (PVD) process. As a second interlayer insulating film 26, a high density oxide film (HDP oxide) is deposited on the entire surface of the resultant, and the second interlayer insulating film 26 is etched to form a trench defining a wiring region. The lower gap 28 is formed by gap-filling copper (Cu) in the trench by electroplating or physical vapor deposition, and planarizing it in a chemical mechanical polishing (CMP) process.

그 다음, 하부 배선(28) 및 제 2층간 절연막(26) 상부면에 식각 정지막(30)으로서, 실리콘 질화막(SiN), 실리콘 탄화막(SiC) 등을 얇게 증착한 후에, 그 위에 적어도 하나 이상의 다증의 층간 절연막(32, 34)을 형성한다. 예를 들어, 화학적기상증착(CVD) 공정으로 식각 정지막(30) 상부에 제 3층간 절연막(32)으로서 FSG(Fluorine doped Silicate Glass)을 증착하고 그 위에 제 4층간 절연막(34)으로서 고밀도 산화막(HDP oxide)을 증착한다.Next, after thinly depositing a silicon nitride film (SiN), a silicon carbide film (SiC), or the like as an etch stop film 30 on the upper surface of the lower wiring 28 and the second interlayer insulating film 26, at least one thereon. The above-mentioned multiple interlayer insulating films 32 and 34 are formed. For example, a chemical vapor deposition (CVD) process deposits a Fluorine doped Silicate Glass (FSG) as a third interlayer insulating film 32 on the etch stop layer 30 and a high density oxide film as a fourth interlayer insulating film 34 thereon. (HDP oxide) is deposited.

이어서, 도 1b에 도시된 바와 같이, 사진 공정을 진행하여 제 4층간 절연막(34) 상부에 비아홀 영역을 정의하는 포토레지스트 패턴(미도시됨)을 형성하고, 건식 식각 공정을 진행하여 포토레지스트 패턴에 의해 드러난 제 4층간 절연막(34), 제 3층간 절연막(32), 및 식각 정지막(30)을 식각하여 하부 배선(28) 표면이 오픈되는 비아홀(36)을 형성한다.Subsequently, as shown in FIG. 1B, a photoresist pattern (not shown) defining a via hole region is formed on the fourth interlayer insulating layer 34 by performing a photolithography process, and a dry etching process is performed to form a photoresist pattern. The fourth interlayer insulating film 34, the third interlayer insulating film 32, and the etch stop film 30 exposed by the etching process are etched to form a via hole 36 in which the surface of the lower wiring 28 is opened.

습식 식각 또는 에슁 공정을 진행하여 포토레지스트 패턴을 제거한 후에, 노볼락(novolac) 등의 갭필 물질(38)로 비아홀을 완전히 갭필하고, 에슁 등의 공정으로 비아홀 표면으로부터 일정 깊이, 예를 들어 1000Å이하의 깊이까지 갭필막(38)을 리세스(recess)시킨다. 여기서, 비아홀의 내부에 갭필된 노볼락 등의 갭필막(38)은, 이후 트렌치 형성을 위한 포토레지스트 제조 공정시 비아홀에 이물질 등이 발생하지 않도록 한다.After removing the photoresist pattern by performing a wet etching or etching process, the via hole is completely gapfilled with a gapfill material 38 such as novolac, and the etching process is performed at a predetermined depth from the surface of the via hole, for example, 1000 mm or less. The gap fill film 38 is recessed to a depth of. Here, the gap fill layer 38 such as a novolac gap-filled in the via hole may prevent foreign matters or the like from occurring in the via hole during the photoresist manufacturing process for forming the trench.

그 다음 도 1c에 도시된 바와 같이, 제 4층간 절연막(34) 상부면에 사진 공 정을 진행하여 트렌치 영역을 정의하는 포토레지스트 패턴(미도시됨)을 형성하고, 건식 또는 습식 식각 공정을 진행하여 포토레지스트 패턴에 의해 드러난 제 4층간 절연막(34)을 식각하여 상부 배선 영역을 정의하는 트렌치(40)를 형성한다. 이때, 트렌치(40)에 의해 비아홀의 갭필막(38) 상부 및/또는 측면 일부가 오픈된다.Then, as shown in FIG. 1C, a photoresist pattern (not shown) defining a trench region is formed by performing a photolithography process on the upper surface of the fourth interlayer insulating layer 34, and a dry or wet etching process is performed. The fourth interlayer insulating film 34 exposed by the photoresist pattern is etched to form the trench 40 defining the upper wiring region. At this time, a portion of the upper and / or side surfaces of the gap fill layer 38 of the via hole is opened by the trench 40.

계속해서, 도 1d에 도시된 바와 같이, 습식 식각 또는 에슁 공정을 진행하여 포토레지스트 패턴, 비아홀에 갭필된 갭필막을 제거한다. Subsequently, as shown in FIG. 1D, a wet etching or etching process is performed to remove the gapfill film gap-filled into the photoresist pattern and the via hole.

그리고나서, 도 1e에 도시된 바와 같이, 전기 도금 또는 물리적기상증착(PVD) 공정으로 트렌치 및 비아홀에 구리 등을 갭필하고 이를 화학적기계적연마(CMP) 공정으로 평탄화하여 하부 배선(28)에 수직으로 연결되는 비아 및 상부 배선(42)을 형성한다.Then, as illustrated in FIG. 1E, copper is filled in the trenches and via holes by an electroplating or physical vapor deposition (PVD) process and flattened by a chemical mechanical polishing (CMP) process to be perpendicular to the lower wiring 28. Vias and top wirings 42 are formed to be connected.

하지만, 반도체 소자의 고집적화에 따라 비아홀 크기또한 점점 작아지기 때문에 비아홀에 갭필된 노볼락 등의 갭필막을 완전히 제거하는 것이 어렵다. 게다가, 비아홀 식각 공정을 위한 마스크 공정, 즉 포토레지스트 패턴 제조 공정시 좁은 비아홀용 포토레지스트 패턴을 정확한 임계 치수(CD)로 형성하는 것또한 어려운 문제이다.However, as the via hole size also decreases with increasing integration of semiconductor devices, it is difficult to completely remove a gap fill film such as novolac that is gap-filled in the via hole. In addition, it is also difficult to form a narrow via hole photoresist pattern with an accurate critical dimension (CD) in the mask process for the via hole etching process, that is, the photoresist pattern manufacturing process.

따라서, 종래 기술에 의한 듀얼 다마신 금속 배선의 제조 공정은, 비아홀용 포토레지스트 패턴을 정확하게 형성하지 못할 경우 원하는 비아홀 임계 치수를 확보할 수 없고, 트렌치 식각을 위해 층간 절연막의 비아홀에 갭필된 노볼락 등의 갭필막을 완전히 제거하지 못하게 될 경우 도 2의 A와 같이, 비아홀 내부에 폴리머 등의 식각 부산물이 제거되지 않고 남게 되어 결국, 금속 배선의 전기적 특성 및 수율을 저하시키게 된다.Therefore, the manufacturing process of the dual damascene metal wiring according to the prior art cannot secure the desired via hole critical dimension when the photoresist pattern for the via hole is not formed accurately, and the novolac gap-filled in the via hole of the interlayer insulating film for the trench etching. When the gap fill layer, such as the adhesive layer, is not completely removed, as shown in FIG. 2A, etching by-products such as polymers remain in the via hole without being removed, thereby lowering electrical characteristics and yield of the metal wiring.

본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 스페이서를 이용하여 비아홀 식각 공정을 진행함으로써, 비아홀 식각을 위한 마스크 공정 및 비아홀의 갭필 공정을 생략할 수 있어 금속 배선의 수율을 향상시킬 수 있는 듀얼 다마신을 이용한 금속 배선의 제조 방법을 제공하는데 있다.An object of the present invention is to solve the problems of the prior art as described above, by performing the via hole etching process using a spacer, it is possible to omit the mask process for via hole etching and the gap fill process of the via hole to reduce the yield of metal wiring The present invention provides a method for manufacturing a metal wiring using dual damascene that can be improved.

상기 목적을 달성하기 위하여 본 발명은, 반도체 소자의 듀얼 다마신용 금속 배선을 제조하는 방법에 있어서, 반도체 소자가 형성된 반도체 기판의 구조물에 적어도 하나 이상의 층간 절연막을 형성하고, 그 위에 마스크 패턴막을 적층하는 단계와, 마스크 패턴 및 층간 절연막 일부를 식각하여 트렌치를 형성하고, 트렌치 측벽에 스페이서를 형성하는 단계와, 마스크 패턴막을 제거하면서, 스페이서에 의해 드러난 층간 절연막을 식각하여 비아홀을 형성한 후에, 스페이서를 제거하는 단계와, 트렌치 및 비아홀에 금속을 갭필하고 층간 절연막 및 금속을 평탄화하여 기판의 구조물과 수직으로 연결되는 비아 및 금속 배선을 형성하는 단계를 포함한다.In order to achieve the above object, the present invention provides a method for manufacturing a dual damascene metal wiring of a semiconductor device, the at least one interlayer insulating film formed on the structure of the semiconductor substrate on which the semiconductor device is formed, and a mask pattern film is laminated thereon Forming a trench by etching the mask pattern and a portion of the interlayer insulating film, forming a spacer on the trench sidewalls, and etching the interlayer insulating film exposed by the spacer to form a via hole while removing the mask pattern film. Removing gaps and gap-filling metals in the trenches and via-holes and planarizing the interlayer insulating film and the metal to form vias and metal interconnects perpendicular to the structure of the substrate.

이하, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 본 발명의 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 더욱 상세히 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention.

도 3a 내지 도 3f는 본 발명에 따른 듀얼 다마신을 이용한 금속 배선의 제조 방법을 설명하기 위한 공정 순서도이다. 이들 도면을 참조하면, 본 발명의 일 실 시예에 따른 듀얼 다마신을 이용한 금속 배선의 제조 공정은 다음과 같이 진행된다.3A to 3F are flowcharts illustrating a method of manufacturing metal wiring using dual damascene according to the present invention. Referring to these drawings, the manufacturing process of the metal wiring using dual damascene according to one embodiment of the present invention proceeds as follows.

우선, 도 3a에 도시된 바와 같이, MOS 트랜지스터 등을 반도체 기판(100)으로서, 실리콘 기판에 형성한다. 즉, 반도체 기판(100)에 STI 등의 소자 분리막(102)을 형성하고, 소자 분리막(102) 사이의 기판 위에 게이트 절연막(104), 게이트 전극(106)을 순차 적층시키고, 게이트 전극(106) 측벽에 스페이서 절연막(108)을 형성한 후에, 기판내에 소오스/드레인 영역(110)을 형성한다.First, as shown in FIG. 3A, a MOS transistor or the like is formed as a semiconductor substrate 100 on a silicon substrate. That is, the device isolation film 102 such as STI is formed on the semiconductor substrate 100, the gate insulating film 104 and the gate electrode 106 are sequentially stacked on the substrate between the device isolation films 102, and the gate electrode 106 is formed. After the spacer insulating film 108 is formed on the sidewalls, the source / drain regions 110 are formed in the substrate.

이러한 반도체 기판(100)의 구조물 전면에 화학적기상증착(CVD) 공정 등으로 제 1층간 절연막(112)으로서 BPSG를 증착하고, 제 1층간 절연막(112)을 건식 식각하여 콘택홀을 형성하고, 물리적기상증착(PVD) 공정 등으로 콘택홀에 텅스텐(W) 등의 금속을 갭필하여 콘택 전극(114)을 형성한다. 그리고, 그 결과물 전면에 제 2층간 절연막(116)으로서, 고밀도 산화막(HDP oxide)을 증착하고, 제 2층간 절연막(116)을 식각하여 배선 영역을 정의하는 트렌치를 형성한다. 전기 도금 또는 물리적기상증착공정 등으로 트렌치에 구리(Cu) 등을 갭필하고 이를 화학적기계적연마(CMP) 공정으로 평탄화하여 하부 배선(118)을 형성한다.The BPSG is deposited as the first interlayer insulating film 112 by a chemical vapor deposition (CVD) process or the like on the entire structure of the semiconductor substrate 100, and the first interlayer insulating film 112 is dry etched to form contact holes, The contact electrode 114 is formed by gap-filling a metal such as tungsten (W) in the contact hole by a vapor deposition (PVD) process or the like. As a second interlayer insulating film 116, a high density oxide film (HDP oxide) is deposited on the entire surface of the resultant, and the second interlayer insulating film 116 is etched to form a trench defining a wiring region. The lower gap 118 is formed by gap-filling copper (Cu) in the trench by electroplating or physical vapor deposition, and planarizing it in a chemical mechanical polishing (CMP) process.

그 다음, 하부 배선(118) 및 제 2층간 절연막(116) 상부면에 식각 정지막(120)으로서, 실리콘 질화막(SiN), 실리콘 탄화막(SiC) 등을 얇게 증착한 후에, 화학적기상증착(CVD) 공정으로 식각 정지막(120) 상부에 제 3층간 절연막(122)으로서 FSG을 증착하고 그 위에 제 4층간 절연막(124)으로서 고밀도 산화막(HDP oxide)을 증착한다.Subsequently, a thin film of silicon nitride (SiN), silicon carbide (SiC), or the like is deposited as the etch stop layer 120 on the upper surface of the lower wiring 118 and the second interlayer insulating film 116, and then chemical vapor deposition ( The FSG is deposited as the third interlayer insulating film 122 on the etch stop layer 120 by the CVD process, and the HDP oxide is deposited as the fourth interlayer insulating film 124 thereon.

이어서, 제 4층간 절연막(124) 상부면에 마스크 패턴막(126)으로서, 실리콘질화막(SiN)을 형성한다. 이때, 마스크 패턴막(126)은 제 4층간 절연막(124)과 식각 선택성이 있는 물질로 형성한다.Subsequently, a silicon nitride film SiN is formed on the upper surface of the fourth interlayer insulating film 124 as the mask pattern film 126. In this case, the mask pattern layer 126 is formed of a material having an etching selectivity with the fourth interlayer insulating layer 124.

계속해서 도 3b에 도시된 바와 같이, 사진 공정을 진행하여 마스크 패턴막(126) 상부에 트렌치 영역을 정의하는 포토레지스트 패턴(미도시됨)을 형성하고, 건식 식각 공정을 진행하여 포토레지스트 패턴에 의해 드러난 마스크 패턴막(126)과 제 4층간 절연막(124) 일부를 식각하여 상부 배선용 트렌치(128)를 형성한다.3B, a photoresist pattern (not shown) defining a trench region is formed on the mask pattern layer 126 by performing a photolithography process, and a dry etching process is performed on the photoresist pattern. A portion of the mask pattern layer 126 and the fourth interlayer insulating layer 124 exposed by the etching is etched to form the upper wiring trench 128.

그 다음 도 3c에 도시된 바와 같이, 트렌치가 있는 결과물 전면에, 절연막으로서, 제 3층간 절연막(122)과 식각 선택성이 있는 물질로서, 실리콘질화막(SiN)을 증착하고, 이를 전면 식각(etch back) 등의 건식 식각 공정을 진행하여 실리콘질화막을 식각함으로서, 트렌치 측벽에 스페이서(130)를 형성한다. 이때, 스페이서(130) 사이의 간격은 비아홀 임계 치수(CD)를 정의하고, 이에 따라, 스페이서(130) 절연막의 증착 두께와 스페이서 폭(width)을 당업자가 비아홀 임계 치수(CD)에 따라 조정하는 것이 바람직하다.Next, as shown in FIG. 3C, a silicon nitride layer (SiN) is deposited on the entire surface of the resultant trench, as an insulating layer, and as a material having an etching selectivity with the third interlayer insulating layer 122. The silicon nitride film is etched by performing a dry etching process such as) to form a spacer 130 on the sidewalls of the trench. In this case, the gap between the spacers 130 defines the via hole critical dimension CD, and accordingly, the thickness of the spacer 130 and the spacer width of the insulating layer 130 may be adjusted by the person skilled in the art according to the via hole critical dimension CD. It is preferable.

이어서 도 3d에 도시된 바와 같이, 건식 식각 공정을 진행하여 스페이서(130a)에 의해 드러난 제 3층간 절연막(122) 및 식각 정지막(120)을 식각함으로써 하부 배선(118) 표면이 오픈되는 비아홀(132)을 형성한다. 이때, 도면 부호 130a는 식각된 스페이서를 나타낸 것이다. 그리고, 상기 건식 식각 공정은, 마스크 패턴막과 제 3층간 절연막의 식각 선택비를 조정하여 비아홀(132)이 형성될 때 마스크 패턴막또한 함께 식각되도록 한다.Subsequently, as shown in FIG. 3D, a via hole is formed in which the surface of the lower wiring 118 is opened by etching the third interlayer insulating layer 122 and the etch stop layer 120 exposed by the spacer 130a. 132). In this case, reference numeral 130a represents an etched spacer. In the dry etching process, the etching pattern ratio of the mask pattern layer and the third interlayer insulating layer is adjusted to etch the mask pattern layer together when the via hole 132 is formed.

그 다음, 도 3e에 도시된 바와 같이, 인산 용액 등을 이용한 습식 식각 공정을 진행하여 트렌치 측벽에 남아 있는 스페이서를 제거한다.Next, as shown in FIG. 3E, a wet etching process using a phosphoric acid solution or the like is performed to remove the spacers remaining on the trench sidewalls.

그리고나서, 도 3f에 도시된 바와 같이, 전기 도금 또는 물리적기상증착(PVD) 공정으로 제 3층간 절연막(122) 및 제 4층간 절연막(124)에 형성된 비아홀 및 트렌치에 구리 등의 금속을 갭필하고, 갭필된 금속을 화학적기계적연마(CMP) 공정으로 평탄화하여 하부 배선(118)에 수직으로 연결되는 비아 및 상부 배선(134)을 형성한다. 이때, 구리 등의 금속을 갭필하기 전에, 탄탈륨 질화막(TaN), 탄탈륨(Ta), 티타늄 실리사이드 질화막(TiSiN) 등을 비아홀 및 트렌치에 얇게 형성하여 장벽 금속막(barrier metal)을 추가 형성할 수 있다.Then, as illustrated in FIG. 3F, a metal such as copper is gap-filled in the via holes and trenches formed in the third interlayer insulating layer 122 and the fourth interlayer insulating layer 124 by an electroplating or physical vapor deposition (PVD) process. The gap-filled metal is planarized by a chemical mechanical polishing (CMP) process to form vias and upper interconnections 134 that are vertically connected to the lower interconnections 118. At this time, before gap-filling a metal such as copper, a barrier metal layer may be further formed by thinly forming a tantalum nitride layer (TaN), tantalum (Ta), and a titanium silicide nitride layer (TiSiN) in via holes and trenches. .

그러므로, 본 발명의 듀얼 다마신을 이용한 금속 배선의 제조 방법은, 비아홀 식각을 위한 별도의 포토레지스트 패턴 제조 공정을 진행하지 않고, 층간 절연막에 트렌치를 형성하고, 트렌치 측벽에 스페이서를 형성한 후에 스페이서에 의해 드러난 층간 절연막을 식각하여 비아홀을 형성함으로써, 비아홀 식각을 위한 마스크 공정 및 비아홀의 갭필 공정을 생략할 수 있어 비아홀에 남게 되는 식각 부산물의 생성을 최소화할 수 있다.Therefore, in the method of manufacturing the metal wiring using the dual damascene of the present invention, the trench is formed in the interlayer insulating film and the spacer is formed on the trench sidewall without proceeding a separate photoresist pattern manufacturing process for via hole etching. By forming the via holes by etching the interlayer insulating film exposed by the interlayer insulating film, the mask process for etching the via holes and the gap fill process of the via holes can be omitted, thereby minimizing the generation of etching by-products remaining in the via holes.

이상 설명한 바와 같이, 본 발명은 비아홀 영역을 정의하는 포토레지스트 패턴 등의 마스크 공정을 생략하고 트렌치 측벽에 스페이서를 형성하여 비아홀 영역을 정의함으로써, 별도의 마스크 공정없이 트렌치 측벽의 스페이서 간격에 의해 고집적 반도체 소자의 미세화된 비아홀 임계 치수(CD)를 정확하게 확보할 수 있다.As described above, the present invention omits a mask process such as a photoresist pattern defining a via hole region and forms a spacer on the trench sidewall to define the via hole region, thereby forming a highly integrated semiconductor by spacer spacing of the trench sidewall without a separate mask process. Accurate via hole critical dimension (CD) of the device can be secured.

또한, 본 발명은 트렌치 측벽의 스페이서에 의해 드러난 층간 절연막을 식각하여 비아홀을 형성하기 때문에 종래 비아홀을 형성하고나서 트렌치 식각 공정시 비아홀을 갭필할 때 발생하는 비아홀의 식각 부산물로 인한 제조 불량을 미연에 방지할 수 있어 금속 배선의 전기적 특성 및 제조 수율을 향상시킬 수 있다. In addition, in the present invention, since the via hole is formed by etching the interlayer insulating layer exposed by the spacers of the trench sidewalls, manufacturing defects due to etching by-products of the via holes generated when the via holes are gap-filled during the trench etching process are formed in advance. It can prevent, and can improve the electrical characteristic and manufacture yield of a metal wiring.

한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.On the other hand, the present invention is not limited to the above-described embodiment, various modifications are possible by those skilled in the art within the spirit and scope of the present invention described in the claims to be described later.

Claims (6)

반도체 소자의 듀얼 다마신용 금속 배선을 제조하는 방법에 있어서,In the method of manufacturing the metal wiring for dual damascene of a semiconductor element, 상기 반도체 소자가 형성된 반도체 기판의 구조물에 적어도 하나 이상의 층간 절연막을 형성하고, 그 위에 마스크 패턴막을 적층하는 단계와,Forming at least one interlayer insulating film on the structure of the semiconductor substrate on which the semiconductor device is formed, and stacking a mask pattern film thereon; 상기 마스크 패턴 및 상기 층간 절연막 일부를 식각하여 트렌치를 형성하고, 상기 트렌치 측벽에 스페이서를 형성하는 단계와,Etching a portion of the mask pattern and the interlayer insulating layer to form a trench, and forming a spacer on the trench sidewalls; 상기 마스크 패턴막을 제거하면서, 상기 스페이서에 의해 드러난 층간 절연막을 식각하여 비아홀을 형성한 후에, 상기 스페이서를 제거하는 단계와,Removing the mask pattern layer and forming a via hole by etching the interlayer insulating layer exposed by the spacer, and then removing the spacer; 상기 트렌치 및 비아홀에 금속을 갭필하고 상기 층간 절연막 및 금속을 평탄화하여 기판의 구조물과 수직으로 연결되는 비아 및 금속 배선을 형성하는 단계Gap-filling the trench and via-holes and planarizing the interlayer insulating layer and the metal to form vias and metal interconnections perpendicular to the structure of the substrate; 를 포함하는 듀얼 다마신을 이용한 금속 배선의 제조 방법.Method for producing a metal wiring using a dual damascene comprising a. 제 1항에 있어서,The method of claim 1, 상기 마스크 패턴막은, 상기 층간 절연막과 식각 선택성이 있는 절연 물질로 형성하는 것을 특징으로 하는 듀얼 다마신을 이용한 금속 배선의 제조 방법.And the mask pattern layer is formed of an insulating material having an etch selectivity with the interlayer insulating layer. 제 2항에 있어서,The method of claim 2, 상기 마스크 패턴막은, 실리콘질화막으로 형성하는 것을 특징으로 하는 듀얼 다마신을 이용한 금속 배선의 제조 방법.The mask pattern film is formed of a silicon nitride film, the method for producing a metal wiring using dual damascene. 제 1항에 있어서,The method of claim 1, 상기 스페이서는, 상기 층간 절연막과 식각 선택성이 있는 절연 물질로 형성하는 것을 특징으로 하는 듀얼 다마신을 이용한 금속 배선의 제조 방법.And the spacer is formed of an insulating material having an etching selectivity with the interlayer insulating film. 제 4항에 있어서,The method of claim 4, wherein 상기 스페이서는, 실리콘질화막으로 형성하는 것을 특징으로 하는 듀얼 다마신을 이용한 금속 배선의 제조 방법.The spacer is formed of a silicon nitride film, the method for producing a metal wiring using dual damascene. 제 1항 또는 제 3항에 있어서,The method according to claim 1 or 3, 상기 트렌치 측벽에 형성되는 상기 스페이서 사이의 간격과 그 폭은, 상기 비아홀 임계 치수(CD)에 따라 조정되는 것을 특징으로 하는 듀얼 다마신을 이용한 금속 배선의 제조 방법.And a gap between the spacers formed in the sidewalls of the trench and a width thereof are adjusted according to the via hole critical dimension (CD).
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