KR100613290B1 - A method for forming a damascene structure of semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 다마신 구조에 있어서, 트렌치 형성 이후의 비아홀 정렬 오차를 방지할 수 있는 반도체 소자의 다마신 구조 형성 방법에 관한 것이다. 본 발명에 따른 반도체 소자의 다마신 구조 형성 방법은, a) 하부 질화막, 하부 SiH4, FSG(fluorine-doped silicon oxide), 상부 SiH4, 및 상부 질화막을 순차적으로 증착하여 금속간 물질(Inter Metal Dielectric: IMD) 산화막을 형성하는 단계; b) 상기 IMD 산화막의 소정 부분을 식각하여 트렌치를 형성하는 단계; c) 상기 식각된 트렌치에 일정 두께만큼 산화막을 증착한 후, 반응성 이온 식각(RIE)을 진행하여 상기 트렌치 내에 스페이서(Spacer)를 형성하는 단계; 및 d) 상기 스페이서 사이에서 비아홀 식각을 진행하는 단계를 포함한다. 본 발명에 따르면, 반도체 소자의 다마신 구조 형성시 정렬에 대한 문제를 스페이서 반응성 이온 식각(Spacer RIE) 공정으로 대신함에 따라 비아홀을 항상 중앙에 만들 수 있고, 비아홀 패턴 형성 공정이 불필요하므로, 생산 공정을 단축할 수 있으며, 또한, 비아홀 형성 공정 완료 후 트렌치의 측면이 완만하게 형성되므로, 금속장벽(Barrier metal) 공정이 용이하게 진행될 수 있다.The present invention relates to a method for forming a damascene structure of a semiconductor device capable of preventing via hole alignment errors after trench formation in the damascene structure of a semiconductor device. In the method for forming a damascene structure of a semiconductor device according to the present invention, a) an intermetallic material (Inter Metal) is formed by sequentially depositing a lower nitride film, a lower SiH 4 , a fluorine-doped silicon oxide (FSG), an upper SiH 4 , and an upper nitride film. Dielectric: IMD) forming an oxide film; b) etching a predetermined portion of the IMD oxide layer to form a trench; c) depositing an oxide layer to a predetermined thickness in the etched trench, and then performing reactive ion etching (RIE) to form a spacer in the trench; And d) performing via hole etching between the spacers. According to the present invention, a via hole can be always made in the center by replacing the problem of alignment when forming a damascene structure of a semiconductor device with a spacer reactive ion etching process, and a via hole pattern forming process is unnecessary. In addition, since the side surface of the trench is gently formed after the via hole forming process is completed, a barrier metal process may be easily performed.
다마신, 비아홀, 정렬 오차, 트렌치, IMD 산화막, 스페이서 Damascene, via hole, alignment error, trench, IMD oxide, spacer
Description
도 1은 종래 기술에 따른 반도체 소자의 다마신 구조 형성시의 비아홀 정렬 오차가 발생하는 것을 나타내는 도면이다.1 is a view showing that via hole alignment error occurs when forming a damascene structure of a semiconductor device according to the prior art.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 다마신 구조 형성 방법의 공정 흐름도이다.2A to 2C are flowcharts illustrating a method for forming a damascene structure of a semiconductor device according to the present invention.
도 3은 본 발명의 실시예에 따른 반도체 소자의 다마신 구조 형성시의 비아홀 정렬 오차가 발생하지 않는 것을 나타내는 도면이다.FIG. 3 is a diagram illustrating that a via hole alignment error does not occur when a damascene structure is formed in a semiconductor device according to an embodiment of the present invention.
본 발명은 반도체 소자의 다마신 구조 형성 방법에 관한 것으로, 보다 구체적으로, 반도체 소자의 다마신 구조에 있어서, 트렌치 형성 이후의 비아홀 정렬 오차를 방지할 수 있는 반도체 소자의 다마신 구조 형성 방법에 관한 것이다.The present invention relates to a method for forming a damascene structure of a semiconductor device, and more particularly, to a method for forming a damascene structure of a semiconductor device capable of preventing via hole alignment errors after trench formation in the damascene structure of a semiconductor device. will be.
최근, 동작 스피드가 향상되고 초고집적된 반도체 소자를 제조하는데 있어서 기생 RC가 작은 다층 배선 기술을 개발하는 것이 매우 중요한 문제이다. 기생 RC가 작은 배선을 형성하기 위해서는 비저항이 낮은 금속을 배선 물질로 사용하거나 유전율이 낮은 물질로 절연막을 형성할 필요가 있다.In recent years, it is very important to develop a multi-layered wiring technology in which parasitic RC is small in manufacturing a semiconductor device with improved operation speed and ultra high integration. In order to form a wiring with small parasitic RC, it is necessary to use a metal having a low resistivity as a wiring material or to form an insulating film with a material having a low dielectric constant.
예를 들면 구리(Cu), 알루미늄(Al), 은(Ag), 금(Au) 등의 물질이나 또는 이 들의 합금 등이 배선 물질로 관심의 대상이 되고 있다. 이 중에서 현재는 구리를 사용하여 각종 배선을 형성하는 것에 대한 연구가 활발하게 진행되고 있다.For example, materials such as copper (Cu), aluminum (Al), silver (Ag), gold (Au), or alloys thereof are of interest as wiring materials. Among them, research on forming various wirings using copper is actively underway.
구리는 비저항이 작을 뿐만이 아니라 가격이 싸고 공정의 부담이 적은 장점을 가지고 있다. 또한, 알루미늄과는 달리 일렉트로마이그레이션(electro- migration) 현상에 대한 내성이 큰 것 또한 장점이다.Copper has the advantages of low resistivity, low cost and low process burden. In addition, unlike aluminum, the high resistance to the electro-migration phenomenon is also an advantage.
상기한 장점들로 인하여 구리를 배선 물질로 널리 사용하지만, 최종 배선층의 배선을 구리로 만드는 경우에는 배선의 본딩(bonding)을 위해서 알루미늄 패드(pad)를 추가적으로 만들어야 하는 단점이 있다. 최종 배선층의 배선을 알루미늄을 사용하여 만들게 되면 알루미늄 패드를 추가적으로 만들 필요가 없기 때문에 공정상으로 간단하며 경제적으로도 유리하다.Due to the above advantages, copper is widely used as a wiring material. However, when the wiring of the final wiring layer is made of copper, there is a disadvantage in that an additional aluminum pad is required for bonding of the wiring. If the wiring of the final wiring layer is made of aluminum, it is simple and economically advantageous in the process because there is no need to make additional aluminum pads.
그러나 이 경우에 최종 배선과 그 하부에 형성되어 있는 도전체를 연결하는 비아 콘택은 구리로 만들어진다. 구리로 만들어진 비아 콘택은 일반적으로 싱글 다마신 구조가 널리 사용된다.In this case, however, the via contacts connecting the final wiring and the conductors formed under them are made of copper. Via contacts made of copper generally have a single damascene structure widely used.
이와 같아, 구리를 사용하여 만들어진 싱글 다마신 구조의 비아 콘택은 상기한 경우뿐만이 아니라 상, 하부 도전체를 연결하는 구조에서 널리 이용되고 있다. 또한, 집적도의 진전으로 배선층의 수가 증가하면서 상, 하부 배선을 연결하는 콘택의수도 많아지고 그 깊이도 증가하고 있는 추세이다.As described above, the via contact having a single damascene structure made of copper is widely used not only in the above-described cases but also in a structure connecting upper and lower conductors. In addition, as the number of wiring layers increases as the degree of integration increases, the number of contacts connecting upper and lower wirings increases, and the depth thereof increases.
위와 같이 구리를 비아 콘택이나 기타 배선 물질로 널리 사용하지만 구리는 다음과 같은 특성을 지니고 있다.Copper is widely used as a via contact or other wiring material as above, but copper has the following characteristics.
첫째, 구리는 여러 물질과 화학적 친화도가 크기 때문에 실리콘 기판이나 실리콘 산화막으로 쉽게 확산된다. 구리가 확산되는 것을 방지하는 한편 접착력의 향상을 위하여 티타늄이나 탄탈륨 계열의 금속 합금을 사용한 장벽층을 콘택과 실리콘 산화막 사이에 형성하는 방법이 일반적으로 이용된다.First, copper is easily diffused into a silicon substrate or a silicon oxide film because of its high chemical affinity with various materials. A method of forming a barrier layer using a titanium or tantalum based metal alloy between a contact and a silicon oxide film is generally used to prevent copper from diffusing and to improve adhesion.
또한, 구리는 산화성도 크기 때문에 외부에 노출되면 쉽게 산화된다. 구리가 산화하면 배선의 저항 및 스트레스를 증가시켜 칩의 전기적 특성을 열화시키는 원인이 될 수 있다. 따라서, 구리의 산화를 방지하기 위하여 구리 배선층의 외부에 산화 방지막을 추가적으로 형성하기도 한다.In addition, copper is also highly oxidizable, so it is easily oxidized when exposed to the outside. Oxidation of copper increases the resistance and stress of the wiring, which can cause degradation of the chip's electrical characteristics. Therefore, in order to prevent oxidation of copper, an antioxidant film may be additionally formed outside the copper wiring layer.
그리고, 구리의 배선 패턴을 형성하는 방법으로는 다마신 공정이 일반적으로 사용된다. 구리는 식각 공정을 이용하여 배선 패턴을 형성하기 어렵기 때문이다. 다마신 공정은 그 구조에 따라서 싱글 다마신 공정 또는 듀얼 다마신 공정 등으로 나누어진다. 다마신 공정을 사용하면 불필요하게 증착된 구리막을 제거하기 위하여 평탄화 과정을 실시해야 한다.And a damascene process is generally used as a method of forming the copper wiring pattern. It is because copper is difficult to form a wiring pattern using an etching process. The damascene process is divided into a single damascene process or a dual damascene process according to its structure. The damascene process requires a planarization process to remove unwanted deposited copper films.
한편, 도 1은 종래 기술에 따른 반도체 소자의 다마신 구조 형성시의 비아홀 정렬 오차가 발생하는 것을 나타내는 도면이다. 즉, 트렌치 퍼스트(Trench First) 방식의 듀얼 다마신 공정에서 상기 트렌치(140) 내의 정렬 오차로 인해 상기 하부 구리(110) 상에 정확한 비아홀(150)을 형성하지 못하는 것을 나타낸다. 여기서, 도면부호 120 및 130은 IMD 산화막을 나타내며, 도면부호 A는 정렬 오차가 발생한 것을 보여준다.On the other hand, Figure 1 is a view showing that the via-hole alignment error occurs when forming the damascene structure of the semiconductor device according to the prior art. That is, in the dual first damascene process of the trench first method, due to an alignment error in the
종래의 트렌치 퍼스트 방식의 듀얼 다마신 공정에서는 트렌치 형성 후에 비아 포토 정렬 공정에서 정렬이 조금만 변동(Shift)되어도 하부 구리(Cu)에 정확히 접촉되지 않는다는 문제점이 있다.In the conventional trench first dual damascene process, even if the alignment is slightly shifted in the via photo alignment process after the trench is formed, there is a problem in that the lower copper (Cu) is not exactly contacted.
상기 문제점을 해결하기 위한 본 발명의 목적은 종래 기술에 따른 트렌치 퍼스트(Trench First) 다마신 구조를 식각한 후 비아(Via) 패턴을 형성할 경우에 발생할 수 있는 정렬(Align)의 변동(Shift)을 원천적으로 방지할 수 있는 반도체 소자의 다마신 구조 형성 방법을 제공하기 위한 것이다.An object of the present invention for solving the above problems is the shift of alignment that may occur when forming a via pattern after etching the trench first damascene structure according to the prior art. To provide a method for forming a damascene structure of a semiconductor device that can prevent the source.
또한, 본 발명의 다른 목적은, 비아 패턴 공정 자체가 불필요한 반도체 소자의 다마신 구조 형성 방법을 제공하기 위한 것이다.Another object of the present invention is to provide a method for forming a damascene structure of a semiconductor device in which a via pattern process itself is unnecessary.
상기 목적을 달성하기 위한 수단으로서, 본 발명에 따른 반도체 소자의 다마신 구조 형성 방법은, As a means for achieving the above object, the method for forming a damascene structure of a semiconductor device according to the present invention,
a) 하부 질화막, 하부 SiH4, FSG(fluorine-doped silicon oxide), 상부 SiH4, 및 상부 질화막을 순차적으로 증착하여 금속간 물질(Inter Metal Dielectric: IMD) 산화막을 형성하는 단계;a) sequentially depositing a lower nitride film, a lower SiH 4 , a fluorine-doped silicon oxide (FSG), an upper SiH 4 , and an upper nitride film to form an Inter Metal Dielectric (IMD) oxide film;
b) 상기 IMD 산화막의 소정 부분을 식각하여 트렌치를 형성하는 단계;b) etching a predetermined portion of the IMD oxide layer to form a trench;
c) 상기 식각된 트렌치에 일정 두께만큼 산화막을 증착한 후, 반응성 이온 식각(RIE)을 진행하여 상기 트렌치 내에 스페이서(Spacer)를 형성하는 단계; 및c) depositing an oxide layer to a predetermined thickness in the etched trench, and then performing reactive ion etching (RIE) to form a spacer in the trench; And
d) 상기 스페이서 사이에서 비아홀 식각을 진행하는 단계d) performing via hole etching between the spacers
를 포함하여 이루어지는 특징이 있다.There is a feature consisting of.
여기서, 상기 a) 단계의 IMD 산화막은 하부 질화막의 두께가 700Å, 하부 SiH4의 두께가 500Å, FSG의 두께가 4800Å, 상부 SiH4의 두께가 2500Å, 및 상부 질화막의 두께가 4500Å 정도인 것을 특징으로 한다.Here, the a) IMD oxide film of step is characterized in that the degree of the thickness of the lower nitride layer 700Å, the thickness of the lower SiH 4 500Å, the thickness of the FSG 4800Å, the thickness of the upper SiH 4 2500Å, and the thickness of the upper nitride layer 4500Å It is done.
여기서, 상기 c) 단계의 스페이서를 형성하기 위한 필름은 질화막 또는 폴리막을 사용하는 것을 특징으로 한다.Here, the film for forming the spacer of step c) is characterized in that using a nitride film or a poly film.
여기서, 상기 d) 단계의 비아홀 식각은 2 단계로 진행되며, 제1 단계의 비아홀 식각은 산화막 대 질화막의 선택비(Selectivity)가 높은 방식을 사용하는 것을 특징으로 한다.Here, the via hole etching of step d) is performed in two steps, and the via hole etching of the first step is characterized by using a method of high selectivity of oxide to nitride.
여기서, 상기 d) 단계의 비아홀 식각 시에, 상기 하부 질화막, 하부 SiH4, FSG 및 상부 SiH4를 합하여 9000Å 정도의 IMD 산화막이 식각 목표인 경우, 상기 상부 질화막은 최소 4500ű1000Å의 두께로 형성되는 것을 특징으로 한다.Here, when the via hole is etched in step d), when the lower nitride film, the lower SiH 4 , the FSG, and the upper SiH 4 are about 9000 kV IMD oxide is an etching target, the upper nitride film is formed to have a thickness of at least 4500Å ± 1000Å. It is characterized by.
여기서, 상기 선택비는 2:1 내지 3:1 범위인 것을 특징으로 한다.Here, the selection ratio is characterized in that the range of 2: 1 to 3: 1.
여기서, 상기 d) 단계의 상기 비아홀 식각 후에 남은 상부 질화막은 하부 반응성 이온 식각(RIE) 시에 제거되는 것을 특징으로 한다.Here, the upper nitride film remaining after the via hole etching in step d) is removed during lower reactive ion etching (RIE).
본 발명에 따르면, 반도체 소자의 다마신 구조 형성시 정렬(Align)에 대한 문제를 스페이서 반응성 이온 식각(Spacer RIE) 공정으로 대신함에 따라 비아홀을 항상 중앙에 만들 수 있고, 비아홀 패턴 형성 공정이 불필요하므로, 생산 공정을 단축할 수 있으며, 또한, 비아홀 형성 공정 완료 후 트렌치의 측면이 완만하게 형성되므로, 금속장벽(Barrier metal) 공정이 용이하게 진행될 수 있다.According to the present invention, the via hole is always centered by replacing the problem of alignment during formation of the damascene structure of the semiconductor device with the spacer reactive ion etching process, and the via hole pattern forming process is unnecessary. In addition, since the side surface of the trench is gently formed after the via hole forming process is completed, the barrier metal process may be easily performed.
이하, 첨부한 도면을 참조하여, 본 발명의 실시예에 따른 반도체 소자의 다마신 구조 형성 방법을 설명한다.Hereinafter, a method of forming a damascene structure of a semiconductor device according to an embodiment of the present invention will be described with reference to the accompanying drawings.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 다마신 구조 형성 방법의 공정 흐름도로서, 트렌치 퍼스트(Trench First) 방식의 듀얼 다마신 공정을 나타낸다.2A to 2C are flowcharts illustrating a method for forming a damascene structure of a semiconductor device according to the present invention, and show a trench first type dual damascene process.
본 발명에 따른 반도체 소자의 다마신 구조 형성 방법은, 먼저, 도 2a를 참조하면, 종래의 IMD 산화막 증착 방법인 하부 질화막 + 하부 SiH4 + FSG(fluorine-doped silicon oxide) + 상부 SiH4의 순서대신에 하부 질화막(210) + 하부 SiH4(220) + FSG(230) + 상부 SiH4(240) + 상부 질화막(250) 증착을 진행한다. 즉, 상부 질화막(250) 증착을 추가로 형성한다.In the method for forming a damascene structure of a semiconductor device according to the present invention, first, referring to FIG. 2A, a sequence of a lower nitride film + lower SiH 4 + fluorine-doped silicon oxide (FSG) + upper SiH 4 , which is a conventional IMD oxide film deposition method, is described. Instead, the
이때, 상기 하부 질화막(210)의 두께는 700Å, 하부 SiH4(220)의 두께는 500Å, 상기 FSG(230)의 두께는 4800Å, 상부 SiH4(240)의 두께는 2500Å, 그리고 상부 질화막(250)의 두께는 4500Å 정도 형성한다.At this time, the thickness of the
후속적으로, 상기와 같이 형성된 IMD 산화막에 대해 트렌치 식각을 진행한다.Subsequently, trench etching is performed on the IMD oxide film formed as described above.
다음으로, 도 2b를 참조하면, 상기 식각된 트렌치에 일정 두께만큼 산화막 (Oxide)을 증착하고, 이어서 스페이서(Spacer: 260) 반응성 이온 식각(RIE)을 진행한다. 이때, 상기 스페이서(260)를 형성하기 위한 필름을 질화막이나 폴리막을 사용할 수 있다.Next, referring to FIG. 2B, an oxide film is deposited on the etched trench by a predetermined thickness, and then a
다음으로, 도 2c를 참조하면, 상기 스페이서(260) 사이에 비아홀(270) 식각을 진행한다. 이때, 상기 비아홀(270) 식각은 2 단계로 진행하며, 첫 번째 단계는 산화막 대 질화막의 선택비(Selectivity)가 높은 방식(Recipe)을 사용하게 된다.Next, referring to FIG. 2C, the
예를 들면, 비아홀(270) 식각 시에 산화막 타겟이 하부 질화막(210) + 하부 SiH4(220) + FSG(230) + 상부 SiH4(240)를 합하여 9000Å 정도가 목표라면, 상기 상부 질화막(250)은 최소 4500ű1000Å가 형성되어야 하고, 이때, 선택비는 2:1 내지 3:1 정도가 되게 한다.For example, in the case of etching the via
다음으로, 상기 비아홀(270) 식각 후에 남은 상부 질화막(250)은 하부 반응성 이온 식각(RIE) 시에 제거된다.Next, the
한편, 도 3은 본 발명의 실시예에 따른 반도체 소자의 다마신 구조 형성시의 비아홀 정렬 오차가 발생하지 않는 것을 나타내는 도면으로서, 도 2a 내지 도 2c의 공정에 의해 생성된 비아홀(270)은 하부 구리(310)의 중앙에 정렬하는 것을 나타낸다. 즉, 반도체 소자의 다마신 구조 형성시 정렬(Align)에 대한 문제를 스페이서(260) 반응성 이온 식각(Spacer RIE) 공정으로 대신함에 따라 상기 비아홀(270)을 항상 중앙에 만들 수 있고, 결국, 종래의 비아홀 패턴 형성 공정이 불필요하게 된다.Meanwhile, FIG. 3 is a diagram illustrating that the via hole alignment error does not occur when the damascene structure of the semiconductor device is formed according to an exemplary embodiment of the present invention. Alignment to the center of the
결국, 본 발명의 실시예에 따른 반도체 소자의 다마신 구조 형성 방법은, 상부 질화막(250)을 추가로 증착한 IMD 산화막을 형성하고, 이후, 산화막 증착한 후에 스페이서(260)를 형성하고, 이에 따른 비아홀(270)을 형성하기 때문에, 상기 비아홀(270)을 항상 하부 구리의 중앙에 만들 수 있으므로, 정렬 오차를 방지하게 된다.As a result, in the method for forming a damascene structure of the semiconductor device according to the embodiment of the present invention, an IMD oxide film in which the
이상의 설명에서 본 발명은 특정의 실시예와 관련하여 도시 및 설명하였지만, 특허청구범위에 의해 나타난 발명의 사상 및 영역으로부터 벗어나지 않는 한도 내에서 다양한 개조 및 변화가 가능하다는 것을 당업계에서 통상의 지식을 가진 자라면 누구나 쉽게 알 수 있을 것이다.While the invention has been shown and described in connection with specific embodiments thereof, it will be appreciated that various modifications and changes can be made without departing from the spirit and scope of the invention as indicated by the claims. Anyone who owns it can easily find out.
본 발명에 따르면, 반도체 소자의 다마신 구조 형성시 정렬(Align)에 대한 문제를 스페이서 반응성 이온 식각(Spacer RIE) 공정으로 대신함에 따라 비아홀을 항상 중앙에 만들 수 있고, 비아홀 패턴 형성 공정이 불필요하므로, 생산 공정을 단축할 수 있다.According to the present invention, the via hole can be always centered by replacing the problem of alignment during formation of the damascene structure of the semiconductor device with the spacer reactive ion etching process, and the via hole pattern forming process is unnecessary. The production process can be shortened.
또한, 본 발명에 따르면, 비아홀 형성 공정 완료 후 트렌치의 측면이 완만하게 형성되므로, 금속장벽(Barrier metal) 공정이 용이하게 진행될 수 있다.In addition, according to the present invention, since the side surface of the trench is gently formed after the via hole forming process is completed, a barrier metal process may be easily performed.
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| KR100791694B1 (en) * | 2006-11-24 | 2008-01-03 | 동부일렉트로닉스 주식회사 | Method for manufacturing metal line by using dual damascene |
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