KR100877255B1 - Metal line fabrication method of semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 금속 배선을 제조한다는 것으로, 이를 위하여 본 발명은, 금속 배선의 전기적 연결을 위한 콘택 플러그 형성 시 금속 물질에 대한 1차 화학적기계적 연마 공정과 층간 절연막에 대한 2차 화학적기계적 연마 공정을 수행하는 종래 방법과는 달리, 콘택 플러그 형성 시 금속 물질에 대한 화학적기계적 연말 공정 후에 습식 식각을 통해 층간 절연막보다 상대적으로 돌출되도록 콘택 플러그를 형성한 후 상부 금속 배선을 형성함으로써, 금속 물질에 대한 화학적기계적 연마 공정으로 인한 단차 문제를 해결하고, 층간 절연막의 스크래치 및 디싱 현상을 미연에 방지할 수 있다.The present invention is to manufacture a metal wiring of the semiconductor device, to this end, the present invention, the first chemical mechanical polishing process for the metal material and the second chemical mechanical polishing for the interlayer insulating film when forming a contact plug for the electrical connection of the metal wiring Unlike the conventional method of performing the process, after forming the contact plug, the contact plug is formed to protrude more than the interlayer insulating film by wet etching after the chemical mechanical end-of-process process for the metal material, and then the upper metal wiring is formed. It is possible to solve the step problem caused by the chemical mechanical polishing process and to prevent scratching and dishing of the interlayer insulating layer.
콘택 플러그, 화학적기계적 연마(CMP : Chemical Mechanical Polishing), 습식 식각 Contact Plug, Chemical Mechanical Polishing (CMP), Wet Etching
Description
도 1a 및 도 1b는 종래 방법에 따라 금속 배선 형성 시 반도체 기판 상부를 평탕화하는 과정을 나타내는 공정 순서도,1A and 1B are process flowcharts illustrating a process of flattening an upper portion of a semiconductor substrate when forming metal wirings according to a conventional method;
도 2a 내지 도 2e는 본 발명의 일 실시 예에 따라 습식 식각을 통해 반도체 기판 상부를 평탄화하여 금속 배선을 제조하는 과정을 나타내는 공정 순서도.2A to 2E are process flowcharts illustrating a process of manufacturing a metal wiring by planarizing an upper portion of a semiconductor substrate through wet etching according to an embodiment of the present invention.
본 발명은 반도체 소자의 금속 배선을 제조하는 방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 금속 배선 형성 과정에서 콘택 플러그를 형성할 때 그 상부를 평탄화하는데 적합한 반도체 소자의 금속 배선 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a metal wiring of a semiconductor device, and more particularly to a method for manufacturing a metal wiring of a semiconductor device suitable for planarizing the upper portion when forming a contact plug in the metal wiring formation process of the semiconductor device. .
잘 알려진 바와 같이, 반도체 소자의 제조 공정에서 금속층을 형성하기 위해 알루미늄(Al), 텅스텐(W) 등의 금속 물질이 사용되고, 이베포레이션(evaporation), 스퍼터링 등의 방법으로 주입되며, 금속 배선을 형성하기 위한 포토레지스트의 코팅 공정, 현상 공정 등이 수행된다. 이 후에 포토레지스트 패턴에 따른 식각 공정을 통해 금속층을 선택적으로 제거하게 된다. 여기에서, 금속 배선은 라인과 스페 이스로 구성되어 있고, 웨이퍼 상에 고립된 패턴, 조밀한 패턴 등이 다양하게 분포된다.As is well known, a metal material such as aluminum (Al) or tungsten (W) is used to form a metal layer in the manufacturing process of a semiconductor device, and implanted by a method such as evaporation, sputtering, and the like. A coating process, a developing process, and the like of the photoresist for forming are performed. Thereafter, the metal layer is selectively removed through an etching process according to the photoresist pattern. Here, the metal wirings are composed of lines and spaces, and various patterns, such as isolated patterns and dense patterns, are distributed on the wafer.
한편, 반도체 소자의 평탄화를 위한 화학적기계적 연마(CMP : Chemical Mechanical Polishing)는 소자의 사이즈 감소 및 집적도의 증가에 따라 필수적으로 사용하는 반도체 공정의 하나이다. 이러한 화학적 기계적 연마는 웨이퍼 전면의 광역 평탄화를 수행하여 후속 포토리소그래피(Photolithography) 공정의 마진을 확보한다.On the other hand, chemical mechanical polishing (CMP) for planarization of semiconductor devices is one of the semiconductor processes that are essentially used as the size of the device is reduced and the degree of integration is increased. This chemical mechanical polishing performs wide area planarization of the wafer front to secure margins for subsequent photolithography processes.
특히, 화학적 기계적 연마는 반도체 제조 공정에서 다양하게 사용되는데, 일 예로서, 콘택 플러그를 형성하기 위해 콘택홀에 금속 물질(예를 들면, 텅스텐(W) 등)을 매립한 후에, 그 상부면을 평탄화하는 공정에서 금속 물질과 산화 절연막의 선택비가 큰 슬러리를 이용하여 산화 절연막 표면에 금속 잔류물이 남지 않도록 화학적 기계적 연마 공정이 수행된다.In particular, chemical mechanical polishing is used in a variety of semiconductor manufacturing processes, for example, after embedding a metal material (eg, tungsten (W), etc.) in the contact hole to form a contact plug, the upper surface of the In the planarization process, a chemical mechanical polishing process is performed using a slurry having a large selectivity between the metal material and the oxide insulating film so that no metal residue remains on the surface of the oxide insulating film.
도 1a 및 도 1b는 종래 방법에 따라 금속 배선 형성 시 반도체 기판 상부를 평탕화하는 과정을 나타내는 공정 순서도로서, 이들 도면을 참조하여 종래 방법에 따른 금속 배선 형성 방법을 설명한다.1A and 1B are process flowcharts illustrating a process of leveling an upper portion of a semiconductor substrate when forming metal wires according to a conventional method, and a metal wire forming method according to the conventional method will be described with reference to these drawings.
도 1a를 참조하면, 패터닝된 하부 금속 배선(102)을 포함하는 반도체 기판(100) 상부에 층간 절연막(104)을 증착하고, 증착된 층간 절연막(104)을 하부 금속 배선(102)이 드러나도록 패터닝하여 콘택홀을 형성하며, 형성된 콘택홀에 금속 물질(예를 들면, 텅스텐(W), 구리(Cu) 등)을 매립한 후 그 상부의 금속 물질을 평탄화하는 1차 화학적기계적 연마 공정을 수행하여 콘택 플러그(106)를 형성한다. 여기에서, 1차 화학적 기계적 연마 공정을 통해 예를 들면, 금속 물질인 텅스텐과 층간 절연막(104)인 산화막의 선택비(20:1-30:1)에 따라 A에 도시된 바와 같이 단차가 발생하게 된다.Referring to FIG. 1A, an
이러한 단차를 감소시키고, 1차 화학적기계적 연마 공정에 사용되는 슬러리 내 산화제에 대한 오염을 방지하기 위해 1차 화학적기계적 연마 공정을 수행한 후에 층간 절연막(104)인 산화막에 대한 2차 화학적기계적 연마 공정을 수행한다. 여기에서, 2차 화학적기계적 연마 공정을 통해 도1b에 도시한 바와 같이 B와 같은 층간 절연막(104) 상의 스크래치(scratch) 또는 C와 같은 디싱(dishing) 현상이 발생하게 된다.The secondary chemical mechanical polishing process for the oxide film, which is the
즉, 종래에 반도체 소자의 금속 배선을 전기적으로 연결하는 콘택 플러그를 형성할 경우 그 상부면을 금속 물질에 대한 1차 화학적기계적 연마 공정과 산화막에 대한 2차 화학적기계적 연마 공정을 수행하게 되는데, 이러한 공정으로 인해 층간 절연막인 산화막의 스크래치, 디싱 문제가 발생하고, 이는 반도체 소자의 수율을 저하시키는 요인으로 작용하고 있는 실정이다.That is, when a contact plug for electrically connecting metal wires of a semiconductor device is conventionally formed, the upper surface thereof performs a first chemical mechanical polishing process for a metal material and a second chemical mechanical polishing process for an oxide film. Due to the process, scratches and dishing problems of the oxide film, which is an interlayer insulating film, occur, which is a factor that reduces the yield of semiconductor devices.
따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 콘택 플러그 형성 시 화학적 기계적 연마 공정 이후에 습식 식각 공정을 통해 층간 절연막을 오버 식각하여 콘택 플러그의 단차 문제를 방지할 수 있는 반도체 소자의 금속 배선 제조 방법을 제공하는데 그 목적이 있다.Accordingly, the present invention is to solve the problems of the prior art, a semiconductor device capable of preventing the step problem of the contact plug by over-etching the interlayer insulating film through a wet etching process after the chemical mechanical polishing process when forming the contact plug Its purpose is to provide a method of manufacturing metal wiring.
본 발명의 다른 목적은, 층간 절연막을 오버 식각하여 콘택 플러그가 층간 절연막보다 돌출되도록 형성하여 이 후 형성된 금속 배선과의 접촉 면적이 증가함으로써, 반도체 소자의 콘택 저항을 감소시킬 수 있는 반도체 소자의 금속 배선 제조 방법을 제공하는데 있다.Another object of the present invention is to form a contact plug protruding more than the interlayer insulating film by over-etching the interlayer insulating film to increase the contact area with the subsequently formed metal wiring, thereby reducing the contact resistance of the semiconductor device metal The present invention provides a wiring manufacturing method.
상기 목적을 달성하기 위하여 본 발명은, 반도체 소자의 금속 배선을 형성하는 방법으로서, 반도체 기판 상에 형성된 도전층 상부에 층간 절연막을 형성하는 단계와, 상기 형성된 층간 절연막을 패터닝하여 상기 도전층의 상부가 드러나도록 콘택홀을 형성하는 단계와, 상기 콘택홀에 금속 물질을 매립한 후 상기 반도체 기판의 상부면을 평탄화하여 콘택 플러그를 형성하는 단계와, 상기 평탄화된 상부면에 대해 상기 콘택 플러그가 상기 층간 절연막보다 상대적으로 돌출되도록 습식 식각을 수행하는 단계와, 상기 습식 식각 수행 후에 상기 반도체 기판 상부에 상부 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 제조 방법을 제공한다.In order to achieve the above object, the present invention provides a method for forming a metal wiring of a semiconductor device, comprising the steps of: forming an interlayer insulating film on the conductive layer formed on the semiconductor substrate, and by patterning the formed interlayer insulating film on top of the conductive layer Forming a contact hole so that the contact hole is exposed, forming a contact plug by burying a metal material in the contact hole, and then planarizing an upper surface of the semiconductor substrate, and contacting the contact plug with respect to the planarized upper surface. It provides a method of manufacturing a metal wiring of a semiconductor device comprising the step of performing a wet etching so as to project relatively than the interlayer insulating film, and forming a top metal wiring on the semiconductor substrate after the wet etching.
본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.The above and other objects and various advantages of the present invention will become more apparent from the preferred embodiments of the present invention described below with reference to the accompanying drawings by those skilled in the art.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명의 기술요지는, 하부 도전층과 상부 금속 배선을 전기적으로 연결하는 콘택 플러그 형성 과정에서 콘택홀에 금속 물질을 매립한 후 그 반도체 기판 상부에 대해 화학적기계적 연마 공정을 수행하고, DHF 또는 BHF를 이용한 습식 식각 공정을 수행하여 콘택 플러그를 형성한다는 것으로, 이러한 기술적 수단을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.In accordance with an aspect of the present invention, a metal material is embedded in a contact hole in a process of forming a contact plug for electrically connecting a lower conductive layer and an upper metal wiring, and then a chemical mechanical polishing process is performed on the upper portion of the semiconductor substrate. By performing a wet etching process using a to form a contact plug, it is possible to easily achieve the object of the present invention through this technical means.
도 2a 내지 도 2e는 본 발명의 일 실시 예에 따라 습식 식각을 통해 반도체 기판 상부를 평탄화하여 금속 배선을 제조하는 과정을 나타내는 공정 순서도로서, 이들 도면을 참조하여 본 발명의 일 실시 예에 따른 금속 배선 형성 방법을 설명한다.2A through 2E are process flowcharts illustrating a process of manufacturing a metal wiring by planarizing an upper portion of a semiconductor substrate through wet etching, according to an embodiment of the present invention. The wiring formation method will be described.
도 2a를 참조하면, 반도체 기판(200) 상부에 금속 물질(예를 들면, 알루미늄(Al) 등)을 증착한 후, 이를 도시 생략된 포토레지스트 패턴에 따라 식각하여 하부 금속 배선(202)을 형성하고, 하부 금속 배선(202)이 형성된 반도체 기판(200) 상부에 층간 절연막(204)을 증착하며, 이를 패터닝하여 하부 금속 배선(202)이 오픈되도록 콘택홀을 형성한다. 여기에서, 층간 절연막(204)은 예를 들면, USG, BPSG, PSG 등을 이용하여 증착할 수 있다.Referring to FIG. 2A, a metal material (for example, aluminum (Al), etc.) is deposited on the
그리고, 반도체 기판(200) 상부에 하부 금속 배선(202)이 오픈되도록 층간 절연막(204) 상에 형성된 콘택홀을 도 2b에 도시한 바와 같이 금속 물질(예를 들면, 텅스텐(W) 등)을 매립한다.Then, a contact hole formed on the
다음에, 금속 물질이 매립된 반도체 기판(200) 상부 전면에 화학적기계적 연마 공정을 수행하여 도 2c에 도시한 바와 같이 콘택 플러그(206)를 형성한다. 이 때, 화학적기계적 연마 공정을 통해 예를 들면, 금속 물질인 텅스텐과 층간 절연막(204)인 산화막의 선택비(20:1-30:1)에 따라 층간 절연막(204)보다 콘택 플러그(206)가 상대적으로 더 연마되어 단차가 발생하게 된다.Next, a chemical mechanical polishing process is performed on the entire upper surface of the
또한, 콘택 플러그(206)가 형성된 반도체 기판(200)에 대해 도 2d에 도시한 바와 같이 층간 절연막(204)보다 콘택 플러그(206)가 상대적으로 돌출되도록 DHF 또는 BHF를 이용한 습식 식각 공정을 수행한다. 여기에서, DHF 또는 BHF를 이용한 습식 식각 공정은, HF와 DI 워터의 비율이 100:1 내지 200:1의 DHF를 이용하거나 혹은 HF와 계면 활성제(예를 들면, NH4F)의 비율이 6:1 내지 11.5:1의 BHF를 이용하여 수행되고, 20 ℃ - 30 ℃의 온도 범위에서 수행된다.In addition, a wet etching process using DHF or BHF is performed on the
이어서, 층간 절연막(204)보다 상대적으로 돌출되도록 형성된 콘택 플러그(206)를 포함하는 반도체 기판(200) 상부면에 금속 물질(예를 들면, 알루미늄(Al), 구리(Cu) 등)을 증착하여 도2e에 도시한 바와 같이 상부 금속 배선을 형성한다.Subsequently, a metal material (eg, aluminum (Al), copper (Cu), etc.) is deposited on the upper surface of the
따라서, 하부 금속 배선과 상부 금속 배선을 전기적으로 연결하는 콘택 플러그 형성 시 금속 물질에 대한 화학적기계적 연마 공정 이후에 습식 식각 공정을 수행하여 층간 절연막보다 상대적으로 돌출된 콘택 플러그를 형성하여 콘택 플러그의 단차 문제를 해결하고, 상부 금속 배선과의 접촉 면적을 증가시킬 수 있다.Therefore, when forming a contact plug electrically connecting the lower metal wiring and the upper metal wiring, a wet etching process is performed after the chemical mechanical polishing process on the metal material to form a contact plug that protrudes more than the interlayer insulating film to form a step difference of the contact plug. The problem can be solved and the contact area with the upper metal wiring can be increased.
한편, 상술한 본 발명의 일 실시 예에서는 하부 금속 배선과 상부 금속 배선을 연결하는 콘택 플러그를 형성하는 경우에 대해 설명하였으나, 트랜지스터의 게이트 전극을 상부 금속 배선과 전기적으로 연결하는 콘택 플러그를 형성하는 경우에도 적용될 수 있음은 물론이다. 즉, 하부 도전층과 상부 금속 배선을 전기적으로 연결하는 콘택 플러그를 형성하는 경우에 모두 적용 가능함은 물론이다.Meanwhile, in the above-described exemplary embodiment, the case in which the contact plug connecting the lower metal wiring and the upper metal wiring has been described is described. However, the contact plug for electrically connecting the gate electrode of the transistor to the upper metal wiring is formed. Of course, the case may be applied. That is, it is a matter of course that all can be applied to the case of forming a contact plug for electrically connecting the lower conductive layer and the upper metal wiring.
이상의 설명에서는 본 발명의 바람직한 실시 예들을 제시하여 설명하였으나 본 발명이 반드시 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함을 쉽게 알 수 있을 것이다.In the foregoing description, the present invention has been described with reference to preferred embodiments, but the present invention is not necessarily limited thereto. Those skilled in the art will appreciate that the present invention may be modified without departing from the spirit of the present invention. It will be readily appreciated that branch substitutions, modifications and variations are possible.
이상 설명한 바와 같이 본 발명은, 금속 배선의 전기적 연결을 위한 콘택 플러그 형성 시 금속 물질에 대한 1차 화학적기계적 연마 공정과 층간 절연막에 대한 2차 화학적기계적 연마 공정을 수행하는 종래 방법과는 달리, 하부 도전층과 상부 금속 배선을 전기적으로 연결하는 콘택 플러그 형성 과정에서 콘택홀에 금속 물질을 매립한 후 그 반도체 기판 상부에 대해 화학적기계적 연마 공정을 수행하고, DHF 또는 BHF를 이용한 습식 식각 공정을 수행하여 콘택 플러그를 형성함으로써, 금속 물질에 대한 화학적기계적 연마 공정으로 인한 단차 문제를 해결하고, 상대적으로 돌출된 콘택 플러그와 상부 금속 배선의 접촉 면적의 증가로 콘택 저항을 감소시켜 반도체 소자의 특성을 향상시킬 수 있다.As described above, the present invention, unlike the conventional method of performing the first chemical mechanical polishing process for the metal material and the second chemical mechanical polishing process for the interlayer insulating film when forming the contact plug for the electrical connection of the metal wiring, In the process of forming a contact plug electrically connecting the conductive layer and the upper metal wiring, a metal material is embedded in the contact hole, and then a chemical mechanical polishing process is performed on the upper portion of the semiconductor substrate, and a wet etching process using DHF or BHF is performed. By forming the contact plug, it is possible to solve the step difference caused by the chemical mechanical polishing process for the metal material and to improve the characteristics of the semiconductor device by reducing the contact resistance due to the increase in the contact area between the relatively protruding contact plug and the upper metal wiring. Can be.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9525065B1 (en) | 2015-10-13 | 2016-12-20 | Samsung Electronics Co., Ltd. | Semiconductor devices including a channel pad, and methods of manufacturing semiconductor devices including a channel pad |
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| KR20050001531A (en) * | 2003-06-25 | 2005-01-07 | 주식회사 하이닉스반도체 | Method of forming a metal line in a semiconductor device |
| KR20060069754A (en) * | 2004-12-18 | 2006-06-22 | 삼성전자주식회사 | Fabricating method for semiconductor device |
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2007
- 2007-06-11 KR KR1020070056715A patent/KR100877255B1/en not_active IP Right Cessation
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