KR100310172B1 - Method for formimg metal layer of semiconductor devices - Google Patents
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Abstract
반도체 소자의 금속 배선층 형성을 위한 금속 박막의 식각 이후, 잔류하는 폴리머를 제거하기 위한 세정 공정에서 금속 배선 라인의 언더 컷 현상을 방지하기 위하여, 콘택 또는 비아가 형성된 절연막 상부에 스퍼터링에 의해 금속 박막을 증착하고, 포토리소그래피 공정에 의해 금속 박막을 식각하여 금속 배선층을 한다. 그리고, 금속 배선층이 형성된 절연막 상부에 H2O, H2O2, 이소프로필알콜, 메탄올, 에탄올 중 어느 하나 또는 이들 혼합 물질을 플로우시켜 웨팅층을 형성한 후, 세정 가스 소스로 F2가스의 플로우를 통해 웨팅층에 용해시켜 세정 물질로 HF를 생성하여 잔류하는 폴리머를 제거한다. 이때, 웨팅층에서 HF는 거의 균일하게 형성되므로 종래와 같은 HF 농도의 국부적 차이에 의한 언더컷 현상을 방지할 수 있으므로 반도체 소자의 전기적 특성을 향상시킬 수 있을 뿐만 아니라 반도체 소자 제조 공정의 수율 및 신뢰성을 향상시킬 수 있다.After etching the metal thin film for forming the metal wiring layer of the semiconductor device, in order to prevent undercut of the metal wiring line in the cleaning process for removing the remaining polymer, the metal thin film is formed by sputtering on the insulating film on which the contact or via is formed. The metal thin film is etched by the photolithography process to form a metal wiring layer. Then, any one of H 2 O, H 2 O 2 , isopropyl alcohol, methanol, ethanol, or a mixture of these materials is flowed to form a wetting layer, and then a F 2 gas is used as a cleaning gas source. Dissolves in the wetting layer through the flow to produce HF with the cleaning material to remove residual polymer. At this time, since the HF is formed almost uniformly in the wetting layer, it is possible to prevent the undercut phenomenon caused by the local difference in HF concentration as in the prior art, thereby improving the electrical characteristics of the semiconductor device and improving the yield and reliability of the semiconductor device manufacturing process. Can be improved.
Description
본 발명은 반도체 소자를 제조하는 공정 중 반도체 소자의 금속 배선층을 형성하는 방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 금속 배선층 형성을 위한 금속 박막의 식각 이후 잔류하는 폴리머(polymer)를 제거하는 세정 방법에 관한 것이다.The present invention relates to a method for forming a metal wiring layer of a semiconductor device during a process of manufacturing a semiconductor device, and more particularly, to remove a polymer remaining after etching of a metal thin film for forming a metal wiring layer of a semiconductor device. It is about a method.
일반적으로 반도체 칩에서의 금속 배선층은 각 반도체 소자에의 접촉, 각 반도체 소자들의 전기적 연결, 반도체 칩과 외부 회로와의 전기적 연결을 위한 것으로, 복잡한 반도체 집적 회로의 경우에는 수율과 신뢰도에 가장 큰 영향을 주는 결정적인 공정이다.In general, the metal wiring layer in the semiconductor chip is for contact with each semiconductor element, electrical connection of each semiconductor element, and electrical connection between the semiconductor chip and an external circuit. In the case of a complex semiconductor integrated circuit, the greatest influence on yield and reliability It is a decisive process.
그리고, 반도체 소자 제조 공정에서 실리콘웨이퍼 상부에 1층만의 금속 배선층을 형성할 경우에는 배선 패턴 설계상의 자유도가 작아 실질적인 배선이 길어짐으로써 실리콘웨이퍼 내 반도체 소자의 레이아웃에도 큰 제약이 가해진다. 이것에 반하여 금속 배선층을 다층화하면 아주 효율이 높은 설계가 가능하다. 즉, 반도체 칩 위에 금속 배선을 통과시키는 스페이서를 고려하지 않고 각 반도체 소자가 레이아웃되기 때문에 집적도 및 밀도가 향상되어 반도체 칩 사이즈가 축소된다. 그리고, 금속 배선의 자유도가 증가하고, 패턴 설계가 용이해짐과 함께 배선 저항이나 전류 용량 등의 설정을 여유를 가지고 할 수 있게 된다.In addition, when only one layer of the metal wiring layer is formed on the silicon wafer in the semiconductor device manufacturing process, the degree of freedom in the design of the wiring pattern is small, so that the actual wiring is lengthened, thereby greatly limiting the layout of the semiconductor device in the silicon wafer. On the contrary, if the metal wiring layer is multilayered, a very efficient design is possible. That is, since each semiconductor element is laid out without considering a spacer for allowing metal wires to pass over the semiconductor chip, the degree of integration and density are improved and the size of the semiconductor chip is reduced. Then, the degree of freedom of metal wiring is increased, the pattern design becomes easy, and setting of wiring resistance, current capacity, etc. can be made with margin.
이러한 반도체 소자의 금속 배선층 형성은, 실리콘웨이퍼나 하부 금속 배선층 등의 하부 도전막과 상부 금속 배선층을 전기적으로 절연하는 절연막을 선택적으로 식각하여 콘택(contact) 홀이나 비아(via) 홀 등의 접촉 홀을 형성한 다음, 베리어(barrier) 금속막을 증착하고, 텅스텐 등의 금속막을 증착하여 금속 플러그(plug)를 형성한다. 이후, 콘택 또는 비아의 금속 플러그를 에치백(etch back) 또는 화학 기계적 연마(chemical mechanical polishing, CMP) 공정으로 평탄화하여 금속 플러그인 텅스텐이 접촉 홀에만 잔류하도록 한 다음, 금속 박막을 증착한다. 그리고, 금속 박막 상부에 포토레지스트(photoresist)를 도포하고 현상하여 금속 배선층 형성을 위한 포토레지스트 패턴을 형성하고, 형성된 포토레지스트 패턴을 마스크로 드러난 금속 박막을 식각하여 금속 배선층을 형성한다. 이후, 인 라인(in-line) 공정으로 잔류하는 포토레지스트를 제거하고, 세정 공정을 통해 폴리머(polymer)를 제거함으로써 반도체 소자의 금속 배선층을 완성한다.The formation of the metal wiring layer of the semiconductor device may be performed by selectively etching a lower conductive film such as a silicon wafer or a lower metal wiring layer and an insulating film that electrically insulates the upper metal wiring layer, thereby contact holes such as a contact hole or a via hole. Next, a barrier metal film is deposited, and a metal film such as tungsten is deposited to form a metal plug. The metal plug of the contact or via is then planarized by an etch back or chemical mechanical polishing (CMP) process so that the metal plug tungsten remains only in the contact holes and then the metal thin film is deposited. Then, a photoresist is applied and developed on the metal thin film to form a photoresist pattern for forming a metal wiring layer, and the metal thin film exposed by using the formed photoresist pattern as a mask is etched to form a metal wiring layer. Thereafter, the photoresist remaining in the in-line process is removed, and the metal wiring layer of the semiconductor device is completed by removing the polymer through the cleaning process.
이때, 금속 박막의 식각 이후, 잔류하는 폴리머를 제거하기 위하여 종래에는 HF를 이용한 습식 세정을 이용하고 있는 데, 이는 분극성이 강한 HF의 성질에 의해절연막 상부에서 국부적으로 높은 HF 농도를 나타낼 수 있다. 따라서, 접촉 홀의 베리어 금속막과 절연막 계면에서 HF 농도에 따라 식각율이 현격한 차이를 나타내므로, 베리어 금속막과 절연막 계면에서 언더 컷(undercut) 현상이 발생된다. 또한, 이러한 현상이 심할 경우에는 금속 배선층의 리프팅(lifting) 현상이 발생하여 전기적인 단선(open)을 유발하며, 이로 인하여 반도체 소자의 수율을 감소시킬 뿐만 아니라 신뢰성을 저하시키게 된다.In this case, in order to remove the remaining polymer after etching the metal thin film, a wet cleaning using HF is conventionally used, which may exhibit a locally high HF concentration on the insulating layer due to the highly polarized HF. . Therefore, since the etching rate is remarkably different depending on the HF concentration at the barrier metal film and the insulating film interface of the contact hole, an undercut phenomenon occurs at the barrier metal film and the insulating film interface. In addition, when such a phenomenon is severe, a lifting phenomenon of the metal wiring layer may occur, causing electrical disconnection, thereby reducing the yield of the semiconductor device and lowering the reliability.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 그 목적은 반도체 소자의 금속 배선층 형성을 위한 금속 박막의 식각 이후, 잔류하는 폴리머를 제거하기 위한 세정 공정에서 금속 배선 라인의 언더 컷 현상을 방지하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and an object thereof is to prevent undercutting of metal wiring lines in a cleaning process for removing residual polymer after etching a metal thin film for forming a metal wiring layer of a semiconductor device. have.
도 1a 내지 도 1d는 본 발명에 따라 반도체 소자의 금속 배선층을 형성하는 방법을 개략적으로 도시한 공정도이다.1A to 1D are process diagrams schematically showing a method of forming a metal wiring layer of a semiconductor device according to the present invention.
상기와 같은 목적을 달성하기 위하여, 본 발명은 금속 배선층이 형성된 절연막 상부를 웨팅하여 균일한 웨팅층을 형성한 후, 세정 소스 가스의 플로우를 통해 웨팅층에 용해시켜 세정 물질을 생성함으로써 금속 박막 식각시 생성된 폴리머를 제거하는 것을 특징으로 한다.In order to achieve the above object, the present invention forms a uniform wetting layer by wetting the upper part of the insulating film on which the metal wiring layer is formed, and then dissolves in the wetting layer through a flow of the cleaning source gas to generate a cleaning material by etching the metal thin film. It is characterized by removing the polymer produced at the time.
상기 웨팅층 형성을 위해 H2O, H2O2, 이소프로필알콜, 메탄올, 에탄올 중 어느 하나 또는 이들 혼합 물질을 상기 금속 배선층이 형성된 절연막 상부에 플로우시키는 것이 바람직하며, 상기 세정 가스 소스로 F2가스를 사용하는 것이 바람직하다.In order to form the wetting layer, any one of H 2 O, H 2 O 2 , isopropyl alcohol, methanol, ethanol, or a mixed material thereof may be flowed over the insulating film on which the metal wiring layer is formed. It is preferable to use 2 gases.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 설명한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
도 1a 내지 도 1d는 본 발명에 따라 반도체 소자의 금속 배선층을 형성하는 방법을 개략적으로 도시한 공정도이다.1A to 1D are process diagrams schematically showing a method of forming a metal wiring layer of a semiconductor device according to the present invention.
먼저 도 1a에 도시한 바와 같이, 반도체 소자가 형성된 실리콘웨이퍼 또는 하부 금속 배선층 등의 하부 도전막(1) 상부에 PETEOS(plasma enhanced tetraethyl orthosilicate), BPSG(borophosphosilicate glass), PSG(phosphosilicate glass) 등의 절연막(2)을 증착하고, 포토리소그래피(photolithography) 공정에 의해 절연막(2)을 선택적으로 식각하여 하부 도전막(1)의 일부가 드러나도록 콘택 홀 또는 비아 홀 등의 접촉 홀을 형성한다. 그리고, 접촉 홀이 형성된 절연막(2) 전면에 베리어 금속막, 바람직하게는 티타늄/티타늄나이트라이드(Ti/TiN) 박막을 증착하고, 텅스텐 등의 금속 박막을 증착하여 접촉 홀을 매입함으로써 금속 플러그(4)를 형성한다. 이후, 절연막(2) 상부를 에치백 또는 화학 기계적 연마에 의해 평탄화하여 절연막 상부의 텅스텐 등의 금속 플러그를 제거하여 접촉 홀에만 잔류하도록 한다. 그리고, 절연막(2) 상부에 스퍼터링에 의해 알루미늄 또는 알루미늄 합금 등과 같은 금속 박막(5)을 증착한다. 이때, 바람직하게는 금속 박막(5)의 상하부에 티타늄나이트라이드 박막을 증착한다. 금속 박막(5) 하부의 티타늄나이트라이드 박막은 금속 플러그(4)와 알루미늄 또는 알루미늄 합금의 계면에서의 전류 밀도를 균일하게 하며, 금속 박막(5) 상부의 티타늄나이트라이드 박막은 후속 포토리소그래피 공정에서의 반사 방지막 역할을 한다.First, as shown in FIG. 1A, a plasma enhanced tetraethyl orthosilicate (PETOS), a borophosphosilicate glass (BPSG), a phosphosilicate glass (PSG), and the like are formed on a lower conductive layer 1 such as a silicon wafer or a lower metal wiring layer on which a semiconductor device is formed. The insulating film 2 is deposited, and the insulating film 2 is selectively etched by a photolithography process to form a contact hole such as a contact hole or a via hole so that a part of the lower conductive film 1 is exposed. A barrier metal film, preferably titanium / titanium nitride (Ti / TiN) thin film, is deposited on the entire surface of the insulating film 2 on which the contact holes are formed, and a metal thin film such as tungsten is deposited to fill in the contact holes. 4) form. Thereafter, the upper portion of the insulating film 2 is planarized by etching back or chemical mechanical polishing to remove metal plugs such as tungsten on the upper insulating film so that only the contact holes remain. Then, a thin metal film 5 such as aluminum or an aluminum alloy is deposited on the insulating film 2 by sputtering. At this time, preferably, a titanium nitride thin film is deposited above and below the metal thin film 5. The titanium nitride thin film under the metal thin film 5 equalizes the current density at the interface between the metal plug 4 and the aluminum or aluminum alloy, and the titanium nitride thin film over the metal thin film 5 is subjected to the subsequent photolithography process. It acts as an anti-reflection film.
그 다음 도 1b에 도시한 바와 같이, 금속 박막(5) 상부에 포토레지스트(6)를 도포하고, 금속 배선층 패턴이 형성된 마스크로 노광 현상하여 금속 배선층 형성을 위한 포토레지스트 패턴(6)을 형성한다. 그리고, 형성된 포토레지스트 패턴(6)을 마스크로 드러난 금속 박막(5)을 식각하여 금속 배선층 형성을 위한 금속 박막 패턴(5)을 형성한다. 그리고, 금속 박막의 식각과 동시에 절연막(2) 상부의 드러난 베리어 금속막(3)도 식각하는 것이 바람직하다. 이때, 금속 박막의 식각시, 포토레지스트(6)의 반응에 의해 금속 박막 패턴(7)의 측벽 및 드러난 절연막(2) 상부에 폴리머(7)가 형성된다.Next, as shown in FIG. 1B, the photoresist 6 is coated on the metal thin film 5, and exposed to light using a mask on which the metal wiring layer pattern is formed to form a photoresist pattern 6 for forming the metal wiring layer. . The metal thin film 5 exposed by using the formed photoresist pattern 6 as a mask is etched to form the metal thin film pattern 5 for forming the metal wiring layer. At the same time as the etching of the metal thin film, the barrier metal film 3 exposed on the insulating film 2 is preferably etched. At this time, during the etching of the metal thin film, the polymer 7 is formed on the sidewall of the metal thin film pattern 7 and the exposed insulating film 2 by the reaction of the photoresist 6.
그 다음 도 1c에 도시한 바와 같이, 금속 박막의 식각 이후, 인 라인(in-line)로 금속 박막 패턴(5) 상부에 잔류하는 포토레지스트 패턴을 제거한다. 이때, 금속 박막 식각시 형성된 폴리머(7)는 거의 제거되지 않고 잔류하게 된다.Next, as shown in FIG. 1C, after the metal thin film is etched, the photoresist pattern remaining on the metal thin film pattern 5 is removed in-line. At this time, the polymer 7 formed during the metal thin film etching is hardly removed and remains.
그 다음 도 1d에 도시한 바와 같이, 세정 공정으로 잔류하는 폴리머를 제거함으로써 반도체 소자의 금속 배선층을 완성한다. 이때, 종래의 HF에 의한 세정 공정과는 달리, HF 형성을 위해서 금속 배선층이 형성된 하부 도전막(1) 상부를 웨팅(wetting)한 다음, F2가스를 공급한다.1D, the metal wiring layer of the semiconductor element is completed by removing the polymer remaining in the cleaning process. At this time, unlike the conventional HF cleaning process, the upper portion of the lower conductive layer 1 on which the metal wiring layer is formed is wetted to form the HF, and then F 2 gas is supplied.
즉, 세정 장비의 척(chuck) 위에 하부 도전막(1)이 있는 웨이퍼를 로딩(loading)한 다음, H2O 또는 H2O2, 이소프로필알콜(isopropylalcohol), 메탄올, 에탄올 중 어느 하나 또는 이들 혼합 물질을 플로우(flow)하여 금속 배선층(5)이 형성된 하부 도전막(1) 상부에 웨팅 현상을 유발하여 웨팅층을 형성한다. 그리고,세정 소스(source) 가스, 바람직하게는 F2가스를 플로우하여 표면에 형성된 웨팅층에 용해시켜 세정 물질, 바람직하게는 HF를 형성한다. 따라서, 표면 웨팅층에서 형성된 세정 물질 즉, HF에 의해 금속 배선층 사이의 절연막(2) 영역에 잔류하는 폴리머가 제거된다. 이때, 웨팅층에서 HF는 거의 균일하게 형성되므로 종래와 같은 HF 농도의 국부적 차이에 의한 언더컷 현상을 방지할 수 있다.That is, after loading the wafer with the lower conductive film 1 on the chuck of the cleaning equipment, any one of H 2 O or H 2 O 2 , isopropylalcohol, methanol, ethanol or These mixed materials are flowed to cause a wetting phenomenon on the lower conductive film 1 on which the metal wiring layer 5 is formed to form a wetting layer. Then, a cleaning source gas, preferably F 2 gas, is flowed and dissolved in a wetting layer formed on the surface to form a cleaning material, preferably HF. Therefore, the polymer remaining in the insulating film 2 region between the metal wiring layers is removed by the cleaning material formed in the surface wetting layer, that is, HF. At this time, since the HF is formed almost uniformly in the wetting layer, it is possible to prevent the undercut phenomenon due to the local difference of the HF concentration as in the prior art.
이와 같이 본 발명은 HF 농도의 국부적 차이에 의한 언더컷 현상을 방지할 수 있으므로 반도체 소자의 전기적 특성을 향상시킬 수 있을 뿐만 아니라 반도체 소자 제조 공정의 수율 및 신뢰성을 향상시킬 수 있다.As described above, the present invention can prevent the undercut phenomenon caused by the local difference in the HF concentration, thereby improving not only the electrical characteristics of the semiconductor device but also the yield and reliability of the semiconductor device manufacturing process.
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| E701 | Decision to grant or registration of patent right | ||
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