KR100694975B1 - Method for forming metal line in semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 반도체 기판상에 층간 절연막과 하드 마스크용 금속막과 하드 마스크용 절연막을 차례로 형성하는 단계와, 상기 하드 마스크용 절연막과 하드 마스크용 금속막을 선택적으로 제거하여 하드 마스크 패턴을 형성하는 단계와, 상기 하드 마스크 패턴을 마스크로 상기 층간 절연막을 식각하여 상기 층간 절연막에 트렌치를 형성하면서 상기 하드마스크용 절연막이 제거되도록 하는 단계와, 전면에 금속 배선용 금속막을 형성하여 상기 트렌치를 매립하는 단계와, 상기 층간 절연막이 노출되도록 상기 금속 배선용 금속막과 하드 마스크용 금속막을 CMP하여 상기 트렌치내에 금속 배선을 형성하는 단계를 포함하여 형성한다.
The present invention relates to a method for forming a metal wiring of a semiconductor device, comprising the steps of sequentially forming an interlayer insulating film, a hard mask metal film and a hard mask insulating film on a semiconductor substrate, and selectively selecting the hard mask insulating film and the hard mask metal film. Forming a hard mask pattern by using a hard mask pattern, etching the interlayer insulating film using the hard mask pattern as a mask to form a trench in the interlayer insulating film, and removing the insulating layer for the hard mask; Forming a film to fill the trench; and forming a metal wiring in the trench by CMPing the metal wiring metal film and the hard mask metal film to expose the interlayer insulating film.

금속 배선, 하드 마스크Metal wiring, hard mask

Description

반도체 소자의 금속배선 형성방법{Method for forming metal line in semiconductor device} Method for forming metal line in semiconductor device             

도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 금속 배선 제조공정 단면도1A to 1F are cross-sectional views of a metal wire manufacturing process of a semiconductor device according to the prior art.

도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 제조 공정 단면도
2A to 2E are cross-sectional views of a metal wire manufacturing process of a semiconductor device according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

20 : 반도체 기판 21 : 층간 절연막20 semiconductor substrate 21 interlayer insulating film

22 : 하드 마스크용 금속막 23 : 하드 마스크용 절연막22: metal film for hard mask 23: insulating film for hard mask

24 : 트렌치 25 : 금속 배선용 금속막24: trench 25: metal film for metal wiring

25a : 금속 배선
25a: metal wiring

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 공정 마진을 향상시키기에 적합한 반도체 소자의 금속배선 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming metal wiring of a semiconductor device suitable for improving process margin.

일반적으로, 반도체 소자의 제조 공정 중 다마신 공정을 이용한 금속 배선 형성시 90nm 이하의 패턴을 형성하는 경우, 포토레지스트 마진(Photo Resist margin)이 부족하여 PR 배리어 에치 스킴(barrier etch scheme)이 아닌 하드 마스크 배리어 에치 스킴(hard mask etch scheme)을 이용하고 있다.In general, in the case of forming a pattern of 90 nm or less when forming a metal wiring by using a damascene process in the manufacturing process of a semiconductor device, a photoresist margin is insufficient and thus a hard rather than a PR barrier etch scheme. A hard mask etch scheme is used.

도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 금속 배선 제조공정 단면도이다.1A to 1F are cross-sectional views of a metal wire manufacturing process of a semiconductor device according to the prior art.

종래 기술에 따른 금속 배선 제조 공정은 먼저, 도 1a에 도시하는 바와 같이 반도체 기판(10)상에 산화막으로 된 층간 절연막(11)과 하드 마스크막(12)을 형성하고, 상기 하드 마스크막(12)상에 포토레지스트(PR)를 도포한 후, 노광 및 현상 공정으로 상기 포토레지스트(PR)를 선택적으로 패터닝한다.In the metal wire manufacturing process according to the prior art, first, as shown in FIG. 1A, an interlayer insulating film 11 and a hard mask film 12 made of an oxide film are formed on a semiconductor substrate 10, and the hard mask film 12 is formed. After the photoresist PR is applied onto the photoresist, the photoresist PR is selectively patterned by an exposure and development process.

이어, 도 1b에 도시하는 바와 같이 상기 패터닝된 포토레지스트(PR)를 마스크로 상기 하드 마스크막(12)을 식각한다.Next, as shown in FIG. 1B, the hard mask layer 12 is etched using the patterned photoresist PR as a mask.

그런 다음, 상기 포토레지스트(PR)를 제거하고, 상기 하드 마스크막(12)을 마스크로 상기 층간 절연막(11)을 식각하여 금속 배선 영역을 정의하는 트렌치(13)를 형성한다.Then, the photoresist PR is removed, and the interlayer insulating layer 11 is etched using the hard mask layer 12 as a mask to form a trench 13 defining a metal wiring region.

상기 트렌치(13)는 금속 배선의 사용 목적에 따라서 라인(Line) 형태 또는 홀(hole) 형태 모두가 가능하다.The trench 13 may be in the form of a line or a hole, depending on the purpose of the metal wiring.

상기 층간 절연막(11) 식각시, 식각 속도는 다소 느리지만 상기 하드 마스크 막(12)도 식각되게 되게 되며, 일정 두께 잔류하게 된다.When the interlayer insulating layer 11 is etched, the etching rate is slightly slow, but the hard mask layer 12 is etched, and the thickness remains.

상기 하드 마스크막(12)의 물질로는 주로 절연체가 사용되기 때문에 상기 잔류 하드 마스크막(12)은 반도체 소자에서 기생 커패시턴스(Parasite capacitance)로 작용하여 간섭 커패시턴스(Interference capacitance) 증가를 야기시켜 RC 딜레이(delay)를 유발하여 소자의 속도를 저하시키는 원인이 된다.Since the insulator is mainly used as a material of the hard mask layer 12, the residual hard mask layer 12 acts as a parasitic capacitance in a semiconductor device, causing an increase in interference capacitance, thereby causing an RC delay. This can cause delay and cause the device to slow down.

이에, 도 1d에 도시하는 바와 같이 잔류하는 하드 마스크막(12)을 완전히 제거한다.Thus, as shown in Fig. 1D, the remaining hard mask film 12 is completely removed.

이때, 상기 하드 마스크막(12) 뿐만 아니라 산화막으로 된 층간 절연막(11)도 소실되게 되며, 층간 절연막(11) 소실량의 편차로 인하여 위치에 따라서 층간 절연막(11)의 높이가 달라진다.At this time, not only the hard mask layer 12 but also the interlayer insulating layer 11 made of an oxide layer is lost, and the height of the interlayer insulating layer 11 varies depending on the position due to the variation in the amount of the interlayer insulating layer 11 lost.

그런 다음, 도 1e에 도시하는 바와 같이, 상기 트렌치(13)를 포함한 반도체 기판(10) 전면에 금속 배선용 금속막(14)을 형성한 후, 도 1f에 도시하는 바와 같이 금속 배선의 분리를 위하여 CMP(Chemical Mechanical polishing) 공정을 실시하여 상기 트렌치(13)내에 금속 배선(14a)을 형성한다.Then, as shown in FIG. 1E, the metal wiring metal film 14 is formed on the entire surface of the semiconductor substrate 10 including the trench 13, and then, as shown in FIG. 1F, for separation of the metal wiring. A chemical mechanical polishing (CMP) process is performed to form the metal wiring 14a in the trench 13.

이상으로, 종래 기술에 따른 반도체 소자의 금속 배선 형성을 완료한다.In the above, the metal wiring formation of the semiconductor element which concerns on a prior art is completed.

전술한 종래 기술에서는 하드 마스크막(12) 잔류에 따른 기생 커패시턴스 증가를 방지하기 위하여 트렌치(13) 형성 후에 잔류하는 하드 마스크막(12)을 완전히 제거하고 있는데, 이렇게 하드 마스크막(12)을 완전히 제거하기 위한 공정에서 층간 절연막(11)이 손실되게 되며, 층간 절연막(11) 손실량의 편차로 인하여 트렌치(13)들의 깊이가 달라지고 이에 따라 트렌치(13)들내에 형성되는 금속 배선(14a)들 의 높이가 편차를 갖게 된다.In the above-described prior art, the hard mask film 12 remaining after the trench 13 is completely removed in order to prevent an increase in parasitic capacitance due to the hard mask film 12 remaining. Thus, the hard mask film 12 is completely removed. In the process of removing, the interlayer insulating film 11 is lost, and the depths of the trenches 13 are changed due to the variation in the loss of the interlayer insulating film 11, and thus the metal wires 14a formed in the trenches 13 are formed. The height of will have a deviation.

이러한 금속 배선(14a)의 높이 편차는 후속 공정의 마진 감소, 금속 배선의 저항 증가 및 소자의 동작 속도가 저하의 원인이 되고 있다.
Such height variation of the metal wiring 14a causes a decrease in the margin of the subsequent process, an increase in the resistance of the metal wiring, and a decrease in the operation speed of the device.

따라서, 본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 금속 배선의 높이 편차를 줄일 수 있는 반도체 소자의 금속 배선 형성방법을 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for forming a metal wiring of a semiconductor device capable of reducing the height variation of the metal wiring by devising to solve the above-described problems of the prior art.

본 발명의 다른 목적은 금속 배선 저항을 낮출 수 있고, 소자의 동작 속도를 개선할 수 있는 반도체 소자의 금속 배선 형성방법을 제공하는데 있다.
Another object of the present invention is to provide a method for forming a metal wiring of a semiconductor device which can lower the metal wiring resistance and improve the operation speed of the device.

본 발명에 따른 반도체 소자의 금속 배선 형성방법은 (a)반도체 기판상에 층간 절연막과 하드 마스크용 금속막과 하드 마스크용 절연막을 차례로 형성하는 단계와, (b)상기 하드 마스크용 절연막과 하드 마스크용 금속막을 선택적으로 제거하여 하드 마스크 패턴을 형성하는 단계와, (c)상기 하드 마스크 패턴을 마스크로 상기 층간 절연막을 식각하여 상기 층간 절연막에 트렌치를 형성하면서 상기 하드마스크용 절연막이 제거되도록 하는 단계와, (d)전면에 금속 배선용 금속막을 형성하여 상기 트렌치를 매립하는 단계와, (e)상기 층간 절연막이 노출되도록 상기 금속 배선용 금속막과 하드 마스크용 금속막을 CMP하여 상기 트렌치내에 금속 배선을 형 성하는 단계를 포함하여 형성한다.The method for forming a metal wiring of a semiconductor device according to the present invention includes the steps of (a) sequentially forming an interlayer insulating film, a hard mask metal film and a hard mask insulating film on a semiconductor substrate, and (b) the hard mask insulating film and a hard mask. Selectively removing the metal layer to form a hard mask pattern; and (c) etching the interlayer insulating layer using the hard mask pattern as a mask to form a trench in the interlayer insulating layer to remove the hard mask insulating layer. (D) forming a metal wiring metal film on the entire surface to fill the trench; (e) forming a metal wiring in the trench by CMPing the metal wiring metal film and the hard mask metal film to expose the interlayer insulating film. Forming to form.

바람직하게, 상기 하드 마스크용 금속막과 금속 배선용 금속막을 동일한 물질로 형성하는 것을 특징으로 한다.Preferably, the hard mask metal film and the metal wiring metal film are formed of the same material.

바람직하게, 상기 하드 마스크용 절연막을 실리콘 질화막으로 형성하는 것을 특징으로 한다.Preferably, the hard mask insulating film is formed of a silicon nitride film.

바람직하게, 상기 (b) 단계에서 상기 하드 마스크용 절연막을 선택적으로 제거할 때 CF4, CHF3, O2의 혼합 가스를 사용하는 것을 특징으로 한다.Preferably, in step (b), a mixed gas of CF 4 , CHF 3 , and O 2 is used to selectively remove the insulating film for hard mask.

바람직하게, 상기 CF4, CHF3, O2의 비율을 조정하여 선택적으로 제거되는 하드 마스크용 절연막의 폭을 조절하는 것을 특징으로 한다.Preferably, the width of the insulating film for hard mask to be selectively removed by adjusting the ratio of CF 4 , CHF 3 , O 2 .

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.

도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 제조 공정 단면도이다.2A through 2E are cross-sectional views illustrating a metal wire manufacturing process of a semiconductor device in accordance with an embodiment of the present invention.

본 발명에 따른 반도체 소자의 금속 배선 제조 공정은 먼저, 도 2a에 도시하는 바와 같이 반도체 기판(20)상에 산화막으로 된 층간 절연막(21)을 형성하고, 상 기 층간 절연막(21)상에 하드 마스크용 금속막(22)과 하드 마스크용 절연막(23)을 차례로 형성한다.In the metal wiring manufacturing process of the semiconductor device according to the present invention, first, as shown in FIG. 2A, an interlayer insulating film 21 made of an oxide film is formed on a semiconductor substrate 20, and hard on the interlayer insulating film 21. The mask metal film 22 and the hard mask insulating film 23 are sequentially formed.

상기 하드 마스크용 금속막(22)은 차후에 실시하는 트렌치 식각 공정에서 트렌치가 형성되지 않는 부위의 층간 절연막(21)이 손실되지 않도록 하는 역할을 한다. 그리고, 상기 하드 마스크용 절연막(23)은 금속 물질을 하드 마스크로 사용하는 경우에 식각시 그 폭을 조절하기 어렵다는 단점이 있는 바, 상기 하드 마스크용 금속막(22)의 폭을 조절하기 위한 역할을 한다.The hard mask metal layer 22 serves to prevent loss of the interlayer insulating layer 21 in a portion where the trench is not formed in a subsequent trench etching process. In addition, when the hard mask insulating layer 23 uses a metal material as a hard mask, the hard mask insulating layer 23 has a disadvantage in that it is difficult to control the width thereof during etching, thereby controlling the width of the hard mask metal layer 22. Do it.

상기 하드 마스크용 금속막(22)으로는 차후에 형성하는 금속 배선과 동일한 금속 물질로 형성하고, 상기 하드 마스크용 절연막(23)으로는 상기 하드 마스크용 금속막(22)의 산화를 방지하기 위하여 실리콘 질화막(SiN)으로 형성하는 것이 바람직하다.The hard mask metal film 22 is formed of the same metal material as the metal wirings to be formed later, and the hard mask insulating film 23 is formed of silicon to prevent oxidation of the hard mask metal film 22. It is preferable to form with nitride film (SiN).

이어, 상기 하드 마스크용 절연막(23)상에 포토레지스트(PR)를 노포하고 노광 및 현상 공정으로 상기 포토레지스트(PR)를 패터닝한다.Subsequently, the photoresist PR is laid on the hard mask insulating film 23 and the photoresist PR is patterned by an exposure and development process.

그런 다음에, 도 2b에 도시하는 바와 같이 상기 패터닝된 포토레지스트(PR)를 마스크로 상기 하드 마스크용 절연막(23)을 식각한다. Then, as shown in FIG. 2B, the hard mask insulating film 23 is etched using the patterned photoresist PR as a mask.

이때, 상기 하드 마스크용 절연막(23) 식각 공정을 CF4, CHF3, O2의 혼합 가스 분위기에서 실시하며, 상기 CF4, CHF3, O2의 비율을 조정하여 하드 마스크용 절연막(23)의 폭을 조절한다.In this case, the hard mask insulating film 23 is an etching process for CF 4, CHF 3, and carried out in a mixed gas atmosphere of O 2, the CF 4, CHF 3, O 2 ratio adjusted insulating film 23 for the hard mask to the Adjust the width of

이어, 상기 하드 마스크용 금속막(23)을 식각한다. Next, the hard mask metal film 23 is etched.                     

이어서, 상기 포토레지스트(PR)를 제거하고 도 2c에 도시하는 바와 같이 상기 하드 마스크용 절연막(23)과 하드 마스크용 금속막(22)을 마스크로 하부의 층간 절연막(21)을 식각하여 트렌치(24)를 형성한다.Subsequently, the photoresist PR is removed and the lower interlayer insulating film 21 is etched using the hard mask insulating film 23 and the hard mask metal film 22 as a mask to etch the trench as shown in FIG. 2C. 24).

상기 층간 절연막(21) 식각시, 식각 속도는 다소 느리지만 상기 하드 마스크용 절연막(23)도 식각되어 하드 마스크용 금속막(22)이 드러나게 되며, 상기 하드 마스크용 금속막(22) 표면에서 식각이 스톱(stop)되게 된다.When the interlayer insulating layer 21 is etched, the etching speed is slightly slow, but the insulating layer 23 for the hard mask is also etched to expose the hard mask metal layer 22, which is then etched on the surface of the hard mask metal layer 22. This stops.

따라서, 상기 하드 마스크용 금속막(22) 하부의 층간 절연막(21)은 식각되지 않으므로 층간 절연막(21)의 높이를 일정하게 유지할 수 있게 된다.Therefore, since the interlayer insulating film 21 under the hard mask metal film 22 is not etched, the height of the interlayer insulating film 21 can be kept constant.

한편, 상기 트렌치(24)는 그 형태가 한정되는 것이 아니고 트렌치(24)내에 형성되는 금속 배선의 용도에 따라 라인(line), 홀(hole) 형태 모두가 가능하다.On the other hand, the trench 24 is not limited in shape but may be in the form of a line or a hole according to the use of the metal wiring formed in the trench 24.

그러고 나서, 도 2d에 도시하는 바와 같이 상기 트렌치(24)를 포함한 전면에 금속 배선용 금속막(25)을 증착하여 상기 트렌치(24)를 매립한다.Then, as shown in FIG. 2D, the metal wiring 25 is deposited on the entire surface including the trench 24 to fill the trench 24.

이후, 도 2e에 도시하는 바와 같이, 상기 층간 절연막(21)이 노출되도록 상기 금속 배선용 금속막(25)과 하드 마스크용 금속막(22)을 CMP(Chemical Mechanical Polishing)하여 상기 트렌치(24)내에 금속 배선(25a)을 형성한다.Subsequently, as shown in FIG. 2E, the metal wiring metal film 25 and the hard mask metal film 22 are subjected to CMP (Chemical Mechanical Polishing) to expose the interlayer insulating film 21 in the trench 24. The metal wiring 25a is formed.

이때, 상기 하드 마스크용 금속막(22)과 금속 배선용 금속막(25)은 동일 물질이므로 CMP 공정시 동일한 비율로 식각되게 된다.In this case, since the hard mask metal film 22 and the metal wiring metal film 25 are made of the same material, the hard mask metal film 22 and the metal film 25 are etched at the same ratio during the CMP process.

이상으로 본 발명에 따른 반도체 소자의 금속 배선 제조를 완료한다.
This completes the manufacture of the metal wiring of the semiconductor device according to the present invention.

상술한 바와 같이, 본 발명은 하드 마스크막을 금속 물질과 실리콘 질화막(SiN)의 이중막으로 형성하여 금속 배선을 위한 트렌치 식각시 금속 물질로 된 하드 마스크에 의하여 층간 절연막의 손실을 방지할 수 있다.  As described above, according to the present invention, the hard mask layer may be formed of a double layer of a metal material and a silicon nitride layer (SiN) to prevent loss of an interlayer insulating layer by a hard mask made of a metal material during trench etching for metal wiring.

따라서, 층간 절연막 사이에 형성된 트렌치를 매립하여 형성하는 금속 배선의 높이를 균일하게 형성할 수 있으므로 후속 공정의 마진을 증가시킬 수 있고, 금속 배선의 저항을 낮출 수 있으며, 소자의 동작 속도를 향상시킬 수 있다. Therefore, since the height of the metal wirings formed by filling the trenches formed between the interlayer insulating films can be uniformly formed, the margin of the subsequent process can be increased, the resistance of the metal wirings can be reduced, and the operation speed of the device can be improved. Can be.

Claims (5)

(a) 반도체 기판상에 층간 절연막과 하드 마스크용 금속막과 하드 마스크용 절연막을 차례로 형성하는 단계;(a) sequentially forming an interlayer insulating film, a hard mask metal film, and a hard mask insulating film on a semiconductor substrate; (b) 상기 하드 마스크용 절연막과 하드 마스크용 금속막을 선택적으로 제거하여 하드 마스크 패턴을 형성하는 단계;(b) forming a hard mask pattern by selectively removing the hard mask insulating film and the hard mask metal film; (c) 상기 하드 마스크 패턴을 마스크로 상기 층간 절연막을 식각하여 상기 층간 절연막에 트렌치를 형성하면서 상기 하드 마스크용 절연막이 제거되도록 하는 단계;(c) etching the interlayer insulating film using the hard mask pattern as a mask to remove the hard mask insulating film while forming a trench in the interlayer insulating film; (d) 상기 트렌치를 포함한 상기 반도체 기판 상부에 금속 배선용 금속막을 형성하여 상기 트렌치를 매립하는 단계; 및(d) filling the trench by forming a metal wiring metal film on the semiconductor substrate including the trench; And (e) 상기 층간 절연막 상부가 노출되도록 상기 금속 배선용 금속막과 하드 마스크용 금속막을 CMP하여 상기 트렌치내에 금속 배선을 형성하는 단계를 포함하여 형성하는 반도체 소자의 금속 배선 형성방법.(e) forming a metal wiring in the trench by CMPing the metal wiring metal film and the hard mask metal film to expose an upper portion of the interlayer insulating film. 제 1항에 있어서,The method of claim 1, 상기 하드 마스크용 금속막과 금속 배선용 금속막을 동일한 물질로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.And forming the hard mask metal film and the metal wiring metal film from the same material. 제 1항에 있어서,The method of claim 1, 상기 하드 마스크용 절연막을 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.And forming an insulating film for hard mask into a silicon nitride film. 제 1항에 있어서, The method of claim 1, 상기 (b) 단계에서 상기 하드 마스크용 절연막을 선택적으로 제거할 때 CF4, CHF3, O2의 혼합 가스를 사용하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.And a mixed gas of CF 4 , CHF 3 , and O 2 when selectively removing the hard mask insulating layer in step (b). 제 4항에 있어서, The method of claim 4, wherein 상기 CF4, CHF3, O2의 비율을 조정하여 선택적으로 제거되는 하드 마스크용 절연막의 폭을 조절하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.And adjusting the ratio of the CF 4 , CHF 3 , and O 2 to adjust the width of the insulating film for hard mask, which is selectively removed.
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