KR100604414B1 - Method for forming metal line of semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 제 1 및 제 2 층간 절연막 상부에 제 1 및 제 2 확산 방지막을 각각 형성하여 O2플라즈마를 이용한 감광막 패턴 제거시 제 1 및 제 2 층간 절연막인 저유전 물질(Low-k)이 상기 02 플라즈마 이온에 노출되지 않기 때문에 상기 저유전 물질(Low-k)의 유전 상수 k 값에 변화가 발생하지 않는다. 또한, 비아홀 및 금속 배선용 트렌치의 식각 공정을 동시에 진행하여 공정 시간이 단축되며, 상기 비아홀 주위에 울타리 형태로 발생하던 펜스 현상이 방지되어 소자의 특성이 향상되는 기술을 나타낸다.The present invention relates to a method for forming a metal wiring of a semiconductor device, the first and second interlayer insulating film formed on top of the first and second interlayer insulating film, respectively, the first and second interlayer insulating film when removing the photosensitive film pattern using O 2 plasma Since phosphorus low dielectric material (Low-k) is not exposed to the 0 2 plasma ion, there is no change in the dielectric constant k value of the low dielectric material (Low-k). In addition, the etching process of the via hole and the trench for metal wiring is simultaneously performed to shorten the process time, and the fence phenomenon generated in the form of a fence around the via hole is prevented, thereby improving the characteristics of the device.

Description

반도체 소자의 금속 배선 형성 방법{METHOD FOR FORMING METAL LINE OF SEMICONDUCTOR DEVICE}METHOD FOR FORMING METAL LINE OF SEMICONDUCTOR DEVICE

도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 금속 배선 형성 방법 을 도시한 단면도들.1A to 1E are cross-sectional views illustrating a metal wiring forming method of a semiconductor device according to the prior art.

도 2a 내지 도 2k는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 도시한 단면도들.2A to 2K are cross-sectional views illustrating a method for forming metal wirings of a semiconductor device according to the present invention.

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 제 1 및 제 2 층간 절연막 상부에 제 1 및 제 2 확산 방지막을 각각 형성하여 O2플라즈마를 이용한 감광막 패턴 제거시 제 1 및 제 2 층간 절연막인 저유전 물질(Low-k)이 상기 02 플라즈마 이온에 노출되지 않기 때문에 상기 저유전 물질(Low-k)의 유전 상수 k 값에 변화가 발생하지 않는다. 또한, 비아홀 및 금속 배선용 트렌치의 식각 공정을 동시에 진행하여 공정 시간이 단축되며, 상기 비아홀 주위에 울타리 형태로 발생하던 펜스 현상이 방지되어 소자의 특성이 향상되는 기술을 나타낸다.The present invention relates to a method for forming a metal wiring of a semiconductor device, the first and second interlayer insulating film formed on top of the first and second interlayer insulating film, respectively, the first and second interlayer insulating film when removing the photosensitive film pattern using O 2 plasma Since phosphorus low dielectric material (Low-k) is not exposed to the 0 2 plasma ion, there is no change in the dielectric constant k value of the low dielectric material (Low-k). In addition, the etching process of the via hole and the trench for metal wiring is simultaneously performed to shorten the process time, and the fence phenomenon generated in the form of a fence around the via hole is prevented, thereby improving the characteristics of the device.

도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 금속 배선 형성 방법 을 도시한 단면도들이다. 1A to 1E are cross-sectional views illustrating a metal wiring forming method of a semiconductor device according to the prior art.

도 1a를 참조하면, 구리 배선(15)이 형성된 반도체 기판(10) 상부에 제 1 SiC층(20), 제 1 저유전 물질층(25), 제 2 SiC층(30), 제 2 저유전 물질층(35) 및 하드 마스크층(40)의 적층 구조를 형성한 후 비아홀 마스크(45)를 형성한다. Referring to FIG. 1A, a first SiC layer 20, a first low dielectric material layer 25, a second SiC layer 30, and a second low dielectric material are formed on a semiconductor substrate 10 on which a copper wiring 15 is formed. After the stacked structure of the material layer 35 and the hard mask layer 40 is formed, the via hole mask 45 is formed.

도 1b를 참조하면, 비아홀 마스크(45)로 상기 적층 구조를 식각하여 비아홀(50)을 형성한다. 이때, 상기 식각 공정은 4차에 걸쳐 수행하는 것이 바람직하다. Referring to FIG. 1B, the stacked structure is etched with the via hole mask 45 to form the via hole 50. In this case, the etching process is preferably carried out over four orders.

도 1c를 참조하면, 비아홀(50)을 매립하는 반사 방지막(60)을 형성한 후 반사 방지막(60) 상부에 금속 배선용 트렌치를 정의하는 감광막 패턴(65)을 형성한다. Referring to FIG. 1C, after forming the anti-reflection film 60 filling the via hole 50, a photoresist pattern 65 defining a metal wiring trench is formed on the anti-reflection film 60.

도 1d를 참조하면, 건식 식각 공정을 수행하여 제 2 SiC층(30)이 형성된 높이까지 반사 방지막(60)을 제거한다. 금속 배선용 트렌치 영역을 제외한 비아홀 영역을 보호하기 위해서 제 2 SiC층(30) 하부에 소정 두께의 반사 방지막(60)을 남기도록 한다. Referring to FIG. 1D, the anti-reflection film 60 is removed to a height at which the second SiC layer 30 is formed by performing a dry etching process. In order to protect the via hole regions other than the trench region for metal wiring, an anti-reflection film 60 having a predetermined thickness is left under the second SiC layer 30.

도 1e를 참조하면, 제 2 감광막 패턴(65)을 마스크로 제 2 층간 절연막(35) 및 제 2 SiC층(30)을 식각하여 금속 배선용 트렌치를 형성한 후 제 2 감광막 패턴(65)을 제거한다. 이때, 비아홀 내의 반사방지막(60), 제 1 및 제 2 제 2 SiC층(20, 30)이 제거된다. Referring to FIG. 1E, the second interlayer insulating layer 35 and the second SiC layer 30 are etched using the second photoresist pattern 65 as a mask to form a trench for metal wiring, and then the second photoresist pattern 65 is removed. do. At this time, the anti-reflection film 60 and the first and second second SiC layers 20 and 30 in the via hole are removed.

상술한 종래 기술에 따른 반도체 소자의 금속 배선 형성 방법에서, 감광막 패턴을 제거하는 O2 플라즈마 공정시 저유전 물질(Low-k)가 노출되어 유전상수인 k의 값이 변하는 문제점이 있으며, 금속 배선용 트렌치 형성시 SiC층을 제거하는 과정에서 비아홀 주변에 울타리 형태의 잔류물이 존재하는 문제점이 있다. In the above-described method of forming a metal wiring of a semiconductor device according to the related art, a low dielectric material (Low-k) is exposed during an O 2 plasma process for removing a photoresist pattern, thereby changing the value of the dielectric constant k. In the process of removing the SiC layer during the trench formation, there is a problem in that a fence-type residue exists around the via hole.

상기 문제점을 해결하기 위하여, 제 1 및 제 2 층간 절연막 상부에 제 1 및 제 2 확산 방지막을 각각 형성하여 O2플라즈마를 이용한 감광막 패턴 제거시 제 1 및 제 2 층간 절연막인 저유전 물질(Low-k)이 상기 02 플라즈마 이온에 노출되지 않기 때문에 상기 저유전 물질(Low-k)의 유전 상수 k 값에 변화가 발생하지 않는다. 또한, 비아홀 및 금속 배선용 트렌치의 식각 공정을 동시에 진행하여 공정 시간이 단축되며, 상기 비아홀 주위에 울타리 형태로 발생하던 펜스 현상이 방지되어 소자의 특성이 향상되는 반도체 소자의 금속 배선 형성 방법을 제공하는 것을 그 목적으로 한다. In order to solve the above problems, the low dielectric material (Low-), which is the first and second interlayer insulating films, is formed when the first and second diffusion barriers are formed on the first and second interlayer insulating films, respectively, to remove the photoresist pattern using O 2 plasma. Since k) is not exposed to the 0 2 plasma ions, no change occurs in the dielectric constant k value of the low-k material (Low-k). In addition, the process time is shortened by simultaneously performing the etching process of the via hole and the trench for metal wiring, and the fence phenomenon generated in the form of a fence around the via hole is prevented to provide a method for forming a metal wiring of the semiconductor device, which improves the characteristics of the device. For that purpose.

본 발명에 따른 반도체 소자의 금속 배선 형성 방법은The metal wiring forming method of the semiconductor device according to the present invention

(a) 구리 배선이 형성된 반도체 기판 상부에 제 1 확산 방지막, 제 1 층간절연막, 제 2 확산 방지막 및 제 1 질화막의 적층구조를 형성하는 단계와, (a) forming a stacked structure of a first diffusion barrier layer, a first interlayer dielectric layer, a second diffusion barrier layer, and a first nitride layer on the semiconductor substrate on which the copper wiring is formed;

(b) 비아홀 예정 영역의 제 1 질화막을 식각하여 상기 제 2 확산 방지막을 노출시키는 단계와,(b) etching the first nitride film in the via hole predetermined area to expose the second diffusion barrier film;

(c) 상기 노출된 제 2 확산 방지막을 산화시키는 단계와,(c) oxidizing the exposed second diffusion barrier layer;

(d) 상기 제 1 질화막을 제거하는 단계와.(d) removing the first nitride film;

(e)상기 제 2 확산 방지막 상부에 제 2 층간 절연막, 하드 마스크층 및 제 2 질화막을 형성하는 단계와,(e) forming a second interlayer insulating film, a hard mask layer, and a second nitride film on the second diffusion barrier layer;

(f) 상기 제 2 질화막, 하드 마스크층 및 제 2 층간 절연막을 식각하여 금속 배선용 트렌치를 형성하는 단계와,(f) etching the second nitride film, the hard mask layer and the second interlayer insulating film to form a trench for metal wiring;

(g) 상기 금속 배선용 트렌치를 통해 노출된 상기 제 2 확산 방지막 및 그 하부의 제 1 층간 절연막 일부를 선택적으로 식각하여 비아홀을 형성하는 단계와,(g) forming a via hole by selectively etching the second diffusion barrier layer exposed through the metal wiring trench and a portion of the first interlayer insulating layer under the metal diffusion trench;

(h) 상기 비아홀 및 금속 배선용 트렌치 형성 공정에서 노출된 제 1 및 제 2 확산 방지막을 제거하는 단계와,(h) removing the first and second diffusion barrier layers exposed in the via hole and trenches for metal wiring;

(i) 상기 비아홀 및 금속 배선용 트렌치를 매립하는 구리층을 형성하고 평탄화 식각 공정을 수행하는 단계 (i) forming a copper layer filling the via hole and the trench for metal wiring and performing a planarization etching process

를 포함하는 것을 특징으로 한다. Characterized in that it comprises a.

이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다. Hereinafter, with reference to the accompanying drawings an embodiment of the present invention will be described in detail.

도 2a 내지 도 2k는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 도시한 단면도들이다. 2A to 2K are cross-sectional views illustrating a method for forming metal wirings of a semiconductor device according to the present invention.

도 2a를 참조하면, 구리 배선(105)이 형성된 반도체 기판(100) 상부에 제 1 확산 방지막(110), 제 1 층간절연막(120), 제 2 확산 방지막(130) 및 제 1 질화막(140)의 적층구조를 형성하고 비아홀 영역을 정의하는 제 1 감광막 패턴(150)을 형성한다. Referring to FIG. 2A, a first diffusion barrier layer 110, a first interlayer dielectric layer 120, a second diffusion barrier layer 130, and a first nitride layer 140 are formed on the semiconductor substrate 100 on which the copper wiring 105 is formed. A first photoresist pattern 150 is formed to form a stacked structure of the semiconductor substrate and define a via hole region.

제 1 확산 방지막(110)은 SiC층 또는 질화막, 제 2 확산 방지막(130)은 SiC층으로 형성하고, 제 1 층간 절연막(120)은 저유전 물질 또는 산화막으로 형성한다. 또한, 제 1 질화막은 800 내지 1000Å의 두께로 형성하는 것이 바람직하다. The first diffusion barrier 110 is formed of an SiC layer or nitride film, the second diffusion barrier 130 is formed of an SiC layer, and the first interlayer insulating layer 120 is formed of a low dielectric material or an oxide layer. Moreover, it is preferable to form a 1st nitride film in thickness of 800-1000 kPa.

도 2b를 참조하면, 제 1 감광막 패턴(150)을 마스크로 제 1 질화막(140)을 식각하여 제 2 확산 방지막(110)을 노출시킨한다. 이때, 상기 식각 공정은 건식 식각으로 N2 및 He 분위기에서 CHF3, CF4, O2 및 Ar의 조합으로 이루어진 활성화된 플라즈마를 사용하여 수행하며, CF4, C2F6, C4F8 또는 C5F8 를 첨가하는 단계를 더 포함할 수도 있다. Referring to FIG. 2B, the first nitride layer 140 is etched using the first photoresist layer pattern 150 as a mask to expose the second diffusion barrier layer 110. At this time, the etching process is performed using an activated plasma consisting of a combination of CHF 3 , CF 4 , O 2 and Ar in N 2 and He atmosphere by dry etching, CF 4 , C 2 F 6 , C 4 F 8 Or it may further comprise the step of adding C 5 F 8 .

도 2c를 참조하면, 상기 노출된 제 2 확산 방지막(130) 상부에 O2 플라즈마 또는 O2 이온 임플란트 공정을 수행한다. 이때, 제 2 확산 방지막(130)인 SiC층이 02와 반응하여 불안정한 SiO2로 바뀌게 된다. Referring to FIG. 2C, an O 2 plasma or O 2 ion implant process is performed on the exposed second diffusion barrier layer 130. In this case, the SiC layer 2 is a diffusion prevention layer 130 is changed to an unstable SiO 2 reacts with 02.

도 2d를 참조하면, 제 1 질화막(140)을 제거한다. 이때, 제 1 질화막(140)은 다운 플로우 (Down flow) 방식으로 제거하며 상기 반응된 제 1 확산 방지막의 SiO2는 질화막과의 높은 식각 선택비를 가지고 있어 제거되지 않는것이 바람직하다. Referring to FIG. 2D, the first nitride film 140 is removed. In this case, the first nitride film 140 is removed in a down flow manner, and the reacted SiO 2 of the first diffusion barrier layer has a high etching selectivity with the nitride film, and thus is not removed.

도 2e를 참조하면, 제 2 확산 방지막(130) 상부에 제 2 층간 절연막(160), 하드 마스크층(170) 및 제 2 질화막(180)을 형성한다. Referring to FIG. 2E, a second interlayer insulating layer 160, a hard mask layer 170, and a second nitride layer 180 are formed on the second diffusion barrier layer 130.

여기서, 하드 마스크층(170)은 SRO(Silicon Rich Oxide)막으로 형성하는 것이 바람직하다. Here, the hard mask layer 170 is preferably formed of a silicon rich oxide (SRO) film.

도 2f를 참조하면, 금속 배선용 트렌치를 정의하는 제 2 감광막 패턴(190)을 형성하고, 제 2 감광막 패턴(190)을 마스크로 제 2 질화막(180)을 식각한다. Referring to FIG. 2F, a second photoresist layer pattern 190 defining a trench for metal wiring is formed, and the second nitride layer 180 is etched using the second photoresist layer pattern 190 as a mask.

도 2g를 참조하면, 제 2 감광막 패턴(190)을 제거한다. 이때, 하드 마스크층(170)이 식각 정지막으로 작용되어 저유전 물질이 노출되지 않아 유전 상수 k값은 변화되지 않는다. Referring to FIG. 2G, the second photoresist layer pattern 190 is removed. In this case, since the hard mask layer 170 serves as an etch stop layer and the low dielectric material is not exposed, the dielectric constant k value does not change.

도 2h를 참조하면, 제 2 질화막(180)을 마스크로 하드 마스크층(170) 및 제 2 층간 절연막(160)을 식각한다. 이때, 제 2 확산 방지막(130)이 식각 정지막으로 작용한다. Referring to FIG. 2H, the hard mask layer 170 and the second interlayer insulating layer 160 are etched using the second nitride layer 180 as a mask. In this case, the second diffusion barrier layer 130 serves as an etch stop layer.

도 2i를 참조하면, 산화된 제 2 확산 방지막(130)의 SiO2층(150) 및 그 하부의 제 1 층간 절연막(120)을 선택적으로 식각하여 비아홀을 형성한다. Referring to FIG. 2I, via holes are formed by selectively etching the SiO 2 layer 150 of the oxidized second diffusion barrier layer 130 and the first interlayer insulating layer 120 below.

이때, 제 2 확산 방지막(130)의 반응되지 않은 SiC층은 제 2 층간 절연막(160)과의 식각 선택비로 인하여 식각되지 않고, 제 2 확산 방지막(130)의 산화된 SiO2층(150) 및 그 하부의 제 1 층간 절연막(120)의 식각된다. 여기서, 제 1 확산 방지막(110)이 식각 정지막으로 작용한다. At this time, the unreacted SiC layer of the second diffusion barrier layer 130 is not etched due to the etching selectivity with the second interlayer insulating layer 160, and the oxidized SiO 2 layer 150 of the second diffusion barrier layer 130 and The lower first interlayer insulating layer 120 is etched. Here, the first diffusion barrier 110 serves as an etch stop layer.

도 2j를 참조하면, 비아홀 및 금속 배선용 트렌치 형성 공정에서 노출된 제 1 및 제 2 확산 방지막을 제거한다. 이때, 제 2 질화막도 일부 식각되는 것이 바람직하다. Referring to FIG. 2J, the first and second diffusion barrier layers exposed in the via hole and the trench for forming the metal wirings are removed. At this time, the second nitride film is preferably partially etched.

도 2k를 참조하면, 비아홀 및 금속 배선용 트렌치를 매립하는 구리층을 형성하고 평탄화 식각 공정을 수행하여 금속 배선을 형성한다. Referring to FIG. 2K, a metal layer is formed by forming a copper layer filling a via hole and a trench for metal wiring and performing a planarization etching process.

본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 제 1 및 제 2 층간 절연막 상부에 제 1 및 제 2 확산 방지막을 각각 형성하여 O2플라즈마를 이용한 감광막 패턴 제거시 제 1 및 제 2 층간 절연막인 저유전 물질(Low-k)이 상기 02 플라즈마 이온에 노출되지 않기 때문에 상기 저유전 물질(Low-k)의 유전 상수 k 값에 변화가 발생하지 않는다. 또한, 비아홀 및 금속 배선용 트렌치의 식각 공정을 동시에 진행하여 공정 시간이 단축되며, 상기 비아홀 주위에 울타리 형태로 발생하던 펜스 현상이 방지되어 소자의 특성이 향상되는 효과가 있다. In the method of forming a metal wiring of the semiconductor device according to the present invention, the first and second diffusion barriers are formed on the first and second interlayer insulating films, respectively, so that the first and second interlayer insulating films are removed when the photoresist pattern is removed using O 2 plasma. Since the dielectric material Low-k is not exposed to the 0 2 plasma ions, there is no change in the dielectric constant k value of the low dielectric material Low-k. In addition, the etching process of the via hole and the trench for metal wiring is simultaneously performed to shorten the process time, and the fence phenomenon generated in the form of a fence around the via hole is prevented, thereby improving the characteristics of the device.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
In addition, the preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are claimed in the following claims It should be seen as belonging to a range.

Claims (7)

(a) 구리 배선이 형성된 반도체 기판 상부에 제 1 확산 방지막, 제 1 층간절연막, 제 2 확산 방지막 및 제 1 질화막의 적층구조를 형성하는 단계; (a) forming a stacked structure of a first diffusion barrier layer, a first interlayer dielectric layer, a second diffusion barrier layer, and a first nitride layer on the semiconductor substrate on which the copper wiring is formed; (b) 비아홀 예정 영역의 제 1 질화막을 식각하여 상기 제 2 확산 방지막을 노출시키는 단계;(b) etching the first nitride film of the via hole predetermined region to expose the second diffusion barrier layer; (c) 상기 노출된 제 2 확산 방지막을 산화시키는 단계;(c) oxidizing the exposed second diffusion barrier layer; (d) 상기 제 1 질화막을 제거하는 단계;(d) removing the first nitride film; (e)상기 제 2 확산 방지막 상부에 제 2 층간 절연막, 하드 마스크층 및 제 2 질화막을 형성하는 단계;(e) forming a second interlayer insulating film, a hard mask layer, and a second nitride film on the second diffusion barrier layer; (f) 상기 제 2 질화막, 하드 마스크층 및 제 2 층간 절연막을 식각하여 금속 배선용 트렌치를 형성하는 단계;(f) etching the second nitride film, the hard mask layer, and the second interlayer insulating film to form a trench for metal wiring; (g) 상기 금속 배선용 트렌치를 통해 노출된 상기 제 2 확산 방지막 및 그 하부의 제 1 층간 절연막 일부를 선택적으로 식각하여 비아홀을 형성하는 단계;(g) selectively etching a portion of the second diffusion barrier layer and a portion of the first interlayer insulating layer exposed through the metal wiring trench to form a via hole; (h) 상기 비아홀 및 금속 배선용 트렌치 형성 공정에서 노출된 제 1 및 제 2 확산 방지막을 제거하는 단계; 및(h) removing the first and second diffusion barrier layers exposed in the via hole and trenches for metal wiring; And (i) 상기 비아홀 및 금속 배선용 트렌치를 매립하는 구리층을 형성하고 평탄화 식각 공정을 수행하는 단계; (i) forming a copper layer filling the via hole and the trench for metal wiring and performing a planarization etching process; 를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법. Metal wire forming method of a semiconductor device comprising a. 제 1 항에 있어서, The method of claim 1, 상기 제 1 확산 방지막은 SiC층 또는 질화막으로 형성하고, 상기 제 2 확산 방지막은 SiC층으로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.And the first diffusion barrier layer is formed of a SiC layer or a nitride film, and the second diffusion barrier layer is formed of a SiC layer. 제 1 항에 있어서, The method of claim 1, 상기 제 1 질화막은 800 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법. And the first nitride film is formed to a thickness of 800 to 1000 GPa. 제 1 항에 있어서, The method of claim 1, 상기 제 1 층간 절연막은 저유전 물질(Low-k) 또는 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법. And the first interlayer insulating layer is formed of a low dielectric material (Low-k) or an oxide film. 제 1 항에 있어서, The method of claim 1, 상기 (b) 단계의 제 1 질화막을 식각하는 공정은 다운 플로우(Down flow)방식을 사용하며 상기 질화막 : SiO2의 선택 식각비가 12 ~ 15 : 1 인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법. The process of etching the first nitride film of step (b) uses a down flow method and the selective etching ratio of the nitride film: SiO 2 is 12 to 15: 1. . 제 1 항에 있어서, The method of claim 1, 상기 (c) 단계에서 상기 노출된 제 2 확산 방지막이 O2와 반응하여 Si02로 변화되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법. Wherein (c) the metal-wiring forming method of the exposed second diffusion preventing film reacts with O 2 characterized in that the change in Si0 2, the semiconductor device at this stage. 제 1 항에 있어서, The method of claim 1, 상기 하드 마스크층은 SRO(Silicon Rich Oxide)막으로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.And the hard mask layer is formed of a silicon rich oxide (SRO) film.
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