KR20060064941A - 높은 슬루 레이트를 가지는 액정 표시 장치에 포함된 소스드라이버의 출력 버퍼 및 출력 버퍼의 제어 방법 - Google Patents

높은 슬루 레이트를 가지는 액정 표시 장치에 포함된 소스드라이버의 출력 버퍼 및 출력 버퍼의 제어 방법 Download PDF

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Abstract

높은 슬루 레이트를 가지는 액정 표시 장치에 포함된 소스 드라이버의 출력 버퍼 및 출력 버퍼의 제어 방법이 제공된다. 소스 라인을 구동하는 소스 라인 구동 신호를 출력하는 출력 버퍼는 아날로그 영상 신호를 증폭하는 증폭부와, 증폭부에 의해 증폭된 신호들에 응답하여 소스 라인 구동 신호를 출력하는 출력부와, 소스 라인이 소정의 프리차지 전압으로 프리차지되는 시간인 제1 전하 공유 시간 동안 커패시터부의 커패시턴스를 소스 라인 구동 신호의 주파수 특성이 안정되도록 하는 제1 커패시턴스로 설정하고, 제1 전하 공유 시간 직후 소스 라인에 대한 소스 라인 구동 신호의 공급이 시작되는 시간인 제2 전하 공유 시간 동안 커패시터부의 커패시턴스를 제1 커패시턴스 보다 작은 제2 커패시턴스로 설정하고, 제2 전하 공유 시간 직후에 소스 라인 구동 신호의 공급이 유지되는 동안 커패시터부의 커패시턴스를 제1 커패시턴스로 설정하는 슬루 레이트 제어부를 포함한다. 출력 버퍼 및 출력 버퍼의 제어 방법은 소스 라인 구동 신호의 슬루 레이트를 개선시킬 수 있고, 소스 라인에 흐르는 전류를 감소시킬 수 있다.

Description

높은 슬루 레이트를 가지는 액정 표시 장치에 포함된 소스 드라이버의 출력 버퍼 및 출력 버퍼의 제어 방법{Output buffer of source driver in liquid crystal display device having high slew rate and method for controlling the output buffer}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 액정 표시 장치를 나타내는 도면이다.
도 2는 도 1의 소스 드라이버를 개략적으로 나타내는 도면이다.
도 3은 도 2에 도시된 종래 기술에 따른 출력 버퍼를 나타내는 회로도이다.
도 4는 본 발명의 실시예에 따른 출력 버퍼를 나타내는 회로도이다.
도 5는 도 4의 출력 버퍼가 도 2의 소스 드라이버의 출력 버퍼로 사용될 때의 소스 드라이버의 동작을 나타내는 예시적인 타이밍 다이어그램이다.
도 6은 본 발명의 시뮬레이션 결과(simulation result)와 종래 기술의 시뮬레이션 결과를 비교하는 도표(table)이다.
< 도면의 주요 부분에 대한 부호의 설명>
305: 입력부 310: 증폭부
315: 슬루 레이트 제어부 335: 출력부
본 발명은 액정 표시 장치에 관한 것으로, 보다 상세하게는, 높은 슬루 레이트를 가지는 액정 표시 장치에 포함된 소스 드라이버의 출력 버퍼 및 출력 버퍼의 제어 방법에 관한 것이다.
액정 표시 장치(Liquid Crystal Display device; LCD)는 소형화, 박형화 및 저전력 소모의 장점들을 가지며, 노트북 컴퓨터 및 LCD TV 등에 이용되고 있다. 특히, 스위치 소자로서 박막 트랜지스터(Thin Film Transistor)를 이용하는 액티브 매트릭스 타입(active matrix type)의 액정 표시 장치는 동영상(moving image)을 표시(display)하기에 적합하다.
도 1은 일반적인 액정 표시 장치를 나타내는 도면이다. 도 1을 참조하면, 액정 표시 장치(100)는 액정 패널(liquid crystal panel)(110), 다수의 소스 라인(source line)(SL)들을 각각 가지는 소스 드라이버(source driver)(SD)들, 및 다수의 게이트 라인(gate line)(GL)들을 각각 가지는 게이트 드라이버(gate driver)(GD)들을 포함한다. 소스 라인은 데이터 라인(data line) 또는 채널(channel)이라고도 한다.
각각의 소스 드라이버(SD)들은 액정 패널(110) 상에 배치되는 소스 라인(SL)들을 구동한다. 각각의 게이트 드라이버(GD)들은 액정 패널(110) 상에 배치되는 게이트 라인(GL)들을 구동한다.
액정 패널(110)은 다수의 픽셀(pixel)(111)들을 포함한다. 각각의 픽셀(111)들은 스위치 트랜지스터(switch transistor)(TR), 액정으로부터의 전류 누설을 감소시키기 위한 저장 커패시터(storage capacitor)(CST), 및 액정 커패시터(liquid crystal capacitor)(CLC)를 포함한다. 스위치 트랜지스터(TR)는 게이트 라인(GL)을 구동하는 신호에 응답하여 턴-온/턴-오프(turn-on/turn-off)되고, 스위치 트랜지스터(TR)의 일 단자는 소스 라인(SL)에 연결된다. 저장 커패시터(CST)는 스위치 트랜지스터(TR)의 타 단자와 접지 전압(VSS)사이에 연결되고, 액정 커패시터(CLC)는 스위치 트랜지스터(TR)의 타 단자와 공통 전압(common voltage)(VCOM) 사이에 연결된다. 예를 들어, 공통 전압(VCOM)은 전원 전압(VDD)/2 일 수 있다.
액정 패널(110)상에 배치되는 픽셀(111)들에 연결된 각각의 소스 라인(SL)들의 부하(load)는 기생 저항들(parasitic resistors) 및 기생 커패시터들(parasitic capacitors)로 모델링(modelling)될 수 있다.
도 2는 도 1의 소스 드라이버를 개략적으로 나타내는 도면이다. 도 2를 참조하면, 소스 드라이버(200)는 디지털-아날로그 변환기(Digital-to-Analog Converter)(DAC, 210), 출력 버퍼(output buffer)(220)들, 출력 스위치(output switch)(230)들, 및 전하 공유 스위치(charge sharing switch)(240)들을 포함한다.
DAC(210)는 디지털 영상 신호들(digital image signals)(D_DAT)을 아날로그 영상 신호들(analog image signals)(A_DAT1, A_DAT2, ..., A_DATn)로 변환하여 출력한다. 상기 각각의 아날로그 영상 신호들(A_DAT1, A_DAT2, ..., A_DATn)은 계조 레벨 전압(gray level voltage)을 나타낸다.
각각의 출력 버퍼(220)들은 대응되는 아날로그 영상 신호(A_DAT1, A_DAT2, ..., A_DATn 중 하나)를 증폭하여 대응되는 출력 스위치(230)로 전달한다. 출력 스위치(230)는 출력 스위치 제어 신호들(OSW, /OSW)의 활성화에 응답하여 증폭된 아날로그 영상 신호를 소스 라인 구동 신호(Y1, Y2, ..., Yn 중 하나)로서 출력한다. 상기 소스 라인 구동 신호는 소스 라인에 연결된 부하(load)(LD)에 공급된다. 상기 부하(LD)는, 도 2에 도시된 바와 같이, 사다리형(ladder type)으로 연결된 기생 저항들(RL1 ~ RL5)과 기생 커패시터들(CL1 ~ CL5)로 모델링될 수 있다.
전하 공유 스위치(240)는 공유 스위치 제어 신호들(CSW, /CSW)의 활성화에 응답하여 전체 소스 라인들에 연결된 부하들에 저장된 전하들을 공유시켜 소스 라인 구동 신호의 전압을 소정의 프리차지 전압(precharge voltage)으로 프리차징(precharging)한다. 상기 프리차지 전압은, 이웃하는 소스 라인 구동 신호들의 전압 극성(polarity)이 서로 반대일 때(예를 들어, 제1 소스 라인 구동 신호(Y1)의 전압이 VDD과 VDD/2 사이의 정극성(positive polarity)의 전압이고 제2 소스 라인 구동 신호(Y2)의 전압이 VDD/2와 VSS(접지 전압) 사이의 부극성의 전압일 때), VDD/2 일 수 있다. 이러한 전하 공유 방법은 출력 버퍼(220)의 전류 공급 부담을 감소시키기 위하여 대형 액정 패널 구동용 소스 드라이버에서 대부분 사용된다.
전하 공유 스위치(240)는 출력 스위치(230)가 턴-온되기 전 전하 공유 시간 (charge sharing time)동안 전체 소스 라인 구동 신호들의 전압이 VDD/2가 되도록 제어한다. 즉, 전체 소스 라인 구동 신호들의 전압이 VDD/2로 프리차지된 후, 턴-온된 출력 스위치(230)는 출력 버퍼(220)에 의해 증폭된 소스 라인 구동 신호를 부 하(LD)에 공급한다.
도 3은 도 2에 도시된 종래 기술에 따른 출력 버퍼를 나타내는 회로도이다. 도 3을 참조하면, 종래의 출력 버퍼(220)는 레일-투-레일 연산 증폭기(rail-to-rail operational amplifier)로 구현된다.
종래의 출력 버퍼(220)는 입력부(input portion)(221), 증폭부(amplifier portion)(223), 커패시터부(225), 및 출력부(227)를 포함하며, 출력 신호(OUT)가 입력 신호들(INP, INN)중 반전(inverting) 입력 신호(INN)로 피드백(feedback)되는 전압 팔로워 구조(voltage follower configuration)를 가진다. 제1 입력 신호(INP)는 아날로그 영상 신호이고 제2 입력 신호(INN)는 소스 라인 구동 신호이다.
입력부(221)는 피모스(PMOS) 트랜지스터들(MP1 ~ MP3) 및 엔모스(NMOS) 트랜지스터들(MN1 ~ MN3)을 포함하며, 서로 상보(complementary) 신호 관계인 제1 입력 신호(INP)와 제2 입력 신호(INN)를 수신한다. 제1 피모스 트랜지스터(MP1)의 게이트(gate)에 제1 바이어스(bias) 전압(VB1)이 인가되고, 제3 엔모스 트랜지스터(MN3)의 게이트에 제6 바이어스 전압(VB6)이 인가된다.
증폭부(223)는 폴디드 캐스코드 부분(folded cascode portion)으로서 피모스 트랜지스터들(MP4 ~ MP9) 및 엔모스 트랜지스터들(MN4 ~ MN9)을 포함하며, 입력부(221)의 출력 신호들을 수신하여 입력 신호들(INP, INN)을 증폭한다. 제6 및 제7 피모스 트랜지스터들(MP6, MN7)의 게이트들에 제2 바이어스 전압(VB2)이 인가되고 제8 및 제9 피모스 트랜지스터들(MP8, MP9)의 게이트들에 제3 바이어스 전압(VB3)이 인가되며, 제4 및 제5 엔모스 트랜지스터들(MN4, MN5)의 게이트들에 제4 바이어 스 전압(VB4)이 인가되고 제6 및 제7 엔모스 트랜지스터들(MN6, MN7)의 게이트들에 제5 바이어스 전압(VB5)이 인가된다.
커패시터부(225)는 두 개의 커패시터(C)들을 포함하며, 출력 신호(OUT)의 주파수 특성(frequency characteristics)을 안정화시키는 역할을 수행한다. 즉, 커패시터부(225)는 출력 버퍼(220)의 출력 신호(OUT)가 발진(oscillation)하지 않도록 제어한다. 커패시터부(225)는 밀러 보상(Miller compensation) 커패시터부라고도 한다.
출력부(227)는 피모스 트랜지스터(MP10) 및 엔모스 트랜지스터(MN10)를 포함하며, 증폭부(223)의 출력 신호들을 수신하여 출력 버퍼(220)의 출력 신호(OUT)를 발생한다. 상기 출력 신호(OUT)는 소스 라인 구동 신호이다.
종래의 출력 버퍼(220)의 출력 전압의 슬루 레이트(slew rate)(SR)는 다음 같이 주어진다.
[수학식 1]
SR = dVout/dt= (IMP1 + IMN3)/2C
상기 [수학식 1]에서, Vout는 출력 버퍼(220)의 출력 전압이고 IMP1은 제1 피모스 트랜지스터(MP1)를 통해 흐르는 전류량이고 IMN3는 제3 엔모스 트랜지스터(MN3)를 통해 흐르는 전류량이고 C는 커패시터부(225)에 포함된 커패시터(C)의 커패시턴스이다.
종래의 출력 버퍼(220)는 고정된 값을 가지는 커패시터(C)를 가지므로, 출력 전압의 슬루 레이트(SR)를 용이하게 개선할 수 없다. 따라서, 종래의 출력 버퍼 (220)를 사용하는 소스 드라이버를 큰 부하를 가지는 소스 라인이 배치되는 대형 액정 패널용 소스 드라이버로 사용하는 것은 부적합하다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 커패시터의 값을 조절하는 것에 의해 높은 슬루 레이트를 가지는 액정 표시 장치에 포함된 소스 드라이버의 출력 버퍼 및 출력 버퍼의 제어 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명의 일면에 따른 출력 버퍼는 액정 표시 장치의 소스 드라이버에 포함되고, 소스 라인을 구동하는 소스 라인 구동 신호를 출력하는 것에 관한 것이다. 상기 출력 버퍼는, 아날로그 영상 신호를 증폭하는 증폭부; 상기 증폭부에 의해 증폭된 신호들에 응답하여 상기 소스 라인 구동 신호를 출력하는 출력부; 및 상기 소스 라인이 소정의 프리차지 전압으로 프리차지되는 시간인 제1 전하 공유 시간 동안 커패시터부의 커패시턴스를 상기 소스 라인 구동 신호의 주파수 특성이 안정되도록 하는 제1 커패시턴스로 설정하고, 상기 제1 전하 공유 시간 직후 상기 소스 라인에 대한 소스 라인 구동 신호의 공급이 시작되는 시간인 제2 전하 공유 시간 동안 상기 커패시터부의 커패시턴스를 상기 제1 커패시턴스 보다 작은 제2 커패시턴스로 설정하고, 상기 제2 전하 공유 시간 직후에 상기 소스 라인 구동 신호의 공급이 유지되는 동안 상기 커패시터부의 커패시턴스를 상기 제1 커패시턴스로 설정하는 슬루 레이트 제어부를 구비하는 것을 특징으로 한다.
바람직한 실시예에 따르면, 상기 제1 전하 공유 시간과 상기 제2 전하 공유 시간은 동일하고, 상기 프리차지 전압은 전원 전압의 1/2이고, 상기 제2 커패시턴스는 0 이다.
바람직한 실시예에 따르면, 상기 출력 버퍼는 상기 아날로그 영상 신호 및 상기 소스 라인 구동 신호가 입력되는 입력부를 더 구비한다.
바람직한 실시예에 따르면, 상기 출력 버퍼는 레일-투-레일 연산 증폭기로 구현되거나 또는 두 개의 단방향 연산 증폭기들로 구현된다.
바람직한 실시예에 따르면, 상기 제1 커패시턴스는 제1 및 제2 슬루 레이트 제어 신호들의 활성화에 의해 설정되고 상기 제2 커패시턴스는 상기 제1 및 제2 슬루 레이트 제어 신호들의 비활성화에 의해 설정되며, 상기 제1 슬루 레이트 제어 신호는 상기 소스 라인이 상기 프리차지 전압으로 프리차지되도록 제어하는 공유 스위치 제어 신호를 지연한 신호이고, 상기 제2 슬루 레이트 제어 신호는 상기 제1 슬루 레이트 제어 신호의 반전 신호이다.
바람직한 실시예에 따르면, 상기 제1 슬루 레이트 제어 신호는 상기 공유 스위치 제어 신호를 D 플립-플립을 통해 상기 제1 전하 공유 시간만큼 지연한 신호이다.
바람직한 실시예에 따르면, 상기 슬루 레이트 제어부는, 상기 제1 및 제2 슬루 레이트 제어 신호들에 각각 응답하여, 상기 커패시터부의 커패시턴스가 상기 제1 커패시턴스로부터 상기 제2 커패시턴스로 또는 상기 제2 커패시턴스로부터 상기 제1 커패시턴스로 변환되도록 제어하는 제1 및 제2 스위치들을 더 구비한다.
바람직한 실시예에 따르면, 상기 제1 스위치는 피모스 트랜지스터이고, 상기 제2 스위치는 엔모스 트랜지스터이다.
상기 기술적 과제를 달성하기 위하여 본 발명의 다른 일면에 따른 출력 버퍼는 액정 표시 장치의 소스 드라이버에 포함되고, 소스 라인을 구동하는 소스 라인 구동 신호를 출력하는 것에 관한 것이다. 상기 출력 버퍼는, 아날로그 영상 신호를 증폭하는 증폭부; 상기 증폭부에 의해 증폭된 신호들에 응답하여 상기 소스 라인 구동 신호를 출력 노드를 통해 출력하는 출력부; 및 상기 소스 라인 구동 신호의 주파수 특성을 안정화시키고 상기 소스 라인 구동 신호의 전압에 대한 슬루 레이트를 개선하는 슬루 레이트 제어부를 구비하며, 상기 슬루 레이트 제어부는, 상기 증폭부에 포함된 제1 전류 미러 회로의 출력 노드와 상기 출력 노드 사이에 연결되는 제1 커패시터; 상기 소스 라인에 대한 소스 라인 구동 신호의 공급이 시작될 때 상기 제1 커패시터와의 병렬 연결이 분리되는 제2 커패시터; 상기 증폭부에 포함된 제2 전류 미러 회로의 출력 노드와 상기 출력 노드 사이에 연결되는 제3 커패시터; 및 상기 소스 라인 구동 신호의 공급이 시작될 때 상기 제3 커패시터와의 병렬 연결이 분리되는 제4 커패시터를 구비하는 것을 특징으로 한다.
바람직한 실시예에 따르면, 상기 제1 및 제3 커패시터들의 커패시턴스들은 서로 동일하고, 상기 제2 및 제4 커패시터들의 커패시턴스들은 서로 동일하다.
바람직한 실시예에 따르면, 상기 제1 및 제3 커패시터들의 커패시턴스들은 각각 0 이다.
상기 기술적 과제를 달성하기 위하여 본 발명에 따른 출력 버퍼의 제어 방법 은 액정 표시 장치의 소스 드라이버에 포함되고 소스 라인을 구동하는 소스 라인 구동 신호를 출력하는 출력 버퍼를 제어하는 방법에 관한 것이다. 상기 제어 방법은, (a) 상기 소스 라인이 소정의 프리차지 전압으로 프리차지되는 시간인 제1 전하 공유 시간 동안 상기 출력 버퍼에 포함된 커패시터부의 커패시턴스를 상기 소스 라인 구동 신호의 주파수 특성이 안정되도록 하는 제1 커패시턴스로 설정하는 단계; (b) 상기 제1 전하 공유 시간 직후의 시간으로서 상기 소스 라인에 대한 상기 소스 라인 구동 신호의 공급이 시작되는 시간인 제2 전하 공유 시간 동안 상기 커패시터부의 커패시턴스를 상기 제1 커패시턴스 보다 작은 제2 커패시턴스로 설정하는 단계; 및 (c) 상기 제2 전하 공유 시간 직후에 상기 소스 라인 구동 신호의 공급이 유지되는 동안 상기 커패시터부의 커패시턴스를 상기 제1 커패시턴스로 설정하는 단계를 구비하는 것을 특징으로 한다.
이러한 본 발명에 따른 액정 표시 장치에 포함된 소스 드라이버의 출력 버퍼 및 출력 버퍼의 제어 방법은 소스 라인 구동 신호의 슬루 레이트를 개선시킬 수 있고, 소스 라인에 흐르는 전류를 감소시킬 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 실시예에 따른 출력 버퍼를 나타내는 회로도이다. 도 4를 참조하면, 본 발명에 따른 출력 버퍼(300)는 레일-투-레일 연산 증폭기로 구현될 수 있으며, 도 2에 도시된 소스 드라이버(200)의 출력 버퍼(220) 대신 사용된다.
본 발명의 실시예에 따른 출력 버퍼(300)는 입력부(305), 증폭부(310), 슬루 레이트 제어부(315), 및 출력부(335)를 구비하며, 출력 신호(OUT)가 입력 신호들(INP, INN)중 반전 입력 신호(INN)로 피드백되는 전압 팔로워 구조를 가진다. 제1 입력 신호(INP)는 아날로그 영상 신호이고 제2 입력 신호(INN)는 소스 라인 구동 신호이다.
입력부(305)는 피모스 트랜지스터들(MP1 ~ MP3) 및 엔모스 트랜지스터들(MN1 ~ MN3)을 포함하며, 서로 상보 신호 관계인 제1 입력 신호(INP)와 제2 입력 신호(INN)를 수신한다. 제1 피모스 트랜지스터(MP1)의 게이트에 제1 바이어스 전압(VB1)이 인가되고, 제3 엔모스 트랜지스터(MN3)의 게이트에 제6 바이어스 전압(VB6)이 인가된다.
증폭부(310)는 폴디드 캐스코드 부분으로서 피모스 트랜지스터들(MP4 ~ MP9) 및 엔모스 트랜지스터들(MN4 ~ MN9)을 포함하며, 입력부(305)의 출력 신호들을 수신하여 입력 신호들(INP, INN)을 증폭한다. 제6 및 제7 피모스 트랜지스터들(MP6, MN7)의 게이트들에 제2 바이어스 전압(VB2)이 인가되고 제8 및 제9 피모스 트랜지스터들(MP8, MP9)의 게이트들에 제3 바이어스 전압(VB3)이 인가되며, 제4 및 제5 엔모스 트랜지스터들(MN4, MN5)의 게이트들에 제4 바이어스 전압(VB4)이 인가되고 제6 및 제7 엔모스 트랜지스터들(MN6, MN7)의 게이트들에 제5 바이어스 전압(VB5) 이 인가된다.
제4 내지 제7 피모스 트랜지스터들(MP4 ~ MP7)은 제1 전류 미러 회로(current mirror circuit)를 구성하고, 제6 내지 제9 엔모스 트랜지스터들(MN6 ~ MN9)은 제2 전류 미러 회로를 구성한다. 제8 및 제9 피모스 트랜지스터들(MP8, MP9)과 제4 및 제5 엔모스 트랜지스터들(MN4, MN5)은 출력부(335)의 제10 피모스 트랜지스터(MP10)를 통해 흐르는 전류량 및/또는 출력부(335)의 제10 엔모스 트랜지스터(MN10)를 통해 흐르는 전류량을 제어한다.
출력부(335)는 피모스 트랜지스터(MP10) 및 엔모스 트랜지스터(MN10)를 포함하며, 증폭부(320)의 출력 노드(output node)(N1, N2)의 신호들을 수신하여 출력 노드(N5)를 통해 출력 버퍼(300)의 출력 신호(OUT)를 발생한다. 상기 출력 신호(OUT)는 도 2에 도시된 소스 라인을 구동하는 소스 라인 구동 신호이다.
슬루 레이트 제어부(315)는 밀러 보상 커패시터부인 커패시터부(320), 제1 스위치(325), 및 제2 스위치(330)를 구비한다. 커패시터부(320)는 제1 내지 제4 커패시터들(CC1, CC2, CC3, CC4)을 포함한다. 제1 커패시터(CC1)는 증폭부(310)에 포함된 제1 전류 미러 회로의 출력 노드(N3)와 출력부(335)의 출력 노드(N5) 사이에 연결되고, 제2 커패시터(CC2)는 소스 라인에 대한 소스 라인 구동 신호의 공급이 시작될 때 제1 커패시터(CC1)와의 병렬 연결이 분리된다. 제3 커패시터(CC3)는 증폭부(310)에 포함된 제2 전류 미러 회로의 출력 노드(N4)와 출력부(335)의 출력 노드(N5) 사이에 연결되고, 제4 커패시터(CC4)는 소스 라인에 대한 소스 라인 구동 신호의 공급이 시작될 때 제3 커패시터(CC3)와의 병렬 연결이 분리된다.
제1 및 제3 커패시터들(CC1, CC3)의 커패시턴스들은 서로 동일하고, 제2 및 제4 커패시터들(CC2, CC4)의 커패시턴스들은 서로 동일한 것이 바람직하다. 그리고, 제1 커패시터(CC1)의 커패시턴스는 최소값이 0 이고 최대값이 제1 커패시터(CC1)의 커패시턴스일 수 있다. 한편, 제1 커패시터(CC1)와 제2 커패시터(CC2)의 병렬 커패시턴스(parallel capacitance)는 도 3에 도시된 커패시터(C)의 커패시턴스와 같다.
제1 스위치(325)는 피모스 트랜지스터이고 제2 스위치(330)는 엔모스 트랜지스터인 것이 바람직하다. 제1 스위치(325)는 제1 슬루 레이트 제어 신호(SR1)에 응답하여 제1 커패시터(CC1)와 제2 커패시터(CC2)를 연결 또는 분리한다. 제2 스위치(330)는 제2 슬루 레이트 제어 신호(SR2)에 응답하여 제3 커패시터(CC3)와 제4 커패시터(CC4)를 연결 또는 분리한다. 제1 슬루 레이트 제어 신호(SR1)는 소스 라인이 소정의 프리차지 전압으로 프리차지되도록 제어하는 공유 스위치 제어 신호(도 2의 CSW)를 지연한 신호이고, 제2 슬루 레이트 제어 신호(SR2)는 제1 슬루 레이트 제어 신호(SR1)의 반전(inversion) 신호이다. 상기 프리차지 전압은 전원 전압의 1/2이고, 제1 슬루 레이트 제어 신호(SR1)는 상기 공유 스위치 제어 신호를 D 플립-플롭(flip-flop)을 통해 소스 라인이 상기 프리차지 전압으로 프리차지되는 시간인 제1 전하 공유 시간만큼 지연한 신호인 것이 바람직하다.
슬루 레이트 제어부(315)는 상기 제1 전하 공유 시간 동안 커패시터부(320)의 커패시턴스를 소스 라인 구동 신호의 주파수 특성이 안정되도록 하는 제1 커패시턴스(즉, CC1과 CC2와의 병렬 연결 및 CC3와 CC4와의 병렬 연결로 구성되는 커패 시턴스)로 설정(setting)한다. 그리고, 슬루 레이트 제어부(315)는 상기 제1 전하 공유 시간 직후의 시간으로서 소스 라인에 대한 소스 라인 구동 신호의 공급이 시작되는 시간인 제2 전하 공유 시간 동안 커패시터부(320)의 커패시턴스를 상기 제1 커패시턴스 보다 작은 제2 커패시턴스(즉, CC1과 CC3로 구성되는 커패시턴스)로 설정하고, 상기 제2 전하 공유 시간 직후에 상기 소스 라인 구동 신호의 공급이 유지되는 동안 커패시터부(320)의 커패시턴스를 상기 제1 커패시턴스로 설정한다. 상기 제1 커패시턴스는 제1 및 제2 슬루 레이트 제어 신호들(SR1, SR2)의 활성화에 의해 설정되고 상기 제2 커패시턴스는 제1 및 제2 슬루 레이트 제어 신호들(SR1, SR2)의 비활성화에 의해 설정된다. 상기 제1 전하 공유 시간과 상기 제2 전하 공유 시간은 동일한 것이 바람직하다.
요약하면, 슬루 레이트 제어부(315)는 제1 및 제2 슬루 레이트 제어 신호들(SR1, SR2)에 각각 응답하여, 커패시터부(320)의 커패시턴스가 상기 제1 커패시턴스로부터 상기 제2 커패시턴스로 또는 상기 제2 커패시턴스로부터 상기 제1 커패시턴스로 변환되도록 제어한다. 따라서, 슬루 레이트 제어부(315)는 소스 라인 구동 신호(OUT)의 주파수 특성을 안정화시키고 소스 라인 구동 신호(OUT)의 전압에 대한 슬루 레이트를 개선한다.
따라서, 본 발명의 실시예에 따른 출력 버퍼(300)는 [수학식 1]에 기재된 커패시터부(320)의 커패시턴스를 조절하는 것에 의해 높은 슬루 레이트를 가지는 소스 라인 구동 신호(OUT)를 출력할 수 있다.
한편, 본 발명의 실시예에 따른 출력 버퍼(300)는 레일-투-레일 연산 증폭기 로 구현되었지만, 본 발명에 따른 슬루 레이트 제어부(315)는 레일-투-레일 연산 증폭기의 입력부와 다른 구조를 가지는 입력부를 각각 포함하는 두 개의 단방향 연산 증폭기들(single operational amplifiers)에도 적용될 수 있다.
도 5는 도 4의 출력 버퍼가 도 2의 소스 드라이버의 출력 버퍼로 사용될 때의 소스 드라이버의 동작을 나타내는 예시적인 타이밍 다이어그램이다.
도 5를 참조하면, 공유 스위치 제어 신호(CSW) 및 출력 스위치 제어 신호(OSW)는 출력 인에이블 신호(OE)로부터 발생된다. 출력 인에이블 신호(OE)는 소스 드라이버(200)를 제어하는 타이밍 컨트롤러(timing controller)로부터 발생된다.
공유 스위치 제어 신호(CSW)가 하이 레벨(high level) 상태(활성화 상태(activation state))를 유지하는 동안(즉, 제1 전하 공유 시간(CST1) 동안), 소스 라인 구동 신호(Yn, n은 자연수 중 하나)는 접지 전압(VSS)으로부터 프리차지 전압(VDD/2)으로 상승한다. 제1 전하 공유 시간(CST1)은, 예를 들어, 0.5(μs) 내지 1.0(μs)일 수 있다. 제1 전하 공유 시간(CST1) 동안, 제1 슬루 레이트 제어 신호(SR1)는 로우 레벨(low level)로 활성화되고 제2 슬루 레이트 제어 신호(SR2)는 하이 레벨로 활성화되므로, 커패시터부(도 4의 320)의 커패시턴스는 제1 커패시턴스(즉, CC1과 CC2와의 병렬 연결 및 CC3와 CC4와의 병렬 연결로 구성되는 커패시턴스)로 설정된다.
제1 전하 공유 시간(CST1) 직후의 시간으로서 제1 전하 공유 시간과 동일한 시간인 제2 전하 공유 시간(CST2) 동안, 출력 스위치 제어 신호(OSW)가 넌-오버래핑 시간(non-overlapping time)(NOT) 후에 하이 레벨을 유지하므로 소스 라인에 소 스 라인 구동 신호 중 정극성의 전압(예를 들어, 전원 전압(VDD))이 공급되기 시작한다. 상기 넌-오버래핑 시간(NOT)은 소스 라인에 과도한 전류가 흐르는 것을 방지하기 위해 필요한 시간으로서, 예를 들어, 5(ns)일 수 있다. 제2 전하 공유 시간(CST2) 동안, 제1 슬루 레이트 제어 신호(SR1)는 하이 레벨로 비활성화되고 제2 슬루 레이트 제어 신호(SR2)는 로우 레벨로 비활성화되므로, 커패시터부(도 4의 320)의 커패시턴스는 제2 커패시턴스(즉, CC1과 CC3로 구성되는 커패시턴스)로 설정된다. 그 결과, 소스 라인 구동 신호(Yn)가 VDD를 향해 급격히 상승한다. 즉, 제2 전하 공유 시간(CST2)은 높은 슬루 레이트 구간(time interval)을 나타낸다.
제2 전하 공유 시간(CST2) 직후에 제1 슬루 레이트 제어 신호(SR1)는 로우 레벨로 다시 활성화되고 제2 슬루 레이트 제어 신호(SR2)는 하이 레벨로 다시 활성화되므로, 커패시터부(도 4의 320)의 커패시턴스는 상기 제1 커패시턴스로 다시 설정된다. 그 결과, 소스 라인 구동 신호(Yn)의 주파수 특성이 안정화된다. 이 때, 출력 스위치 제어 신호(OSW)는 하이 레벨을 유지하므로 소스 라인 구동 신호(Yn)는 VDD 레벨을 유지한다.
한편, 소스 라인 구동 신호(Yn)의 전압이 부극성의 전압(예를 들어, VSS)인 경우도 전술한 정극성의 전압인 소스 라인 구동 신호(Yn)에 대한 설명과 유사하므로, 그것에 대한 설명은 생략된다.
도 6은 본 발명의 시뮬레이션 결과(simulation result)와 종래 기술의 시뮬레이션 결과를 비교하는 도표(table)이다.
도 6의 도표에는 VDD가 13.5(Volt)일 때의 안정화 시간(settling time) 및 소스 라인에 흐르는 동작 전류(operating current)(IDD)가 기재되어 있다. 상기 안정화 시간은 상승 시간(rising time) 및 하강 시간(falling time)으로 분류된다. 그리고, 상승 시간은 제1 상승 시간(Tr1) 및 제2 상승 시간(Tr2)으로 분류되고, 하강 시간은 제1 하강 시간(Tf1) 및 제2 하강 시간(Tf2)으로 분류된다. 제1 상승 시간(Tr1)은 소스 라인 구동 신호가 타겟 전압(target voltage)의 10(%)에서 타겟 전압의 90(%)까지 도달하는 데 소비되는 시간이고 제2 상승 시간(Tr2)은 소스 라인 구동 신호가 타겟 전압의 10(%)에서 타겟 전압의 99.5(%)까지 도달하는 데 소비되는 시간이며, 제1 하강 시간(Tf1)은 소스 라인 구동 신호가 타겟 전압의 90(%)에서 타겟 전압의 10(%)까지 도달하는 데 소비되는 시간이고 제2 하강 시간(Tf2)은 소스 라인 구동 신호가 타겟 전압의 99.5(%)에서 타겟 전압의 10(%)까지 도달하는 데 소비되는 시간이다.
도 6의 도표에 기재된 수치를 참조하면, 본 발명에 따른 출력 버퍼는 종래 기술에 따른 출력 버퍼와 비교할 때 소스 라인 구동 신호의 상승 시간 및 하강 시간을 감소시키고(즉, 소스 라인 구동 신호의 슬루 레이트를 개선시키고), 1 채널(channel)(또는 소스 라인)에 흐르는 전류를 감소시킨다.
이상에서와 같이 도면과 명세서에서 최적의 실시예들이 개시되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 액정 표시 장치에 포함된 소스 드라이버의 출력 버퍼 및 출력 버퍼의 제어 방법은 소스 라인 구동 신호의 슬루 레이트를 개선시킬 수 있고, 소스 라인에 흐르는 전류를 감소시킬 수 있다.

Claims (30)

  1. 액정 표시 장치의 소스 드라이버에 포함되고, 소스 라인을 구동하는 소스 라인 구동 신호를 출력하는 출력 버퍼에 있어서,
    아날로그 영상 신호를 증폭하는 증폭부;
    상기 증폭부에 의해 증폭된 신호들에 응답하여 상기 소스 라인 구동 신호를 출력하는 출력부; 및
    상기 소스 라인이 소정의 프리차지 전압으로 프리차지되는 시간인 제1 전하 공유 시간 동안 커패시터부의 커패시턴스를 상기 소스 라인 구동 신호의 주파수 특성이 안정되도록 하는 제1 커패시턴스로 설정하고, 상기 제1 전하 공유 시간 직후 상기 소스 라인에 대한 소스 라인 구동 신호의 공급이 시작되는 시간인 제2 전하 공유 시간 동안 상기 커패시터부의 커패시턴스를 상기 제1 커패시턴스 보다 작은 제2 커패시턴스로 설정하고, 상기 제2 전하 공유 시간 직후에 상기 소스 라인 구동 신호의 공급이 유지되는 동안 상기 커패시터부의 커패시턴스를 상기 제1 커패시턴 스로 설정하는 슬루 레이트 제어부를 구비하는 것을 특징으로 하는 출력 버퍼.
  2. 제1항에 있어서,
    상기 제1 전하 공유 시간과 상기 제2 전하 공유 시간은 동일한 것을 특징으로 하는 출력 버퍼.
  3. 제1항에 있어서,
    상기 프리차지 전압은 전원 전압의 1/2인 것을 특징으로 하는 출력 버퍼.
  4. 제1항에 있어서,
    상기 제2 커패시턴스는 0 인 것을 특징으로 하는 출력 버퍼.
  5. 제1항에 있어서, 상기 출력 버퍼는
    상기 아날로그 영상 신호 및 상기 소스 라인 구동 신호가 입력되는 입력부를 더 구비하는 것을 특징으로 하는 출력 버퍼.
  6. 제5항에 있어서,
    상기 출력 버퍼는 레일-투-레일 연산 증폭기로 구현되는 것을 특징으로 하는 출력 버퍼.
  7. 제5항에 있어서,
    상기 출력 버퍼는 두 개의 단방향 연산 증폭기들로 구현되는 것을 특징으로 하는 출력 버퍼.
  8. 제5항에 있어서,
    상기 제1 커패시턴스는 제1 및 제2 슬루 레이트 제어 신호들의 활성화에 의해 설정되고 상기 제2 커패시턴스는 상기 제1 및 제2 슬루 레이트 제어 신호들의 비활성화에 의해 설정되며,
    상기 제1 슬루 레이트 제어 신호는 상기 소스 라인이 상기 프리차지 전압으로 프리차지되도록 제어하는 공유 스위치 제어 신호를 지연한 신호이고, 상기 제2 슬루 레이트 제어 신호는 상기 제1 슬루 레이트 제어 신호의 반전 신호인 것을 특징으로 하는 출력 버퍼.
  9. 제8항에 있어서,
    상기 제1 슬루 레이트 제어 신호는 상기 공유 스위치 제어 신호를 D 플립-플립을 통해 상기 제1 전하 공유 시간만큼 지연한 신호인 것을 특징으로 하는 출력 버퍼.
  10. 제8항에 있어서, 상기 슬루 레이트 제어부는
    상기 제1 및 제2 슬루 레이트 제어 신호들에 각각 응답하여, 상기 커패시터 부의 커패시턴스가 상기 제1 커패시턴스로부터 상기 제2 커패시턴스로 또는 상기 제2 커패시턴스로부터 상기 제1 커패시턴스로 변환되도록 제어하는 제1 및 제2 스위치들을 더 구비하는 것을 특징으로 하는 출력 버퍼.
  11. 제10항에 있어서,
    상기 제1 스위치는 피모스 트랜지스터인 것을 특징으로 하는 출력 버퍼.
  12. 제10항에 있어서,
    상기 제2 스위치는 엔모스 트랜지스터인 것을 특징으로 하는 출력 버퍼.
  13. 액정 표시 장치의 소스 드라이버에 포함되고, 소스 라인을 구동하는 소스 라인 구동 신호를 출력하는 출력 버퍼에 있어서,
    아날로그 영상 신호를 증폭하는 증폭부;
    상기 증폭부에 의해 증폭된 신호들에 응답하여 상기 소스 라인 구동 신호를 출력 노드를 통해 출력하는 출력부; 및
    상기 소스 라인 구동 신호의 주파수 특성을 안정화시키고 상기 소스 라인 구동 신호의 전압에 대한 슬루 레이트를 개선하는 슬루 레이트 제어부를 구비하며,
    상기 슬루 레이트 제어부는
    상기 증폭부에 포함된 제1 전류 미러 회로의 출력 노드와 상기 출력 노드 사이에 연결되는 제1 커패시터;
    상기 소스 라인에 대한 소스 라인 구동 신호의 공급이 시작될 때 상기 제1 커패시터와의 병렬 연결이 분리되는 제2 커패시터;
    상기 증폭부에 포함된 제2 전류 미러 회로의 출력 노드와 상기 출력 노드 사이에 연결되는 제3 커패시터; 및
    상기 소스 라인 구동 신호의 공급이 시작될 때 상기 제3 커패시터와의 병렬 연결이 분리되는 제4 커패시터를 구비하는 것을 특징으로 하는 출력 버퍼.
  14. 제13항에 있어서, 상기 슬루 레이트 제어부는
    제1 슬루 레이트 제어 신호에 응답하여 상기 제1 커패시터와 상기 제2 커패시터를 연결 또는 분리하는 제1 스위치; 및
    제2 슬루 레이트 제어 신호에 응답하여 상기 제3 커패시터와 상기 제4 커패시터를 연결 또는 분리하는 제2 스위치를 더 구비하는 것을 특징으로 하는 출력 버퍼.
  15. 제14항에 있어서,
    상기 제1 스위치는 피모스 트랜지스터인 것을 특징으로 하는 출력 버퍼.
  16. 제14항에 있어서,
    상기 제2 스위치는 엔모스 트랜지스터인 것을 특징으로 하는 출력 버퍼.
  17. 제13항에 있어서,
    상기 제1 및 제3 커패시터들의 커패시턴스들은 서로 동일하고, 상기 제2 및 제4 커패시터들의 커패시턴스들은 서로 동일한 것을 특징으로 하는 출력 버퍼.
  18. 제17항에 있어서,
    상기 제1 및 제3 커패시터들의 커패시턴스들은 각각 0 인 것을 특징으로 하는 출력 버퍼.
  19. 제14항에 있어서, 상기 출력 버퍼는
    상기 아날로그 영상 신호 및 상기 소스 라인 구동 신호가 입력되는 입력부를 더 구비하는 것을 특징으로 하는 출력 버퍼.
  20. 제19항에 있어서,
    상기 출력 버퍼는 레일-투-레일 연산 증폭기로 구현되는 것을 특징으로 하는 출력 버퍼.
  21. 제19항에 있어서,
    상기 출력 버퍼는 두 개의 단방향 연산 증폭기들로 구현되는 것을 특징으로 하는 출력 버퍼.
  22. 제14항에 있어서,
    상기 제1 슬루 레이트 제어 신호는 상기 소스 라인이 소정의 프리차지 전압으로 프리차지되도록 제어하는 공유 스위치 제어 신호를 지연한 신호이고, 상기 제2 슬루 레이트 제어 신호는 상기 제1 슬루 레이트 제어 신호의 반전 신호인 것을 특징으로 하는 출력 버퍼.
  23. 제22항에 있어서,
    상기 프리차지 전압은 전원 전압의 1/2인 것을 특징으로 하는 출력 버퍼.
  24. 제22항에 있어서,
    상기 제1 슬루 레이트 제어 신호는 상기 공유 스위치 제어 신호를 D 플립-플롭을 통해 상기 소스 라인이 상기 프리차지 전압으로 프리차지되는 시간인 전하 공유 시간만큼 지연한 신호인 것을 특징으로 하는 출력 버퍼.
  25. 액정 표시 장치의 소스 드라이버에 포함되고 소스 라인을 구동하는 소스 라인 구동 신호를 출력하는 출력 버퍼를 제어하는 방법에 있어서,
    (a) 상기 소스 라인이 소정의 프리차지 전압으로 프리차지되는 시간인 제1 전하 공유 시간 동안 상기 출력 버퍼에 포함된 커패시터부의 커패시턴스를 상기 소스 라인 구동 신호의 주파수 특성이 안정되도록 하는 제1 커패시턴스로 설정하는 단계;
    (b) 상기 제1 전하 공유 시간 직후의 시간으로서 상기 소스 라인에 대한 상기 소스 라인 구동 신호의 공급이 시작되는 시간인 제2 전하 공유 시간 동안 상기 커패시터부의 커패시턴스를 상기 제1 커패시턴스 보다 작은 제2 커패시턴스로 설정하는 단계; 및
    (c) 상기 제2 전하 공유 시간 직후에 상기 소스 라인 구동 신호의 공급이 유지되는 동안 상기 커패시터부의 커패시턴스를 상기 제1 커패시턴스로 설정하는 단계를 구비하는 것을 특징으로 하는 출력 버퍼의 제어 방법.
  26. 제25항에 있어서,
    상기 제1 전하 공유 시간과 상기 제2 전하 공유 시간은 동일한 것을 특징으로 하는 출력 버퍼의 제어 방법.
  27. 제25항에 있어서,
    상기 프리차지 전압은 전원 전압의 1/2인 것을 특징으로 하는 출력 버퍼의 제어 방법.
  28. 제25항에 있어서, 상기 제2 커패시턴스는 0 인 것을 특징으로 하는 출력 버퍼의 제어 방법.
  29. 제25항에 있어서,
    상기 제1 커패시턴스는 제1 및 제2 슬루 레이트 제어 신호들의 활성화에 의해 설정되고 상기 제2 커패시턴스는 상기 제1 및 제2 슬루 레이트 제어 신호들의 비활성화에 의해 설정되며,
    상기 제1 슬루 레이트 제어 신호는 상기 소스 라인이 상기 프리차지 전압으로 프리차지되도록 제어하는 공유 스위치 제어 신호를 지연한 신호이고, 상기 제2 슬루 레이트 제어 신호는 상기 제1 슬루 레이트 제어 신호의 반전 신호인 것을 특징으로 하는 출력 버퍼의 제어 방법.
  30. 제29항에 있어서,
    상기 제1 슬루 레이트 제어 신호는 상기 공유 스위치 제어 신호를 D 플립-플롭을 통해 상기 제1 전하 공유 시간만큼 지연한 신호인 것을 특징으로 하는 출력 버퍼의 제어 방법.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7952553B2 (en) 2006-06-12 2011-05-31 Samsung Electronics Co., Ltd. Amplifier circuits in which compensation capacitors can be cross-connected so that the voltage level at an output node can be reset to about one-half a difference between a power voltage level and a common reference voltage level and methods of operating the same
KR101349780B1 (ko) * 2007-06-20 2014-01-15 엘지디스플레이 주식회사 액정표시장치의 공통전압 구동회로
KR101388221B1 (ko) * 2007-07-31 2014-04-23 삼성전자주식회사 빠른 슬루율을 가지는 레일-투-레일 연산 증폭기 및 이를구비하는 디스플레이 구동 집적회로
US8817010B2 (en) 2010-06-04 2014-08-26 Samsung Electronics Co., Ltd. Circuit for controlling data driver and display device including the same
KR101493276B1 (ko) * 2007-05-09 2015-02-16 삼성디스플레이 주식회사 타이밍 컨트롤러, 액정 표시 장치 및 액정 표시 장치의구동 방법
US9842526B2 (en) 2013-10-08 2017-12-12 Samsung Display Co., Ltd. Flat panel display and driving method thereof

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100790492B1 (ko) * 2005-07-01 2008-01-02 삼성전자주식회사 슬루 레이트를 제어하는 소스 드라이버 및 그것의 구동방법
KR100703708B1 (ko) * 2005-12-08 2007-04-06 삼성전자주식회사 Ｅｍｉ를 감소시킬 수 있는 출력 버퍼, 상기 출력 버퍼를구비하는 소스 드라이버, 및 상기 출력 버퍼를 구비하는디스플레이 장치
JP2008139697A (ja) * 2006-12-04 2008-06-19 Nec Electronics Corp 容量性負荷駆動回路および容量性負荷駆動方法、液晶表示装置駆動方法
KR100873079B1 (ko) * 2007-04-12 2008-12-09 삼성모바일디스플레이주식회사 아날로그 출력 버퍼회로 및 그를 이용한유기전계발광표시장치
US8018417B2 (en) * 2007-06-20 2011-09-13 Lg Display Co. Ltd. Common voltage driving circuit of liquid crystal display
TWI408638B (zh) * 2008-10-20 2013-09-11 Raydium Semiconductor Corp 驅動電路系統以及運算放大器迴轉率提高方法
TWI395191B (zh) * 2008-12-24 2013-05-01 Au Optronics Corp 液晶顯示裝置及其驅動方法
JP2010164844A (ja) * 2009-01-16 2010-07-29 Nec Lcd Technologies Ltd 液晶表示装置、該液晶表示装置に用いられる駆動方法及び集積回路
TWI415086B (zh) * 2009-01-16 2013-11-11 Himax Tech Ltd 源極驅動器及其驅動方法
TWI420474B (zh) * 2009-02-11 2013-12-21 Himax Tech Ltd 源極驅動器
KR101579839B1 (ko) * 2009-12-23 2015-12-23 삼성전자주식회사 높은 슬루 레이트를 가지는 출력버퍼, 출력버퍼 제어방법 및 이를 구비하는 디스플레이 구동장치
TWI427920B (zh) * 2010-02-01 2014-02-21 Novatek Microelectronics Corp 耦合阻絕方法及運算放大器
KR101206268B1 (ko) * 2010-10-01 2012-11-29 주식회사 실리콘웍스 슬루 레이트가 개선된 소스 드라이버 집적회로
CN102024438B (zh) * 2010-12-24 2012-10-17 北京京东方光电科技有限公司 液晶显示器源极驱动装置和驱动方法
US8217721B1 (en) * 2011-03-02 2012-07-10 Himax Technologies Limited Slew rate enhancing circuit
US8582380B2 (en) * 2011-12-21 2013-11-12 Micron Technology, Inc. Systems, circuits, and methods for charge sharing
US9318068B2 (en) * 2012-11-16 2016-04-19 Apple Inc. Display driver precharge circuitry
US9128713B2 (en) 2013-01-15 2015-09-08 Synaptics Incorporated Method and circuit to optimize N-line LCD power consumption
KR102034061B1 (ko) 2013-06-29 2019-11-08 엘지디스플레이 주식회사 액정 표시 장치
JP6231314B2 (ja) * 2013-07-16 2017-11-15 シナプティクス・ジャパン合同会社 表示駆動装置
US9118315B2 (en) * 2013-11-12 2015-08-25 Texas Instruments Incorporated Scheme to improve the performance and reliability in high voltage IO circuits designed using low voltage devices
CN105099432B (zh) * 2014-05-19 2019-04-30 奇景光电股份有限公司 输出缓冲器
JP6525547B2 (ja) * 2014-10-23 2019-06-05 イー インク コーポレイション 電気泳動表示装置、及び電子機器
KR102470761B1 (ko) 2015-07-29 2022-11-24 삼성전자주식회사 출력 신호의 슬루 레이트를 향상시키는 버퍼 증폭기 회로와 이를 포함하는 장치들
KR102287759B1 (ko) * 2015-07-30 2021-08-09 삼성전자주식회사 출력 버퍼를 포함하는 소스 드라이버, 디스플레이 구동 회로 및 소스 드라이버의 동작방법
TWI587262B (zh) * 2015-10-16 2017-06-11 瑞鼎科技股份有限公司 閘極驅動電路及其運作方法
US9722579B1 (en) * 2016-01-07 2017-08-01 SK Hynix Inc. Semiconductor device
JP2017167284A (ja) * 2016-03-15 2017-09-21 シナプティクス・ジャパン合同会社 表示ドライバ及び表示装置
US10333501B2 (en) * 2017-06-29 2019-06-25 SK Hynix Inc. Buffer circuit and device including the same
EP3662580A1 (en) * 2017-08-04 2020-06-10 Racyics GmbH Slew-limited output driver circuit
US10810922B2 (en) * 2018-02-22 2020-10-20 Synaptics Incorporated Device and method for driving display panel
TWI711308B (zh) * 2019-02-25 2020-11-21 奇景光電股份有限公司 輸出緩衝器
CN111667786B (zh) * 2019-03-08 2023-07-21 奇景光电股份有限公司 输出缓冲器
KR20210006614A (ko) 2019-07-09 2021-01-19 삼성전자주식회사 소스 드라이버 및 이를 포함하는 디스플레이 장치
KR102404059B1 (ko) * 2020-01-03 2022-05-31 삼성전자주식회사 인터페이스 회로 및 인터페이스 장치
CN115425931B (zh) * 2022-09-07 2023-06-16 上海南麟集成电路有限公司 摆率增强电路、方法及运算放大器

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4500846A (en) 1983-04-20 1985-02-19 Hughes Aircraft Company Circuit for effecting improved slew rate of operational amplifiers
JP2500422B2 (ja) * 1993-02-10 1996-05-29 日本電気株式会社 半導体ｉｃチップ内蔵用の降圧回路
JPH0918253A (ja) * 1995-06-30 1997-01-17 Texas Instr Japan Ltd 演算増幅回路
JP3506561B2 (ja) 1996-06-27 2004-03-15 沖電気工業株式会社 出力回路
JPH1130975A (ja) 1997-05-13 1999-02-02 Oki Electric Ind Co Ltd 液晶表示装置の駆動回路及びその駆動方法
JP3161366B2 (ja) 1997-05-30 2001-04-25 日本電気株式会社 可変スルレートバッファ
US5917378A (en) * 1997-06-27 1999-06-29 Industrial Technology Research Institute Rail-to-rail type of operational amplifier with a low offset voltage achieved by mixed compensation
KR19990081272A (ko) * 1998-04-28 1999-11-15 윤종용 액정표시장치 소스 드라이버의 출력 구동회로
JP3478989B2 (ja) * 1999-04-05 2003-12-15 Ｎｅｃエレクトロニクス株式会社 出力回路
KR100759974B1 (ko) 2001-02-26 2007-09-18 삼성전자주식회사 액정 표시 장치 및 그의 구동 방법.
KR100482312B1 (ko) * 2003-01-20 2005-04-14 엘지전자 주식회사 연산증폭기
JP4342910B2 (ja) * 2003-10-31 2009-10-14 Ｎｅｃエレクトロニクス株式会社 差動増幅回路
KR100674912B1 (ko) * 2004-09-24 2007-01-26 삼성전자주식회사 슬루 레이트（ｓｌｅｗ ｒａｔｅ）를 개선시킨 차동 증폭회로

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7952553B2 (en) 2006-06-12 2011-05-31 Samsung Electronics Co., Ltd. Amplifier circuits in which compensation capacitors can be cross-connected so that the voltage level at an output node can be reset to about one-half a difference between a power voltage level and a common reference voltage level and methods of operating the same
US8237697B2 (en) 2006-06-12 2012-08-07 Samsung Electronics Co., Ltd. Amplifier circuits in which compensation capacitors can be cross-connected so that the voltage level at an output node can be reset to about one-half a difference between a power voltage level and a common reference voltage level and methods of operating the same
KR101493276B1 (ko) * 2007-05-09 2015-02-16 삼성디스플레이 주식회사 타이밍 컨트롤러, 액정 표시 장치 및 액정 표시 장치의구동 방법
KR101349780B1 (ko) * 2007-06-20 2014-01-15 엘지디스플레이 주식회사 액정표시장치의 공통전압 구동회로
KR101388221B1 (ko) * 2007-07-31 2014-04-23 삼성전자주식회사 빠른 슬루율을 가지는 레일-투-레일 연산 증폭기 및 이를구비하는 디스플레이 구동 집적회로
US8817010B2 (en) 2010-06-04 2014-08-26 Samsung Electronics Co., Ltd. Circuit for controlling data driver and display device including the same
US9842526B2 (en) 2013-10-08 2017-12-12 Samsung Display Co., Ltd. Flat panel display and driving method thereof

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