KR20060059074A

KR20060059074A - 순차 주사 및 비월 주사 겸용 스캔 드라이버

Info

Publication number: KR20060059074A
Application number: KR1020040098245A
Authority: KR
Inventors: 신동용
Original assignee: 삼성에스디아이 주식회사
Priority date: 2004-11-26
Filing date: 2004-11-26
Publication date: 2006-06-01
Also published as: KR100601377B1; CN1783190A; CN100535971C

Abstract

순차 주사 동작 및 비월 주사 동작을 선택적으로 수행할 수 있는 스캔 드라이버가 개시된다. 스캔 드라이버는 다수의 주사 유닛들을 가진다. 홀수 주사 신호 또는 짝수 주사 신호를 발생하기 위한 주사 유닛은 플립 플롭 및 상기 플립 플롭을 구성하는 래치들의 출력 신호를 논리 연산하기 위한 주사 신호 발생부를 가진다. 클럭 신호에 동기되어 출력되는 래치들의 출력 신호들은 모드 선택 신호에 의해 논리 연산되어 출력된다.

Description

순차 주사 및 비월 주사 겸용 스캔 드라이버{Scan Driver of selectively performing Progressive Scan and Interaced Scan}

도 1은 본 발명의 본 발명의 제1 실시예에 따른 순차 주사 및 비월 주사 겸용 스캔 드라이버를 도시한 블록도이다.

도 2는 본 발명의 제1 실시예에 따른 홀수 주사 유닛 또는 짝수 주사 유닛을 도시한 회로도이다.

도 3a 및 도 3b는 본 발명의 제1 실시예에 따라 상기 도 2의 주사 유닛의 동작을 설명하기 위한 타이밍도들이다.

도 4는 본 발명의 제1 실시예에 따른 스캔 드라이버를 도시한 회로도이다.

도 5a 및 도 5b는 본 발명의 제1 실시예에 따라 상기 도 4에 도시된 스캔 드라이버 회로의 동작을 설명하기 위한 타이밍도들이다.

도 6은 본 발명의 제2 실시예에 따른 스캔 드라이버를 도시한 블록도이다.

도 7는 본 발명의 제2 실시예에 따른 짝수 주사 유닛을 도시한 회로도이다.

도 8a 및 도 8b는 본 발명의 제2 실시예에 따른 짝수 주사 유닛의 동작을 설명하기 위한 타이밍도들이다.

도 9는 본 발명의 제2 실시예에 따른 스캔 드라이버를 도시한 회로도이다.

도 10a 및 도 10b는 본 발명의 제2 실시예에 따라 상기 도 9에 도시된 스캔 드라이버 회로의 동작을 설명하기 위한 타이밍도들이다.

* 도면의 주요부분에 대한 부호의 설명 *

100, 300, 400, 600 : 홀수 주사 신호 발생부

120, 320, 420, 620 : 짝수 주사 신호 발생부

200, 500 : 플립 플롭 220, 520 : 주사 신호 발생부

본 발명은 평판 디스플레이 장치의 스캔 드라이브에 관한 것으로, 더욱 상세하게는 순차 주사(Progressive Scan) 및 비월 주사(Interlaced Scan)을 선택적으로 수행하는 스캔 드라이버에 관한 것이다.

스캔 드라이버는 평판 디스플레이 장치에 필수적으로 요구되는 회로이다. 상기 스캔 드라이버는 평판 패널상에 행과 열로 배치된 다수의 화소들을 구동하는데 사용된다. 즉, 스캔 드라이버는 다수의 화소들을 구동하기 위해 하나의 행을 단위로 선택된 행에 배치된 화소들을 발광시키거나, 선택된 화소들에 데이터가 인가되도록 한다.

통상 한 프레임의 영상을 구성하기 위해, 한 프레임의 영상이 디스플레이되 는 주기를 규정하는 수직 동기 신호와 한 프레임의 영상을 구성하는 다수의 화소 라인들 중 각각의 라인을 구동하는 수평 동기 신호가 요구된다. 수평 동기 신호가 활성화되는 동안, 상기 수평 동기 신호가 인가되는 라인에 배치된 화소들에는 영상 데이터가 입력된다.

수동 매트릭스 타입의 디스플레이 장치의 경우, 영상 데이터의 입력과 동시에 화소가 발광을 개시하고, 능동 매트릭스 타입의 디스플레이 장치의 경우, 입력되는 영상 데이터를 저장한 다음, 소정의 시간이 경과된 후 하나의 라인 전체를 발광시키는 동작을 수행한다.

액정 디스플레이 장치, 유기전계발광장치, 플라즈마 디스플레이 장치 등에서, 상기 수평 동기 신호를 주사 신호로 부른다. 따라서, 이하 각각의 라인을 선택하여 활성화하는 신호를 주사 신호라 칭한다.

상기 주사 신호를 화소들이 배치된 패널에 공급하는 회로가 스캔 드라이버이다. 스캔 드라이버는 패널을 구성하는 각각의 라인들에 주사 신호를 공급한다. 주사 신호의 공급을 통해 각각의 라인을 선택하고 활성화하는 방법은 순차 주사 및 비월 주사가 있다.

순차 주사는 패널을 구성하는 라인들에 순차적으로 주사 신호를 공급한다. 즉, 제1 라인부터 최종 라인까지 순서대로 주사 신호를 공급하는 주사 방식이다.

비월 주사는 두 번에 걸쳐 한 프레임의 화면을 표시한다. 즉, 첫 번째는 홀수번째의 라인들 순차적으로 주사 신호를 공급하고, 두 번째는 짝수번째의 라인들을 순차적으로 주사 신호를 공급하는 주사 방식이다.

따라서, 하나의 평판 디스플레이 장치는 순차 주사 및 비월 주사 중 어느 하나를 고정적으로 선택하여 디스플레이하게 된다. 이는 순차 주사 및 비월 주사는 주사 방식이 서로 상이하며, 순차 주사와 비월 주사를 선택적으로 수행할 수 있는 스캔 드라이버를 구비하지 않기 때문이다.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 순차 주사 및 비월 주사를 선택적으로 수행할 수 있는 스캔 드라이버를 제공하는데 있다.

상기 목적을 달성하기 위한 본 발명은, 다수의 홀수 주사 유닛들을 가지고, 모드 선택 신호에 따라 홀수 클럭 신호에 동기된 홀수 주사 신호를 발생하기 위한 홀수 주사 신호 발생부; 및 다수의 짝수 주사 유닛들을 가지고, 상기 모드 선택 신호에 따라 짝수 클럭 신호에 동기된 짝수 주사 신호를 발생하기 위한 짝수 주사 신호 발생부를 포함하고, 각각의 홀수 주사 유닛은 제1 래치 및 상기 제1 래치의 출력을 수신하는 제2 래치를 가지는 홀수 플립 플롭; 및 상기 모드 선택 신호에 따라 상기 제1 래치의 출력을 반전하거나, 상기 제1 래치 출력의 반전된 신호와 상기 제2 래치의 출력에 대해 논리합 연산을 수행하기 위한 홀수 주사 신호 형성부를 가지며, 각각의 짝수 주사 유닛은 제3 래치 및 상기 제3 래치의 출력을 수신하는 제4 래치를 가지는 짝수 플립 플롭; 및 상기 모드 선택 신호에 따라 상기 제3 래치의 출력을 반전하거나, 상기 제3 래치의 반전된 신호와 상기 제4 래치의 출력에 대해 논리합 연산을 수행하기 위한 짝수 주사 신호 형성부를 포함하는 순차 주사 및 비월 주사 겸용 스캔 드라이버를 제공한다.

또한, 본 발명의 상기 목적은, 다수의 홀수 주사 유닛들을 가지고, 모드 선택 신호에 따라 클럭 신호에 동기된 홀수 주사 신호를 발생하기 위한 홀수 주사 신호 발생부; 및 다수의 짝수 주사 유닛들을 가지고, 상기 모드 선택 신호에 따라 상기 클럭 신호에 동기된 짝수 주사 신호를 발생하기 위한 짝수 주사 신호 발생부를 포함하고, 각각의 홀수 주사 유닛은 제1 래치 및 상기 제1 래치의 출력을 수신하는 제2 래치를 가지는 홀수 플립 플롭; 및 상기 모드 선택 신호에 따라 상기 제1 래치의 출력을 반전하거나, 상기 제1 래치 출력의 반전된 신호와 상기 제2 래치의 출력에 대해 논리합 연산을 수행하기 위한 홀수 주사 신호 형성부를 가지며, 각각의 짝수 주사 유닛은 제3 래치 및 상기 제3 래치의 출력을 수신하는 제4 래치를 가지는 짝수 플립 플롭; 및 상기 모드 선택 신호에 따라 상기 제3 래치의 출력을 반전하거나, 상기 제3 래치의 반전된 신호와 상기 제4 래치의 출력에 대해 논리합 연산을 수행하기 위한 짝수 주사 신호 형성부를 포함하는 순차 주사 및 비월 주사 겸용 스캔 드라이버의 제공을 통해서도 달성될 수 있다.

이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.

실시예 1

도 1을 참조하면, 본 실시예에 따른 스캔 드라이버는 홀수 주사 신호 발생부(100) 및 짝수 주사 신호 발생부(120)를 가진다.

홀수 주사 신호 발생부(100)는 직렬 연결된 다수의 홀수 주사 신호 유닛들을 가진다. 각각의 홀수 주사 신호 유닛은 플립 플롭의 구조를 가진다. 따라서 상기 홀수 주사 신호 발생부(100)는 시프트 레지스터이며, 입력되는 클럭에 대해 1주기씩 시프트된 데이터를 출력한다.

제1 홀수 주사 유닛 SCUO1은 홀수 개시 펄스 VSPO를 입력으로 가진다. 또한, 제어단자 CT에는 모드 선택 신호 MODE가 입력된다. 상기 제1 홀수 주사 유닛 SCU01은 홀수 클럭 신호 CLKO의 상승 에지에서 입력 신호를 샘플링하고 논리 연산을 통해 제1 주사 신호 select[1]을 출력한다. 또한, 입력 신호인 홀수 개시 펄스 VSPO가 샘플링되는 시점보다 1/2클럭 지연된 하강 에지에서 샘플링된 데이터를 출력 단자 out로 출력한다. 따라서, 홀수 클럭 신호 CLKO의 상승 에지에서 샘플링된 입력 데이터는 홀수 클럭 신호 CLKO의 하강 에지에서 출력된다. 홀수 클럭 신호 CLKO의 하강 에지에서 출력된 데이터는 제2 홀수 주사 유닛 SCUO2에 입력된다.

상술한 인접한 홀수 주사 유닛들 사이의 연결 관계, 모드 선택 신호 MODE의 입력 및 홀수 클럭 신호 CLKO의 인가는 제n 홀수 주사 유닛까지 확장되어 진행된다. 즉, 모드 선택 신호 MODE 및 홀수 클럭 신호 CLKO는 홀수 주사 신호 발생부(100)의 모든 홀수 주사 유닛들에 병렬로 입력되고, 각각의 홀수 주사 유닛은 인접 한 홀수 주사 유닛들과 직렬로 연결되는 구조를 가진다. 따라서, 홀수 주사 유닛들은 홀수 주사 신호들 select[1,3,5,...,2n-1]을 출력한다. 각각의 홀수 주사 신호는 인접한 홀수 주사 신호와 홀수 클럭 신호 CLKO의 1주기 시간 간격을 가진다.

짝수 주사 신호 발생부(120)는 직렬 연결된 다수의 짝수 주사 신호 유닛들을 가진다. 각각의 짝수 주사 신호 유닛은 플립 플롭의 구조를 가진다. 따라서 상기 짝수 주사 신호 발생부(120)는 시프트 레지스터이며, 입력되는 클럭에 대해 1주기씩 시프트된 데이터를 출력한다.

제1 짝수 주사 유닛 SCUE1은 짝수 개시 펄스 VSPE를 입력으로 가진다. 순차 주사 동작의 경우, 상기 짝수 개시 펄스 VSPE는 상기 홀수 개시 펄스 VSPO에 비해 1/2클럭의 위상차를 가짐이 바람직하다. 또한, 비월 주사 동작의 경우, 상기 짝수 개시 펄스 VSPE는 1/2 프레임 주기만큼 지연된 신호임이 바람직하다.

상기 제1 짝수 주사 유닛 SCUE1의 제어단자 CT에는 모드 선택 신호 MODE가 입력된다. 상기 제1 짝수 주사 유닛 SCUE1은 짝수 클럭 신호 CLKE의 상승 에지에서 짝수 개시 펄스 VSPE를 샘플링하고 논리 연산을 통해 제2 주사 신호 select[2]을 출력한다. 또한, 입력 신호인 짝수 개시 펄스 VSPE가 샘플링되는 시점보다 1/2클럭 지연된 짝수 클럭 신호 CLKE의 하강 에지에서 샘플링된 데이터를 출력 단자 out로 출력한다. 따라서, 짝수 클럭 신호 CLKE의 상승 에지에서 샘플링된 입력 데이터는 짝수 클럭 신호 CLKE의 하강 에지에서 출력된다. 짝수 클럭 신호 CLKE의 하강 에지에서 출력된 데이터는 제2 짝수 주사 유닛 SCUO2에 입력된다.

상술한 인접한 짝수 주사 유닛들 사이의 연결 관계, 모드 선택 신호 MODE의 입력 및 짝수 클럭 신호 CLKE의 인가는 제n 짝수 주사 유닛까지 확장되어 진행된다. 즉, 모드 선택 신호 MODE 및 짝수 클럭 신호 CLKE는 짝수 주사 신호 발생부(120)의 모든 짝수 주사 유닛들에 병렬로 입력되고, 짝수 주사 유닛은 인접한 짝수 주사 유닛들과 직렬로 연결되는 구조를 가진다. 따라서, 짝수 주사 유닛들은 짝수 주사 신호들 select[2,4,...,2n]을 출력한다. 각각의 짝수 주사 신호는 인접한 짝수 주사 신호와 짝수 클럭 신호 CLKE의 1주기 시간 간격을 가진다.

도 2를 참조하면, 상기 주사 유닛은 플립 플롭(200) 및 주사 신호 형성부(220)를 가진다.

상기 플립 플롭(200)은 홀수 클럭 신호 CLKO 또는 짝수 클럭 신호 CLKE의 상승 에지에서 샘플링된 데이터를 1/2 클럭 지연된 하강 에지에서 출력한다. 이를 위해 상기 플립 플롭(200)은 직렬 연결된 2개의 래치(201, 203)로 구성된다. 상기 도 2에서는 용이한 이해를 위해 홀수 클럭 신호 CLKO 또는 짝수 클럭 신호 CLKE를 클럭 신호 CLK로 명명한다.

제1 래치(201)는 입력 신호를 클럭의 상승 구간에서 수신하기 위한 제1 샘플러(2011) 및 클럭의 하이 레벨 구간에서 제1 샘플러(2011)에 입력된 입력 신호를 출력하고, 클럭의 로우 레벨 구간에서 하이 레벨 구간의 입력 신호를 저장하기 위한 제1 홀더(2013)로 구성된다. 따라서, 클럭의 상승 에지에서 입력 신호는 샘플링되어 출력되며, 클럭의 하강 에지에서 입력 신호는 입력이 차단된다. 클럭의 로우 레벨 구간 동안, 하이 레벨 구간 동안에 입력된 신호가 출력된다.

제2 래치(203)는 제1 래치(201)의 출력 신호 SR을 클럭의 로우 레벨 구간에서 수신하여 출력하고, 클럭의 하이 레벨 구간 동안 로우 레벨 구간에 입력된 신호를 저장하고 이를 출력한다. 상기 제2 래치(203)는 제1 래치(201)의 출력 신호 SR을 클럭의 로우 레벨 구간에서 수신하고 출력하기 위한 제2 샘플러(2031) 및 클럭의 하이 레벨 구간에서 샘플링된 출력 신호 SR을 저장하기 위한 제2 홀더(2033)를 가진다. 따라서, 클럭의 하강 에지에서 제1 래치(201)의 출력 신호 SR은 샘플링되어 출력되며, 클럭의 상승 에지에서 제1 래치(201)의 출력 신호 SR의 입력은 차단된다. 클럭의 하이 레벨 구간 동안, 클럭의 로우 레벨 구간 동안에 입력된 신호가 출력된다.

주사 신호 형성부(220)는 2개의 NAND 게이트(221, 223)로 구성된다. 제1 NAND 게이트(221)는 모드 선택 신호 MODE 및 제2 래치(203)의 출력 신호를 입력으로 가진다.

모드 선택 신호 MODE가 로우 레벨을 가지는 경우, 제2 래치(203)의 출력 신호에 관계없이 상기 제1 NAND 게이트(221)는 하이 레벨을 출력한다. 즉, 로우 레벨을 가지는 모드 선택 신호 MODE에 의해 제2 래치(203)의 출력 신호는 마스킹된다. 또한, 모드 선택 신호 MODE가 하이 레벨을 가지는 경우, 제1 NAND 게이트(221)는 제2 래치(203)의 출력 신호를 반전하여 출력한다.

제2 NAND 게이트(223)는 제1 래치(201)의 출력 신호 SR 및 상기 제1 NAND 게이트(221)의 출력을 입력으로 가진다. 모드 선택 신호 MODE가 로우 레벨을 가지는 경우, 제1 NAND 게이트(221)의 출력은 하이 레벨을 가지므로 상기 제2 NAND 게이트(223)는 제1 래치(201)의 출력 신호 SR을 반전하여 출력한다.

또한, 모드 선택 신호 MODE가 하이 레벨을 가지는 경우, 제1 NAND 게이트(221)는 제2 래치(203)의 출력의 반전된 신호와 제1 래치(201)의 출력 신호 SR을 NAND 연산하여 출력한다. 따라서, 제2 래치(203)의 출력이 로우 레벨이고, 제1 래치(201)의 출력 SR이 하이 레벨인 구간에서만, 상기 제2 NAND 게이트(223)는 로우 레벨의 신호를 출력 단자 SC를 통해 출력한다.

도 3a는 모드 선택 신호 MODE가 로우 레벨을 가지는 경우, 상기 도 2의 주사 유닛의 동작을 설명하기 위한 타이밍도이다.

도 3a를 참조하면, 클럭 신호 CLK의 제1 주기의 상승 에지에서 입력 신호 in은 샘플링되고 제1 래치(201)를 통해 출력된다. 제1 주기의 상승 에지에서 입력 신호 in은 하이 레벨을 가지므로 제1 래치(201)의 출력 신호 SR은 하이 레벨을 출력한다. 또한, 제1 주기의 로우 레벨 구간에서는 샘플링된 출력을 저장하며 출력하므로, 제1 주기의 로우 레벨 구간에서는 제1 래치(201)의 출력 신호 SR은 레벨의 변화없이 하이 레벨을 유지한다.

제2 주기의 상승 에지에서 제1 래치(201)는 입력 신호 in을 샘플링하고 출력한다. 상기 제2 주기의 상승 에지에서 입력 신호 in은 로우 레벨을 가지므로 제1 래치의 출력 신호 SR은 로우 레벨을 출력하게 된다. 따라서 제1 래치(201)는 제1 주기의 상승 에지에서 입력 신호 in을 샘플링하여 출력하고, 제2 주기의 상승 에지에서 입력 신호 in을 다시 샘플링하여 출력한다.

제2 래치(203)는 제1 래치(201)의 출력 신호 SR을 클럭 신호 CLK의 하강 에지에서 샘플링하고 출력한다. 즉, 제1 주기의 하강 에지에서 출력 신호 SR은 하이 레벨을 가지므로 제2 래치(203)의 출력 단자 out에는 하이 레벨이 출력된다. 또한, 제2 주기의 하강 에지에서 출력 신호 SR은 로우 레벨을 가지므로 제2 래치(203)의 출력 단자 out에는 로우 레벨이 출력된다.

모드 선택 신호 MODE는 로우 레벨이므로, 상기 도 2에 도시된 제1 NAND 게이트(221)는 제2 래치(203)의 레벨의 출력을 마스킹한다. 즉, 상기 제2 래치(203)의 출력 레벨에 관계없이 하이 레벨을 출력한다. 하이 레벨을 가지는 제1 NAND 게이트(221)의 출력은 제2 NAND 게이트(223)에 입력된다. 제2 NAND 게이트(223)는 제1 래치의 출력 신호 SR을 반전하여 출력한다.

따라서, 주사 유닛의 출력단자 SC에는 클럭 신호 CLK의 제1 주기에서 로우 레벨을 가지는 신호를 출력한다.

도 3b는 모드 선택 신호 MODE가 하이 레벨을 가지는 경우, 상기 도 2의 주사 유닛의 동작을 설명하기 위한 타이밍도이다.

도 3b를 참조하면, 입력 신호 in에 대한 제1 래치(201)에서의 샘플링 동작 및 제1 래치(201)의 출력 신호 SR에 대한 제2 래치(203)에서의 샘플링 동작은 상기 도 3a에서 설명된 바와 동일하다. 따라서, 제1 래치(201)의 출력 신호 SR 및 제2 래치(203)의 출력 단자 out에서의 출력 신호는 상기 도 3a의 신호들과 동일한 파형 을 가진다.

다만, 모드 선택 신호 MODE가 하이 레벨을 가지므로 제1 NAND 게이트(221) 및 제2 NAND 게이트(223)의 동작은 상기 도 3a에서 설명된 동작과 다른 동작을 가진다.

모드 선택 신호 MODE가 하이 레벨을 가지므로 제1 NAND 게이트(221)는 제2 래치(203)의 출력 신호를 반전한다. 따라서, 제1 NAND 게이트(221)의 출력은 클럭 신호 CLK의 제1 주기의 로우 레벨 구간 및 제2 주기의 하이 레벨 구간에서만 로우 레벨을 가진다. 상기 제1 NAND 게이트(221)의 출력은 제2 NAND 게이트(223)에 입력된다. 또한, 제2 NAND 게이트(223)에는 제1 래치(201)의 출력신호 SR이 입력된다. 제2 NAND 게이트(223)는 입력되는 데이터가 모두 하이 레벨인 경우에만 로우 레벨의 신호를 출력하므로, 출력단자 SC에는 제1 주기의 하이 레벨 구간에서 로우 레벨을 가지는 신호가 출력된다.

도 4를 참조하면, 상기 도 2에 도시된 주사 유닛은 홀수 주사 신호 발생부(100)의 주사 유닛 및 짝수 주사 신호 발생부(120)의 주사 유닛에 적용된다.

상기 도 2에 도시된 바대로, 각각의 주사 유닛의 제2 NAND 게이트의 출력 신호는 주사 신호 out[1,2,...,2n-1,2n]을 구성한다.

홀수 주사 신호 발생부(100)의 각각의 주사 유닛은 홀수 클럭 신호 CLKO를 수신하고, 상기 홀수 클럭 신호 CLKO의 상승 에지 구간에 동기된 홀수 주사 신호 select[1,3,...,2n-1]을 출력한다. 짝수 주사 신호 발생부(120)의 각각의 주사 유 닛은 짝수 클럭 신호 CLKE를 수신하고, 상기 짝수 클럭 신호 CLKE의 상승 에지 구간에 동기된 짝수 주사 신호 select[2,4,...,2n]을 출력한다.

도 5a는 순차 주사 동작을 수행하는 스캔 드라이버의 동작을 설명하기 위한 타이밍도이다.

이하, 도 5a에 도시된 순차 주사 동작을 상기 도 4에 도시된 회로도를 근거로 설명한다.

먼저, 홀수 개시 펄스 VSPO가 홀수 주사 신호 선택부(300)의 제1 홀수 주사 유닛 SCUO1에 입력된다. 상기 제1 홀수 주사 유닛 SCUO1은 홀수 클럭 신호 CLKO의 상승 에지에서 홀수 개시 펄스 VSPO를 샘플링한다.

따라서 제1 홀수 주사 유닛 SCUO1의 제1 래치(3011)는 홀수 클럭 신호 CLKO의 제1 주기 동안 하이 레벨을 가지는 출력 SRO1을 출력한다. 또한, 제1 홀수 주사 유닛 SCUO1의 제2 래치(3012)는 상기 출력 SRO1을 홀수 클럭 신호 CLKO의 제1 주기의 하강에지에서 샘플링하고 출력한다. 상기 제1 홀수 주사 유닛 SCUO1의 출력 SRO2는 제2 홀수 주사 유닛 SCUO2에 입력되고, 제1 홀수 주사 유닛 SCUO1의 홀수 주사 신호 형성부인 제1 주사 신호 형성부(301)에 입력된다.

순차 주사 방식에서 모드 선택 신호 MODE는 하이 레벨로 설정된다. 따라서, 제1 주사 신호 형성부(301)의 제1 NAND 게이트는 제1 홀수 주사 유닛 SCUO1의 제2 래치(3011)의 출력 SRO2을 반전하여 출력한다. 출력 신호 SRO2의 반전된 신호는 제 1 주사 신호 형성부(301)의 제2 NAND 게이트에 입력된다. 제2 NAND 게이트는 상기 제1 홀수 주사 유닛 SCUO1의 제1 래치(3011)의 출력 SRO1 및 제2 래치(3012)의 출력 신호 SRO2의 반전된 신호를 입력으로 가진다.

상기 제1 주사 신호 형성부(301)의 제2 NAND 게이트는 2개의 입력이 하이 레벨인 경우에만 로우 레벨을 출력한다. 따라서, 출력 신호 SRO1이 하이 레벨이고 출력 신호 SRO2가 로우 레벨인 구간에서만 제1 주사 신호 select[1]은 로우 레벨이 된다. 즉, 홀수 클럭 신호 CLKO의 제1 주기의 하이 레벨 구간에서 제1 주사 신호 select[1]은 로우 레벨을 가진다.

제2 홀수 주사 유닛 SCUO2로 입력된 출력 신호 SRO2는 홀수 클럭 신호 CLKO의 제2 주기의 상승 에지에서 샘플링된다.

따라서 제2 홀수 주사 유닛 SCUO2의 제1 래치(3031)는 홀수 클럭 신호 CLKO의 제2 주기 동안 하이 레벨을 가지는 출력 SRO3을 출력한다. 또한, 제2 홀수 주사 유닛 SCUO2의 제2 래치(3032)는 상기 출력 SRO3을 홀수 클럭 신호 CLKO의 제2 주기의 하강 에지에서 샘플링하고 출력한다. 상기 제2 홀수 주사 유닛 SCUO2의 출력 SRO4는 제3 홀수 주사 유닛 SCUO3에 입력되고, 제2 홀수 주사 유닛 SCUO2의 제3 주사 신호 형성부(303)에 입력된다.

모드 선택 신호 MODE는 하이 레벨이므로, 제3 주사 신호 형성부(303)의 제1 NAND 게이트는 제2 홀수 주사 유닛 SCUO2의 제2 래치(3032)의 출력 SRO4을 반전하여 출력한다. 출력 신호 SRO4의 반전된 신호는 제3 주사 신호 형성부(303)의 제2 NAND 게이트에 입력된다. 제2 NAND 게이트는 상기 제2 홀수 주사 유닛 SCUO2의 제1 래치(3031)의 출력 SRO3 및 제2 래치(3032)의 출력 신호 SRO4의 반전된 신호를 입력으로 가진다.

상기 제3 주사 신호 형성부(303)의 제2 NAND 게이트는 2개의 입력이 하이 레벨인 경우에만 로우 레벨을 출력한다. 따라서, 출력 신호 SRO3이 하이 레벨이고 출력 신호 SRO4가 로우 레벨인 구간에서만 제3 주사 신호 select[3]은 로우 레벨이 된다.

즉, 홀수 클럭 신호 CLKO의 제2 주기의 하이 레벨 구간에서 제3 주사 신호 select[3]은 로우 레벨을 가진다.

상술한 동작에 따라, 제n 홀수 주사 신호 유닛 SCUOn은 홀수 클럭 신호 CLKO의 n번째 주기의 하이 레벨 구간에서 로우 레벨을 가지는 제2n-1 주사 신호 select[2n-1]을 출력한다.

또한, 짝수 개시 펄스 VSPE가 짝수 주사 신호 발생부(320)의 제1 짝수 주사 유닛 SCUE1에 입력된다. 상기 짝수 개시 펄스 VSPE는 상기 홀수 개시 펄스 VSPO와 1/2 클럭의 위상차를 가짐이 바람직하다. 또한, 상기 짝수 클럭 신호 CLKE는 상기 홀수 클럭 신호 CLKO의 반전된 파형을 가진다.

상기 제1 짝수 주사 유닛 SCUE1은 짝수 클럭 신호 CLKE의 상승 에지에서 짝수 개시 펄스 VSPE를 샘플링한다. 따라서 제1 짝수 주사 유닛 SCUE1의 제1 래치(3221)는 짝수 클럭 신호 CLKE의 제1 주기 동안 하이 레벨을 가지는 출력 SRE1을 출력한다.

또한, 제1 짝수 주사 유닛 SCUE1의 제2 래치(3222)는 상기 출력 SRE1을 짝수 클럭 신호 CLKE의 제1 주기의 하강 에지에서 샘플링하고 출력한다. 상기 제1 짝수 주사 유닛 SCUE1의 출력 SRE2는 제2 짝수 주사 유닛 SCUE2에 입력되고, 제1 짝수 주사 유닛 SCUE1의 짝수 주사 신호 형성부인 제2 주사 신호 형성부(322)에 입력된다.

순차 주사 방식에서 모드 선택 신호 MODE는 하이 레벨로 설정된다. 따라서, 제2 주사 신호 형성부(322)의 제1 NAND 게이트는 제1 짝수 주사 유닛 SCUE1의 제2 래치(3222)의 출력 SRE2을 반전하여 출력한다. 출력 신호 SRE2의 반전된 신호는 제2 주사 신호 형성부(322)의 제2 NAND 게이트에 입력된다. 제2 NAND 게이트는 상기 제1 짝수 주사 유닛 SCUE1의 제1 래치(3221)의 출력 SRE1 및 제2 래치(3222)의 출력 신호 SRE2의 반전된 신호를 입력으로 가진다.

상기 제2 주사 신호 형성부(322)의 제2 NAND 게이트는 2개의 입력이 하이 레벨인 경우에만 로우 레벨을 출력한다. 따라서, 출력 신호 SRE1이 하이 레벨이고 출력 신호 SRE2가 로우 레벨인 구간에서만 제2 주사 신호 select[2]은 로우 레벨이 된다. 즉, 짝수 클럭 신호 CLKE의 제1 주기의 하이 레벨 구간에서 제2 주사 신호 select[2]은 로우 레벨을 가진다.

제2 짝수 주사 유닛 SCUE2로 입력된 출력 신호 SRE2는 짝수 클럭 신호 CLKE의 제 2 주기의 상승 에지에서 샘플링된다.

따라서 제2 짝수 주사 유닛 SCUE2의 제1 래치(3241)는 짝수 클럭 신호 CLKE의 제2 주기 동안 하이 레벨을 가지는 출력 SRE3을 출력한다. 또한, 제2 짝수 주사 유닛 SCUE2의 제2 래치(3242)는 상기 출력 SRE3을 짝수 클럭 신호 CLKE의 제2 주기 의 하강 에지에서 샘플링하고 출력한다. 상기 제2 짝수 주사 유닛 SCUE2의 출력 SRE4는 제3 짝수 주사 유닛 SCUE3에 입력되고, 제2 짝수 주사 유닛 SCUE2의 제4 주사 신호 형성부(324)에 입력된다.

모드 선택 신호 MODE는 하이 레벨이므로, 제4 주사 신호 형성부(324)의 제1 NAND 게이트는 제2 짝수 주사 유닛 SCUE2의 제2 래치(3242)의 출력 SRE4을 반전하여 출력한다. 출력 신호 SRE4의 반전된 신호는 제4 주사 신호 형성부(324)의 제2 NAND 게이트에 입력된다. 제2 NAND 게이트는 상기 제2 짝수 주사 유닛 SCUE2의 제1 래치(3241)의 출력 SRE3 및 제2 래치(3242)의 출력 신호 SRE4의 반전된 신호를 입력으로 가진다.

상기 제4 주사 신호 형성부(324)의 제2 NAND 게이트는 2개의 입력이 하이 레벨인 경우에만 로우 레벨을 출력한다. 따라서, 출력 신호 SRE3이 하이 레벨이고 출력 신호 SRE4가 로우 레벨인 구간에서만 제4 주사 신호 select[4]은 로우 레벨이 된다. 즉, 짝수 클럭 신호 CLKE의 제2 주기의 하이 레벨 구간에서 제4 주사 신호 select[4]은 로우 레벨을 가진다.

상술한 동작에 따라, 제n 짝수 주사 신호 유닛 SCUEn은 짝수 클럭 신호 CLKE의 n번째 주기의 하이 레벨 구간에서 로우 레벨을 가지는 제2n 주사 신호 select[2n]을 출력한다.

따라서, 각각의 주사 신호 select[1,2,...,2n-1,2n]은 1/2 클럭 주기의 위상차를 가지고 순차적으로 출력된다.

도 5b는 비월 주사 동작을 수행하는 스캔 드라이버의 동작을 설명하기 위한 타이밍도이다.

이하, 도 5b에 도시된 비월 주사 동작을 상기 도 4에 도시된 회로도를 근거로 설명한다.

먼저, 영상이 디스플레이되는 시간적 단위인 프레임은 홀수 필드 구간과 짝수 필드 구간으로 나누어진다. 비월 주사 동작이 수행되기 위해 홀수 필드 구간 동안 홀수 주사 신호 발생부는 홀수 주사 신호들 select[1,3,...,2n-1]을 발생한다. 또한 짝수 필드 구간 동안 짝수 주사 신호 발생부는 짝수 주사 신호들 select[2,4,...,2n]을 발생한다.

또한, 홀수 클럭 신호 CLKO 및 짝수 클럭 신호 CLKE는 동일한 파형을 가진다. 따라서, 용이한 이해를 위해 홀수 주사 신호 발생부(300) 및 짝수 주사 신호 발생부(320)에 클럭 신호 CLK가 입력되는 것으로 설명한다.

먼저, 홀수 필드 구간이 시작되는 시점 직전에 홀수 개시 펄스 VSPO가 홀수 주사 신호 발생부(300)의 제1 홀수 주사 유닛 SCUO1에 입력된다. 상기 제1 홀수 주사 유닛 SCUO1은 클럭 신호 CLK의 상승 에지에서 홀수 개시 펄스 VSPO를 샘플링한다.

따라서 제1 홀수 주사 유닛 SCUO1의 제1 래치(3011)는 클럭 신호 CLK의 제1 주기 동안 하이 레벨을 가지는 출력 SRO1을 출력한다. 또한, 제1 홀수 주사 유닛 SCUO1의 제2 래치(3012)는 상기 출력 SRO1을 클럭 신호 CLK의 제1 주기의 하강 에지에서 샘플링하고 출력한다. 상기 제1 홀수 주사 유닛 SCUO1의 출력 SRO2는 제2 홀수 주사 유닛 SCUO2에 입력되고, 제1 홀수 주사 유닛 SCUO1의 제1 주사 신호 형 성부(301)에 입력된다.

비월 주사 방식에서 모드 선택 신호 MODE는 로우 레벨로 설정된다. 따라서, 제1 주사 신호 형성부(301)의 제1 NAND 게이트는 출력 신호 SRO2에 관계없이 하이 레벨을 출력한다. 하이 레벨을 가지는 제1 주사 신호 형성부(301)의 제1 NAND 게이트의 출력은 제1 주사 신호 형성부(301)의 제2 NAND 게이트에 입력된다.

제2 NAND 게이트는 상기 제1 홀수 주사 유닛 SCUO1의 제1 래치(3011)의 출력 SRO1 및 하이 레벨을 가지는 제1 NAND 게이트의 출력을 입력으로 가진다. 따라서, 상기 제2 NAND 게이트는 출력 신호 SRO1을 반전하여 출력한다. 즉, 클럭 신호 CLK의 제1 주기 구간에서 제1 주사 신호 select[1]은 로우 레벨을 가진다.

제2 홀수 주사 유닛 SCUO2로 입력된 출력 신호 SRO2는 클럭 신호 CLK의 제2 주기의 상승 에지에서 샘플링된다. 따라서 제2 홀수 주사 유닛 SCUO2의 제1 래치(3031)는 클럭 신호 CLK의 제2 주기 동안 하이 레벨을 가지는 출력 SRO3을 출력한다. 또한, 제2 홀수 주사 유닛 SCUO2의 제2 래치(3032)는 상기 출력 SRO3을 클럭 신호 CLK의 제2 주기의 하강 에지에서 샘플링하고 출력한다. 상기 제2 홀수 주사 유닛 SCUO2의 출력 SRO4는 제3 홀수 주사 유닛 SCUO3에 입력되고, 제2 홀수 주사 유닛 SCUO2의 제3 주사 신호 형성부(303)에 입력된다.

모드 선택 신호 MODE는 로우 레벨이므로, 제3 주사 신호 형성부(303)의 제1 NAND 게이트는 하이 레벨을 출력한다. 하이 레벨을 가지는 제3 주사 신호 형성부(303)의 제1 NAND 게이트의 출력 신호는 제3 주사 신호 형성부(303)의 제2 NAND 게이트에 입력된다. 제2 NAND 게이트는 상기 제2 홀수 주사 유닛 SCUO2의 제1 래치 (3031)의 출력 SRO3 및 하이 레벨의 신호를 입력으로 가진다. 따라서, 상기 제2 NAND 게이트는 출력 신호 SRO3의 반전된 신호를 출력한다. 즉, 제3 주사 신호 select[3]은 클럭 신호 CLK의 제2 주기에서 로우 레벨이 된다.

상술한 동작에 따라, 제n 홀수 주사 신호 유닛 SCUOn은 클럭 신호 CLK의 n번째 주기 구간에서 로우 레벨을 가지는 제2n-1 주사 신호 select[2n-1]을 출력한다.

홀수 필드 구간에 이어서 짝수 필드 구간이 개시된다. 짝수 필드 구간이 개시되기 직전에 짝수 개시 펄스 VSPE가 짝수 주사 신호 발생부(320)의 제1 짝수 주사 유닛 SCUE1에 입력된다.

상기 제1 짝수 주사 유닛 SCUE1은 클럭 신호 CLK의 상승 에지에서 짝수 개시 펄스 VSPE를 샘플링한다. 따라서 제1 짝수 주사 유닛 SCUE1의 제1 래치(3221)는 클럭 신호 CLK의 제n+1 주기에서 하이 레벨을 가지는 출력 SRE1을 출력한다. 또한, 제1 짝수 주사 유닛 SCUE1의 제2 래치(3222)는 상기 출력 SRE1을 클럭 신호 CLK의 제n+1 주기의 하강 에지에서 샘플링하고 출력한다. 상기 제1 짝수 주사 유닛 SCUE1의 출력 SRE2는 제2 짝수 주사 유닛 SCUE2에 입력되고, 제1 짝수 주사 유닛 SCUE1의 제2 주사 신호 형성부(322)에 입력된다.

비월 주사 방식에서 모드 선택 신호 MODE는 로우 레벨로 설정된다. 따라서, 제2 주사 신호 형성부(322)의 제1 NAND 게이트는 출력 신호 SRE2에 관계없이 하이 레벨을 출력한다. 하이 레벨을 가지는 제2 주사 신호 형성부(322)의 제1 NAND 게이트의 출력은 제2 주사 신호 형성부(322)의 제2 NAND 게이트에 입력된다. 제2 NAND 게이트는 상기 제1 짝수 주사 유닛 SCUE1의 제1 래치(3221)의 출력 SRE1 및 하이 레벨을 가지는 제1 NAND 게이트의 출력을 입력으로 가진다. 따라서, 상기 제2 NAND 게이트는 출력 신호 SRE1을 반전하여 출력한다. 즉, 클럭 신호 CLK의 제n+1 주기 구간에서 제2 주사 신호 select[2]은 로우 레벨을 가진다.

제2 짝수 주사 유닛 SCUE2로 입력된 출력 신호 SRE2는 클럭 신호 CLK의 제n+2 주기의 상승 에지에서 샘플링된다. 따라서 제2 짝수 주사 유닛 SCUE2의 제1 래치(3241)는 클럭 신호 CLK의 제n+2 주기 동안 하이 레벨을 가지는 출력 SRE3을 출력한다.

또한, 제2 짝수 주사 유닛 SCUE2의 제2 래치(3242)는 상기 출력 SRE3을 클럭 신호 CLK의 제n+2 주기의 하강 에지에서 샘플링하고 출력한다. 상기 제2 짝수 주사 유닛 SCUE2의 출력 SRE4는 제3 짝수 주사 유닛 SCUE3에 입력되고, 제2 짝수 주사 유닛 SCUE2의 제4 주사 신호 형성부(324)에 입력된다.

모드 선택 신호 MODE는 로우 레벨이므로, 제4 주사 신호 형성부(324)의 제1 NAND 게이트는 하이 레벨을 출력한다. 하이 레벨을 가지는 제4 주사 신호 형성부(324)의 제1 NAND 게이트의 출력 신호는 제4 주사 신호 형성부(324)의 제2 NAND 게이트에 입력된다. 제2 NAND 게이트는 상기 제2 짝수 주사 유닛 SCUE2의 제1 래치(3241)의 출력 SRE3 및 하이 레벨의 신호를 입력으로 가진다. 따라서, 상기 제2 NAND 게이트는 출력 신호 SRE3의 반전된 신호를 출력한다. 즉, 제4 주사 신호 select[4]은 클럭 신호 CLK의 제n+2 주기 구간에서 로우 레벨이 된다.

상술한 동작에 따라, 제n 짝수 주사 신호 유닛 SCUEn은 클럭 신호 CLK의 2n번째 주기 구간에서 로우 레벨을 가지는 제2n 주사 신호 select[2n]을 출력한다.

따라서, 상기 도 5b에 도시된 바대로 모드 선택 신호 MODE가 로우 레벨인 경우, 본 실시예에 따른 스캔 드라이버는 비월 주사 동작을 수행한다.

모드 선택 신호 MODE가 로우 레벨인 경우, 홀수 필드 구간에서 홀수 주사 신호 발생부는 홀수 주사 신호들을 발생하며, 짝수 필드 구간에서 짝수 주사 신호 발생부는 짝수 주사 신호들을 발생한다. 즉, 한 프레임의 1/2 주기 동안, 홀수번째 주사 라인들에는 홀수 주사 신호들이 순차적으로 인가되며, 한 프레임의 나머지 1/2 주기 동안, 짝수번째 주사 라인들에는 짝수 주사 신호들이 순차적으로 인가된다.

실시예 2

도 6을 참조하면, 본 실시예에 따른 스캔 드라이버는 홀수 주사 신호 발생부(400) 및 짝수 주사 신호 발생부(420)를 구비하되, 상기 홀수 주사 신호 발생부(400) 및 짝수 주사 신호 발생부(420)는 한 종류의 클럭 신호 CLK를 수신한다.

즉, 제1 실시예의 상기 도 1에서 홀수 주사 신호 발생부(100)는 홀수 클럭 신호 CLKO를 수신하고, 짝수 주사 신호 발생부(120)는 짝수 클럭 신호 CLKE을 수신하지만, 본 실시예에서의 홀수 주사 신호 발생부(400) 및 짝수 주사 신호 발생부(420)는 공통된 클럭 신호 CLK를 사용한다. 다만, 클럭 신호 CLK의 수신을 수행하는 단자의 배치를 서로 달리할 뿐이다.

제1 홀수 주사 유닛 SCUO1은 홀수 개시 펄스 VSPO를 입력으로 가진다. 또한, 제어단자 CT에는 모드 선택 신호 MODE가 입력된다. 상기 제1 홀수 주사 유닛 SCU01은 클럭 신호 CLK의 상승 에지에서 입력 신호를 샘플링하고 논리 연산을 통해 제1 주사 신호 select[1]을 출력한다.

또한, 입력 신호인 홀수 개시 펄스 VSPO가 샘플링되는 시점보다 1/2클럭 지연된 시점에서 샘플링된 데이터를 출력 단자 out로 출력한다. 따라서, 클럭 신호 CLK의 상승 에지에서 샘플링된 입력 데이터는 클럭 신호 CLK의 하강 에지에서 출력된다. 클럭 신호 CLK의 하강 에지에서 출력된 데이터는 제2 홀수 주사 유닛 SCUO2에 입력된다.

상술한 인접한 홀수 주사 유닛들 사이의 연결 관계, 모드 선택 신호 MODE의 입력 및 클럭 신호 CLK의 인가는 제n 홀수 주사 유닛 SCUOn까지 확장되어 진행된다. 즉, 모드 선택 신호 MODE 및 클럭 신호 CLK는 홀수 주사 신호 발생부(400)의 모든 홀수 주사 유닛들에 병렬로 입력되고, 홀수 주사 유닛은 인접한 홀수 주사 유닛들과 직렬로 연결되는 구조를 가진다. 따라서, 홀수 주사 유닛들은 홀수 주사 신호들 select[1,3,5,...,2n-1]을 출력한다. 각각의 홀수 주사 신호는 인접한 홀수 주사 신호와 클럭 신호 CLK의 1주기 시간 간격을 가진다.

짝수 주사 신호 발생부(420)는 직렬 연결된 다수의 짝수 주사 신호 유닛들을 가진다. 제1 짝수 주사 유닛 SCUE1은 짝수 개시 펄스 VSPE를 입력으로 가진다. 또한, 제어단자 CT에는 모드 선택 신호 MODE가 입력된다. 각각의 짝수 주사 유닛의 클럭 입력단자 CK에는 반전된 클럭 신호 /CLK가 입력된다. 따라서, 상기 제1 짝수 주사 유닛 SCUE1은 클럭 신호 CLK의 하강 에지에서 짝수 개시 펄스 VSPE를 샘플링 하고 논리 연산을 통해 제2 주사 신호 select[2]을 출력한다.

또한, 입력 신호인 짝수 개시 펄스 VSPE가 샘플링되는 시점보다 1/2클럭 지연된 시점에서 샘플링된 데이터를 출력 단자 out로 출력한다. 따라서, 클럭 신호 CLK의 하강 에지에서 샘플링된 입력 데이터는 클럭 신호 CLK의 상승 에지에서 출력된다. 클럭 신호 CLK의 상승 에지에서 출력된 데이터는 제2 짝수 주사 유닛 SCUO2에 입력된다.

상술한 인접한 짝수 주사 유닛들 사이의 연결 관계, 모드 선택 신호 MODE의 입력 및 클럭 신호 CLK의 인가는 제n 짝수 주사 유닛 SCUEn까지 확장되어 진행된다. 즉, 모드 선택 신호 MODE 및 클럭 신호 CLK는 짝수 주사 신호 발생부(420)의 모든 짝수 주사 유닛들에 병렬로 입력되고, 짝수 주사 유닛은 인접한 짝수 주사 유닛들과 직렬로 연결되는 구조를 가진다. 따라서, 짝수 주사 유닛들은 짝수 주사 신호들 select[2,4,...,2n]을 출력한다. 각각의 짝수 주사 신호는 인접한 짝수 주사 신호와 클럭 신호 CLK의 1주기 시간 간격을 가진다.

상기 도 7에 도시된 짝수 주사 유닛은 상기 제1 실시예의 도 2에 도시된 주사 유닛과 동일한 구성 요소를 가진다. 다만, 클럭 신호는 상기 도 2에 도시된 주사 유닛에 비해 반전된 클럭을 사용한다.

또한, 제2 실시예에 따른 홀수 주사 유닛은 상기 도 2에 도시된 주사 유닛과 동일한 구성 요소를 가지고, 동일한 클럭 신호를 이용한다. 따라서, 홀수 주사 유닛에 대한 설명은 생략하고 짝수 주사 유닛의 구성 및 동작을 이하 설명한다.

도 7을 참조하면, 상기 짝수 주사 유닛은 플립 플롭(500) 및 주사 신호 형성부(520)를 가진다.

상기 플립 플롭(500)은 클럭 신호 CLK의 하강 에지에서 샘플링된 데이터를 1/2 클럭 지연된 상승 에지에서 출력한다. 이를 위해 상기 플립 플롭(500)은 2개의 래치(501, 503)로 구성된다.

제1 래치(501)는 제1 샘플러(5011) 및 제1 홀더(5013)를 가진다. 상기 제1 샘플러(5011)는 입력 신호를 클럭의 로우 레벨에서 수신하며, 클럭의 하이 레벨 구간에서는 입력 신호의 수신을 차단한다. 제1 홀더(5013)는 클럭의 하이 레벨 구간에서 입력 신호를 저장한다. 따라서, 클럭의 하강 에지에서 입력된 신호는 샘플링되어 출력되며, 클럭의 상승 에지에서 입력 신호의 수신 동작은 차단되고, 샘플링된 데이터의 저장 동작이 개시된다. 즉, 제1 홀더(5013)의 동작에 의해 클럭의 하이 레벨 구간 동안, 로우 레벨 구간 동안에 입력된 신호가 출력된다.

제2 래치(503)는 제1 래치(501)의 출력 신호 SR을 클럭의 하이 레벨 구간에서 수신하여 출력하고, 클럭의 로우 레벨 구간 동안 하이 레벨 구간에 입력된 신호를 저장하고 이를 출력한다. 상기 제2 래치(503)는 제1 래치(501)의 출력 신호 SR을 클럭의 하이 레벨 구간에서 수신하고 출력하기 위한 제2 샘플러(5031) 및 클럭의 로우 레벨 구간에서 샘플링된 출력 신호 SR을 저장하기 위한 제2 홀더(5033)를 가진다. 따라서, 클럭의 상승 에지에서 제1 래치(501)의 출력 신호 SR은 샘플링되어 출력되며, 클럭의 하강 에지에서 제1 래치(501)의 출력 신호 SR의 입력은 차단된다. 클럭의 로우 레벨 구간 동안, 클럭의 하이 레벨 구간 동안에 입력된 신호가 출력된다.

주사 신호 형성부(520)는 2개의 NAND 게이트(521, 523)로 구성된다. 제1 NAND 게이트(521)는 모드 선택 신호 MODE 및 제2 래치(503)의 출력 신호를 입력으로 가진다.

모드 선택 신호 MODE가 로우 레벨을 가지는 경우, 제2 래치(503)의 출력 신호에 관계없이 상기 제1 NAND 게이트(521)는 하이 레벨을 출력한다. 또한, 모드 선택 신호 MODE가 하이 레벨을 가지는 경우, 제1 NAND 게이트(521)는 제2 래치(503)의 출력 신호를 반전하여 출력한다.

제2 NAND 게이트(523)는 제1 래치(501)의 출력 신호 SR 및 상기 제1 NAND 게이트(521)의 출력을 입력으로 가진다.

모드 선택 신호 MODE가 로우 레벨을 가지는 경우, 제1 NAND 게이트(521)의 출력은 하이 레벨을 가지므로 상기 제2 NAND 게이트(523)는 제1 래치(501)의 출력 신호 SR을 반전하여 출력한다. 또한, 모드 선택 신호 MODE가 하이 레벨을 가지는 경우, 제1 NAND 게이트(521)는 제2 래치(503)의 출력의 반전된 신호와 제1 래치(501)의 출력 신호 SR을 NAND 연산하여 출력한다. 따라서, 제2 래치(503)의 출력이 로우 레벨이고, 제1 래치(501)의 출력 SR이 하이 레벨인 구간에서만, 상기 제2 NAND 게이트(523)는 로우 레벨의 신호를 출력 단자 SC를 통해 출력한다.

상기 도 7에서는 짝수 주사 유닛의 구성 및 동작에 관하여 설명하였으나, 홀수 주사 유닛의 구성 및 동작은 상기 도 2에 도시된 주사 유닛과 구성 및 동작이 동일하다. 따라서 홀수 주사 유닛은 클럭 신호 CLK의 상승 에지에서 입력 신호를 샘플링하고, 하강 에지에서 이를 출력한다.

도 8a는 모드 선택 신호 MODE가 로우 레벨을 가지는 경우, 상기 도 7의 짝수 주사 유닛의 동작을 설명하기 위한 타이밍도이다.

도 8a를 참조하면, 클럭 신호 CLK의 제1 주기의 하강 에지에서 입력 신호 in은 샘플링되고 제1 래치(501)를 통해 출력된다. 제1 주기의 하강 에지에서 입력 신호 in은 하이 레벨을 가지므로 제1 래치(501)의 출력 신호 SR은 하이 레벨을 출력한다. 또한, 제1 주기의 하이 레벨 구간에서는 샘플링된 출력을 저장하며 출력하므로, 제1 주기의 하이 레벨 구간에서는 제1 래치(501)의 출력 신호 SR은 레벨의 변화없이 하이 레벨을 유지한다.

제2 주기의 하강 에지에서 제1 래치(501)는 입력 신호 in을 샘플링하고 출력한다. 상기 제2 주기의 하강 에지에서 입력 신호 in은 로우 레벨을 가지므로 제1 래치(501)의 출력 신호 SR은 로우 레벨을 출력하게 된다. 따라서 제1 래치(501)는 제1 주기의 하강 에지에서 입력 신호 in을 샘플링하여 출력하고, 제2 주기의 하강 에지에서 입력 신호 in을 다시 샘플링하여 출력한다.

제2 래치(503)는 제1 래치(501)의 출력 신호 SR을 클럭 신호 CLK의 상승 에지에서 샘플링하고 출력한다. 즉, 제1 주기의 상승 에지에서 출력 신호 SR은 하이 레벨을 가지므로 제2 래치(503)의 출력 단자 out에는 하이 레벨이 출력된다.

또한, 제2 주기의 상승 에지에서 출력 신호 SR은 로우 레벨을 가지므로 제2 래치(503)의 출력 단자 out에는 로우 레벨이 출력된다.

모드 선택 신호 MODE가 로우 레벨인 경우, 상기 도 7에 도시된 제1 NAND 게이트(521)는 제2 래치(503)의 레벨에 관계없이 하이 레벨을 출력한다. 하이 레벨을 가지는 제1 NAND 게이트(521)의 출력은 제2 NAND 게이트(523)에 입력된다. 제2 NAND 게이트(523)는 제1 래치(501)의 출력 신호 SR을 반전하여 출력한다. 따라서, 주사 유닛의 출력단자 SC에는 클럭 신호 CLK의 제1 주기에서 로우 레벨을 가지는 신호를 출력한다.

도 8b는 모드 선택 신호 MODE가 하이 레벨을 가지는 경우, 상기 도 7의 짝수 주사 유닛의 동작을 설명하기 위한 타이밍도이다.

도 8b를 참조하면, 입력 신호 in에 대한 제1 래치(501)에서의 샘플링 동작 및 제1 래치(501)의 출력 신호 SR에 대한 제2 래치(503)에서의 샘플링 동작은 상기 도 8a에서 설명된 바와 동일하다.

따라서, 제1 래치(501)의 출력 신호 SR 및 제2 래치(503)의 출력 단자 out에서의 출력 신호는 상기 도 8a의 신호들과 동일한 파형을 가진다. 다만, 모드 선택 신호 MODE가 하이 레벨을 가지므로 제1 NAND 게이트(521) 및 제2 NAND 게이트(523)의 동작은 상기 도 8a에서 설명된 동작과 다른 동작을 가진다.

모드 선택 신호 MODE가 하이 레벨을 가지는 경우, 제1 NAND 게이트(521)는 제2 래치(503)의 출력 신호를 반전한다. 상기 제1 NAND 게이트의 출력(521)은 제2 NAND 게이트(523)에 입력된다. 또한, 제2 NAND 게이트(523)에는 제1 래치(501)의 출력신호 SR이 입력된다. 제2 NAND 게이트(523)는 입력되는 데이터가 모두 하이 레 벨인 경우에만 로우 레벨의 신호를 출력하므로, 출력단자 SC에는 제1 주기의 로우 레벨 구간에서 로우 레벨을 가지는 신호가 출력된다.

따라서, 상기 도 8a 및 도 8b에 도시된 짝수 주사 유닛의 동작은 다음과 같이 설명된다.

즉, 모드 선택 신호 MODE가 로우 레벨인 경우, 상기 짝수 주사 유닛은 제1 래치의 출력을 반전하여 출력 단자 SC에 출력한다. 모드 선택 신호가 하이 레벨인 경우, 제1 래치의 출력과 반전된 제2 래치의 출력 신호가 NAND 연산되어 출력된다. 출력단자 SC에서의 데이터를 select라 하고, 제1 래치의 출력을 SR, 제2 래치의 출력을 OUT라 하면, select는 다음의 수학식 1로 표현된다.

select=(SR·OUT)′= SR′+OUT

상기 수학식 1에서 select는 제1 래치의 출력의 반전된 신호 SR′과 제2 래치의 출력 OUT의 논리합으로 표현될 수도 있다.

도 9를 참조하면, 상기 도 2에 도시된 주사 유닛은 홀수 주사 신호 발생부(600)의 홀수 주사 유닛에 적용되고 상기 도 7에 도시된 짝수 주사 유닛은 짝수 주사 신호 발생부(620)의 주사 유닛에 적용된다.

각각의 주사 유닛의 제2 NAND 게이트의 출력 신호는 주사 신호 select[1,2,...,2n-1,2n]을 구성한다. 홀수 주사 신호 발생부(600)의 각각의 주사 유닛은 클럭 신호 CLK를 수신하고, 상기 클럭 신호 CLK의 상승 에지 구간에 동기된 홀수 주사 신호 select[1,3,...,2n-1]을 출력한다.

짝수 주사 신호 발생부(620)의 각각의 주사 유닛은 클럭 신호 CLK를 수신하고, 상기 클럭 신호 CLK의 하강 에지 구간에 동기된 짝수 주사 신호 select[2,4,...,2n]을 출력한다.

도 10a는 순차 주사 동작을 수행하는 스캔 드라이버의 동작을 설명하기 위한 타이밍도이다.

이하, 도 10a에 도시된 순차 주사 동작을 상기 도 9에 도시된 회로도를 근거로 설명한다.

먼저, 홀수 개시 펄스 VSPO가 홀수 주사 신호 발생부(600)의 제1 홀수 주사 유닛 SCUO1에 입력된다. 상기 제1 홀수 주사 유닛 SCUO1은 클럭 신호 CLK의 상승 에지에서 홀수 개시 펄스 VSPO를 샘플링한다.

따라서 제1 홀수 주사 유닛 SCUO1의 제1 래치(6011)는 클럭 신호 CLK의 제1 주기 동안 하이 레벨을 가지는 출력 SRO1을 출력한다. 또한, 제1 홀수 주사 유닛 SCUO1의 제2 래치(6012)는 상기 출력 SRO1을 클럭 신호 CLK의 제1 주기의 하강 에지에서 샘플링하고 출력한다. 상기 제1 홀수 주사 유닛 SCUO1의 출력 SRO2는 제2 홀수 주사 유닛 SCUO2에 입력되고, 제1 홀수 주사 유닛 SCUO1의 제1 주사 신호 형성부(601)에 입력된다.

순차 주사 방식에서 모드 선택 신호 MODE는 하이 레벨로 설정된다. 따라서, 제1 주사 신호 형성부(601)의 제1 NAND 게이트는 제1 홀수 주사 유닛 SCUO1의 제2 래치(6012)의 출력 SRO2을 반전하여 출력한다. 출력 신호 SRO2의 반전된 신호는 제1 주사 신호 형성부(601)의 제2 NAND 게이트에 입력된다. 제2 NAND 게이트는 상기 제1 홀수 주사 유닛 SCUO1의 제1 래치(6011)의 출력 SRO1 및 제2 래치의 출력 신호 SRO2의 반전된 신호를 입력으로 가진다.

상기 제1 주사 신호 형성부(601)의 제2 NAND 게이트는 2개의 입력이 하이 레벨인 경우에만 로우 레벨을 출력한다. 따라서, 출력 신호 SRO1이 하이 레벨이고 출력 신호 SRO2가 로우 레벨인 구간에서만 제1 주사 신호 select[1]은 로우 레벨이 된다. 즉, 클럭 신호 CLK의 제1 주기의 하이 레벨 구간에서 제1 주사 신호 select[1]은 로우 레벨을 가진다.

제2 홀수 주사 유닛 SCUO2로 입력된 출력 신호 SRO2는 클럭 신호 CLK의 제2 주기의 상승 에지에서 샘플링된다. 따라서 제2 홀수 주사 유닛 SCUO2의 제1 래치(6031)는 클럭 신호 CLK의 제2 주기 동안 하이 레벨을 가지는 출력 SRO3을 출력한다.

또한, 제2 홀수 주사 유닛 SCUO2의 제2 래치(6032)는 상기 출력 SRO3을 클럭 신호 CLK의 제2 주기의 하강 에지에서 샘플링하고 출력한다. 상기 제2 홀수 주사 유닛 SCUO2의 출력 SRO4는 제3 홀수 주사 유닛 SCUO3에 입력되고, 제2 홀수 주사 유닛 SCUO2의 제3 주사 신호 형성부(603)에 입력된다.

모드 선택 신호 MODE는 하이 레벨이므로, 제3 주사 신호 형성부(603)의 제1 NAND 게이트는 제2 홀수 주사 유닛 SCUO2의 제2 래치(6032)의 출력 SRO4을 반전하 여 출력한다. 출력 신호 SRO4의 반전된 신호는 제3 주사 신호 형성부(603)의 제2 NAND 게이트에 입력된다. 제2 NAND 게이트는 상기 제2 홀수 주사 유닛 SCUO2의 제1 래치(6031)의 출력 SRO3 및 제2 래치(6032)의 출력 신호 SRO4의 반전된 신호를 입력으로 가진다.

상기 제3 주사 신호 형성부(603)의 제2 NAND 게이트는 2개의 입력이 하이 레벨인 경우에만 로우 레벨을 출력한다. 따라서, 출력 신호 SRO3이 하이 레벨이고 출력 신호 SRO4가 로우 레벨인 구간에서만 제3 주사 신호 select[3]은 로우 레벨이 된다. 즉, 클럭 신호 CLK의 제2 주기의 하이 레벨 구간에서 제3 주사 신호 select[3]은 로우 레벨을 가진다.

상술한 동작에 따라, 제n 홀수 주사 신호 유닛 SCUOn은 클럭 신호 CLK의 n번째 주기의 하이 레벨 구간에서 로우 레벨을 가지는 제2n-1 주사 신호 select[2n-1]을 출력한다.

또한, 짝수 개시 펄스 VSPE가 짝수 주사 신호 발생부(620)의 제1 짝수 주사 유닛 SCUE1에 입력된다. 상기 짝수 개시 펄스 VSPE는 상기 홀수 개시 펄스 VSPO와 1/2 클럭의 위상차를 가짐이 바람직하다.

상기 제1 짝수 주사 유닛 SCUE1은 클럭 신호 CLK의 하강 에지에서 짝수 개시 펄스 VSPE를 샘플링한다. 따라서 클럭 신호 CLK의 제1 주기의 하이 레벨 구간 및 제2 주기의 로우 레벨 구간에서 제1 짝수 주사 유닛 SCUE1의 제1 래치(6221)는 하이 레벨을 가지는 출력 SRE1을 출력한다.

또한, 제1 짝수 주사 유닛 SCUE1의 제2 래치(6222)는 상기 출력 SRE1을 클럭 신호 CLK의 제2 주기의 상승 에지에서 샘플링하고 출력한다. 상기 제1 짝수 주사 유닛 SCUE1의 출력 SRE2는 제2 짝수 주사 유닛 SCUE2에 입력되고, 제1 짝수 주사 유닛 SCUE1의 제2 주사 신호 형성부(622)에 입력된다.

순차 주사 방식에서 모드 선택 신호 MODE는 하이 레벨로 설정된다. 따라서, 제2 주사 신호 형성부(622)의 제1 NAND 게이트는 제1 짝수 주사 유닛 SCUE1의 제2 래치(6222)의 출력 SRE2을 반전하여 출력한다. 출력 신호 SRE2의 반전된 신호는 제2 주사 신호 형성부(622)의 제2 NAND 게이트에 입력된다. 제2 NAND 게이트는 상기 제1 짝수 주사 유닛 SCUE1의 제1 래치(6221)의 출력 SRE1 및 제2 래치(6222)의 출력 신호 SRE2의 반전된 신호를 입력으로 가진다.

상기 제2 주사 신호 형성부(622)의 제2 NAND 게이트는 2개의 입력이 하이 레벨인 경우에만 로우 레벨을 출력한다. 따라서, 출력 신호 SRE1이 하이 레벨이고 출력 신호 SRE2가 로우 레벨인 구간에서만 제2 주사 신호 select[2]은 로우 레벨이 된다. 즉, 클럭 신호 CLK의 제1 주기의 로우 레벨 구간에서 제2 주사 신호 select[2]은 로우 레벨을 가진다.

제2 짝수 주사 유닛 SCUE2로 입력된 출력 신호 SRE2는 클럭 신호 CLK의 제 2 주기의 하강 에지에서 샘플링된다. 따라서 제2 짝수 주사 유닛 SCUE2의 제1 래치(6241)는 클럭 신호 CLK의 제2 주기의 로우 레벨 및 제3 주기의 하이 레벨 구간 동안 하이 레벨을 가지는 출력 SRE3을 출력한다.

또한, 제2 짝수 주사 유닛 SCUE2의 제2 래치(6242)는 상기 출력 SRE3을 클럭 신호 CLK의 제3 주기의 상승 에지에서 샘플링하고 출력한다. 상기 제2 짝수 주사 유닛 SCUE2의 출력 SRE4는 제3 짝수 주사 유닛 SCUE3에 입력되고, 제2 짝수 주사 유닛 SCUE2의 제4 주사 신호 형성부(624)에 입력된다.

모드 선택 신호 MODE는 하이 레벨이므로, 제4 주사 신호 형성부(624)의 제1 NAND 게이트는 제2 짝수 주사 유닛 SCUE2의 제2 래치(6242)의 출력 SRE4을 반전하여 출력한다. 출력 신호 SRE4의 반전된 신호는 제4 주사 신호 형성부(624)의 제2 NAND 게이트에 입력된다. 제2 NAND 게이트는 상기 제2 짝수 주사 유닛 SCUE2의 제1 래치(6241)의 출력 SRE3 및 제2 래치(6242)의 출력 신호 SRE4의 반전된 신호를 입력으로 가진다.

상기 제4 주사 신호 형성부(624)의 제2 NAND 게이트는 2개의 입력이 하이 레벨인 경우에만 로우 레벨을 출력한다. 따라서, 출력 신호 SRE3이 하이 레벨이고 출력 신호 SRE4가 로우 레벨인 구간에서만 제4 주사 신호 select[4]은 로우 레벨이 된다. 즉, 클럭 신호 CLK의 제2 주기의 로우 레벨 구간에서 제4 주사 신호 select[4]은 로우 레벨을 가진다.

상술한 동작에 따라, 제n 짝수 주사 신호 유닛 SCUEn은 클럭 신호 CLK의 n번째 주기의 로우 레벨 구간에서 로우 레벨을 가지는 제2n 주사 신호 select[2n]을 출력한다.

따라서, 각각의 주사 신호는 1/2 클럭 주기의 위상차를 가지고 순차적으로 출력된다. 즉, 상기 홀수 주사 신호 발생부(600)는 홀수 주사 신호 select[1,3,...,2n-1]을 순차적으로 발생한다. 또한, 각각의 홀수 주사 신호는 인접한 홀수 주사 신호와 1클럭 주기의 위상차를 가진다.

또한, 상기 짝수 주사 신호 발생부(620)는 짝수 주사 신호 select[2,4,..,2n]을 순차적으로 발생한다. 또한, 각각의 짝수 주사 신호는 인접한 짝수 주사 신호와 1클럭 주기의 위상차를 가진다.

다만, 상기 홀수 주사 신호 발생부(600)의 각각의 플립 플롭은 클럭 신호의 상승 에지에서 입력 신호를 샘플링하고 출력하며, 상기 짝수 주사 신호 발생부(620)의 각각의 플립 플롭은 클럭 신호의 하강 에지에서 입력 신호를 샘플링하고 출력한다. 따라서, 주사 신호 select[1,2,...,2n-1,2n]은 인접한 주사 신호에 대해 1/2 클럭의 위상차를 가지고 순차적으로 출력된다.

도 10b는 비월 주사 동작을 수행하는 스캔 드라이버의 동작을 설명하기 위한 타이밍도이다.

이하, 도 10b에 도시된 비월 주사 동작을 상기 도 9에 도시된 회로도를 근거로 설명한다.

먼저, 영상이 디스플레이되는 시간적 단위인 한 프레임은 홀수 필드 구간과 짝수 필드 구간으로 나누어진다.

비월 주사 동작이 수행되기 위해 홀수 필드 구간 동안 홀수 주사 신호 발생부(600)는 홀수 주사 신호들 select[1,3,...,2n-1]을 발생한다. 또한, 홀수 필드 구간 동안 짝수 주사 신호 발생부(620)는 주사 동작에 필요한 정보를 가지지 않는 레벨을 출력한다. 즉, 홀수 필드 구간 동안 짝수 주사 신호 발생부(620)는 입력 데이터나 클럭 신호에 관계없이 하이 레벨을 출력한다.

홀수 필드 구간에 연속되는 짝수 필드 구간 동안 짝수 주사 신호 발생부 (620)는 짝수 주사 신호들 select[2,4,...,2n]을 발생한다. 또한, 짝수 필드 구간 동안 홀수 주사 신호 발생부(600)는 주사 동작에 필요한 정보를 가지지 않는 레벨을 출력한다. 즉, 짝수 필드 구간 동안 홀수 주사 신호 발생부(600)는 입력 데이터나 클럭 신호에 관계없이 하이 레벨을 출력한다.

먼저, 홀수 필드 구간이 시작되는 시점 직전에 홀수 개시 펄스 VSPO가 홀수 주사 신호 발생부(600)의 제1 홀수 주사 유닛 SCUO1에 입력된다.

상기 제1 홀수 주사 유닛 SCUO1은 클럭 신호 CLK의 상승 에지에서 홀수 개시 펄스 VSPO를 샘플링한다. 따라서 제1 홀수 주사 유닛 SCUO1의 제1 래치(6011)는 클럭 신호 CLK의 제1 주기 동안 하이 레벨을 가지는 출력 SRO1을 출력한다.

또한, 제1 홀수 주사 유닛 SCUO1의 제2 래치(6012)는 상기 출력 SRO1을 클럭 신호 CLK의 제1 주기의 하강 에지에서 샘플링하고 출력한다. 상기 제1 홀수 주사 유닛 SCUO1의 출력 SRO2는 제2 홀수 주사 유닛 SCUO2에 입력되고, 제1 홀수 주사 유닛 SCUO1의 제1 주사 신호 형성부(601)에 입력된다.

비월 주사 방식에서 모드 선택 신호 MODE는 로우 레벨로 설정된다. 따라서, 제1 주사 신호 형성부(601)의 제1 NAND 게이트는 출력 신호 SRO2에 관계없이 하이 레벨을 출력한다. 하이 레벨을 가지는 제1 주사 신호 형성부(601)의 제1 NAND 게이트의 출력은 제1 주사 신호 형성부(601)의 제2 NAND 게이트에 입력된다.

제2 NAND 게이트는 상기 제1 홀수 주사 유닛 SCUO1의 제1 래치(6011)의 출력 SRO1 및 하이 레벨을 가지는 제2 래치(6012)의 출력 신호 SRO2를 입력으로 가진다. 따라서, 상기 제2 NAND 게이트는 출력 신호 SRO1을 반전하여 출력한다. 즉, 클럭 신호 CLK의 제1 주기 구간에서 제1 주사 신호 select[1]은 로우 레벨을 가진다.

모드 선택 신호 MODE는 로우 레벨이므로, 제3 주사 신호 형성부(603)의 제1 NAND 게이트는 하이 레벨을 출력한다. 하이 레벨을 가지는 제3 주사 신호 형성부(603)의 제1 NAND 게이트의 출력 신호는 제3 주사 신호 형성부(603)의 제2 NAND 게이트에 입력된다.

제2 NAND 게이트는 상기 제2 홀수 주사 유닛 SCUO2의 제1 래치(6031)의 출력 SRO3 및 하이 레벨의 신호를 입력으로 가진다. 따라서, 상기 제2 NAND 게이트는 출력 신호 SRO3의 반전된 신호를 출력한다. 즉, 제3 주사 신호 select[3]은 클럭 신호 CLK의 제2 주기에서 로우 레벨이 된다.

홀수 필드 구간에 이어서 짝수 필드 구간이 개시된다. 짝수 필드 구간이 개 시되기 직전에 짝수 개시 펄스 VSPE가 짝수 주사 신호 발생부의 제1 짝수 주사 유닛 SCUE1에 입력된다.

상기 제1 짝수 주사 유닛 SCUE1은 클럭 신호 CLK의 하강 에지에서 짝수 개시 펄스 VSPE를 샘플링한다. 따라서 제1 짝수 주사 유닛 SCUE1의 제1 래치(6221)는 클럭 신호 CLK의 제n+1 주기의 로우 레벨 구간 및 제n+2 주기의 하이 레벨 구간에서 하이 레벨을 가지는 출력 SRE1을 출력한다.

또한, 제1 짝수 주사 유닛 SCUE1의 제2 래치(6222)는 상기 출력 SRE1을 클럭 신호 CLK의 제n+2 주기의 상승 에지에서 샘플링하고 출력한다. 상기 제1 짝수 주사 유닛 SCUE1의 출력 SRE2는 제2 짝수 주사 유닛 SCUE2에 입력되고, 제1 짝수 주사 유닛 SCUE1의 제2 주사 신호 형성부(622)에 입력된다.

비월 주사 방식에서 모드 선택 신호 MODE는 로우 레벨로 설정된다. 따라서, 제2 주사 신호 형성부(622)의 제1 NAND 게이트는 출력 신호 SRE2에 관계없이 하이 레벨을 출력한다. 하이 레벨을 가지는 제2 주사 신호 형성부(622)의 제1 NAND 게이트의 출력은 제2 주사 신호 형성부(622)의 제2 NAND 게이트에 입력된다.

제2 NAND 게이트는 상기 제1 짝수 주사 유닛 SCUE1의 제1 래치(6221)의 출력 SRE1 및 하이 레벨을 가지는 제2 래치(6222)의 출력 신호 SRE2를 입력으로 가진다. 따라서, 상기 제2 NAND 게이트는 출력 신호 SRE1을 반전하여 출력한다. 즉, 클럭 신호 CLK의 제n+1 주기의 로우 레벨 구간 및 제n+2 주기의 하이 레벨 구간에서 제2 주사 신호 select[2]은 로우 레벨을 가진다.

제2 짝수 주사 유닛 SCUE2로 입력된 출력 신호 SRE2는 클럭 신호 CLK의 제 n+2 주기의 하강 에지에서 샘플링된다. 따라서 제2 짝수 주사 유닛 SCUE2의 제1 래치(6241)는 클럭 신호 CLK의 제n+2 주기의 로우 레벨 구간 및 제n+3 주기의 하이 레벨 구간에서 하이 레벨을 가지는 출력 SRE3을 출력한다.

또한, 제2 짝수 주사 유닛 SCUE2의 제2 래치(6242)는 상기 출력 SRE3을 클럭 신호 CLK의 제n+3 주기의 상승 에지에서 샘플링하고 출력한다. 상기 제2 짝수 주사 유닛 SCUE2의 출력 SRE4는 제3 짝수 주사 유닛 SCUE3에 입력되고, 제2 짝수 주사 유닛 SCUE2의 제4 주사 신호 형성부(624)에 입력된다.

모드 선택 신호 MODE는 로우 레벨이므로, 제4 주사 신호 형성부(624)의 제1 NAND 게이트는 하이 레벨을 출력한다. 하이 레벨을 가지는 제4 주사 신호 형성부(624)의 제1 NAND 게이트의 출력 신호는 제4 주사 신호 형성부(624)의 제2 NAND 게이트에 입력된다.

제2 NAND 게이트는 상기 제2 짝수 주사 유닛 SCUE2의 제1 래치(6241)의 출력 SRE3 및 하이 레벨의 신호를 입력으로 가진다. 따라서, 상기 제2 NAND 게이트는 출력 신호 SRE3의 반전된 신호를 출력한다. 즉, 제4 주사 신호 select[4]은 클럭 신호 CLK의 제n+2 주기의 로우 레벨 구간 및 제n+3 주기의 하이 레벨 구간에서 로우 레벨이 된다.

상술한 동작에 따라, 제n 짝수 주사 신호 유닛 SCUEn은 클럭 신호 CLK의 2n번째 주기의 로우 레벨 구간 및 2n+1번째 주기의 하이 레벨 구간에서 로우 레벨을 가지는 제2n 주사 신호 select[2n]을 출력한다.

따라서, 상기 도 10b에 도시된 바대로 모드 선택 신호 MODE가 로우 레벨인 경우, 본 실시예에 따른 스캔 드라이버는 순차 주사 동작을 수행한다.

상술한 과정을 통해 클럭 신호 CLK에 동기된 주사 신호가 발생한는 것을 알수 있다. 즉, 모드 선택 신호에 따라 스캔 드라이버는 순차 주사 동작 및 비월 주사 동작을 선택적으로 수행할 수 있다.

상기와 같은 본 발명에 따르면, 모드 선택 신호에 따라 플립 플롭을 구성하는 래치들의 출력을 논리 연산하여 순차 주사 동작 및 비월 주사 동작을 선택적으로 수행할 수 있음을 알 수 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

다수의 홀수 주사 유닛들을 가지고, 모드 선택 신호에 따라 홀수 클럭 신호에 동기된 홀수 주사 신호를 발생하기 위한 홀수 주사 신호 발생부; 및

다수의 짝수 주사 유닛들을 가지고, 상기 모드 선택 신호에 따라 짝수 클럭 신호에 동기된 짝수 주사 신호를 발생하기 위한 짝수 주사 신호 발생부를 포함하고,

각각의 홀수 주사 유닛은 제1 래치 및 상기 제1 래치의 출력을 수신하는 제2 래치를 가지는 홀수 플립 플롭; 및

상기 모드 선택 신호에 따라 상기 제1 래치의 출력을 반전하거나, 상기 제1 래치 출력의 반전된 신호와 상기 제2 래치의 출력에 대해 논리합 연산을 수행하기 위한 홀수 주사 신호 형성부를 가지며,

각각의 짝수 주사 유닛은 제3 래치 및 상기 제3 래치의 출력을 수신하는 제4 래치를 가지는 짝수 플립 플롭; 및

상기 모드 선택 신호에 따라 상기 제3 래치의 출력을 반전하거나, 상기 제3 래치의 반전된 신호와 상기 제4 래치의 출력에 대해 논리합 연산을 수행하기 위한 짝수 주사 신호 형성부를 포함하는 순차 주사 및 비월 주사 겸용 스캔 드라이버.
제1항에 있어서, 상기 홀수 클럭 신호와 상기 짝수 클럭 신호는 순차 주사 동작의 경우, 서로 반전된 위상을 가지고,

비월 주사 동작의 경우, 동일한 위상을 가지는 것을 특징으로 하는 순차 주사 및 비월 주사 겸용 스캔 드라이버.
제2항에 있어서, 상기 홀수 플립 플롭은,

홀수 클럭 신호의 하이 레벨에서 입력되는 신호를 샘플링하고, 상기 홀수 클럭 신호의 로우 레벨에서 상기 샘플링된 신호를 저장하기 위한 제1 래치; 및

상기 홀수 클럭 신호의 로우 레벨에서 상기 제1 래치의 출력을 샘플링하고, 상기 홀수 클럭 신호의 하이 레벨에서 상기 샘플링된 제1 래치의 출력을 저장하기 위한 제2 래치를 포함하는 것을 특징으로 하는 순차 주사 및 비월 주사 겸용 스캔 드라이버.
제3항에 있어서, 상기 제1 래치는,

상기 홀수 클럭 신호의 하이 레벨에서 상기 입력되는 신호를 샘플링하기 위한 제1 샘플러; 및

상기 홀수 클럭 신호의 로우 레벨에서 상기 제1 샘플러의 출력을 저장하기 위한 제1 홀더를 포함하는 것을 특징으로 하는 순차 주사 및 비월 주사 겸용 스캔 드라이버.
제4항에 있어서, 상기 제2 래치는,

상기 홀수 클럭 신호의 로우 레벨에서 상기 제1 래치의 출력을 샘플링하기 위한 제2 샘플러; 및

상기 홀수 클럭 신호의 하이 레벨에서 상기 제2 샘플러의 출력을 저장하기 위한 제2 홀더를 포함하는 것을 특징으로 하는 순차 주사 및 비월 주사 겸용 스캔 드라이버.
제3항에 있어서, 상기 짝수 플립 플롭은,

짝수 클럭 신호의 하이 레벨에서 입력되는 신호를 샘플링하고, 상기 짝수 클럭 신호의 로우 레벨에서 상기 샘플링된 신호를 저장하기 위한 제3 래치; 및

상기 짝수 클럭 신호의 로우 레벨에서 상기 제3 래치의 출력을 샘플링하고, 상기 짝수 클럭 신호의 하이 레벨에서 상기 샘플링된 제3 래치의 출력을 저장하기 위한 제4 래치를 포함하는 것을 특징으로 하는 순차 주사 및 비월 주사 겸용 스캔 드라이버.
제6항에 있어서, 상기 제3 래치는,

상기 짝수 클럭 신호의 하이 레벨에서 상기 입력되는 신호를 샘플링하기 위한 제3 샘플러; 및

상기 짝수 클럭 신호의 로우 레벨에서 상기 제3 샘플러의 출력을 저장하기 위한 제3 홀더를 포함하는 것을 특징으로 하는 순차 주사 및 비월 주사 겸용 스캔 드라이버.
제7항에 있어서, 상기 제4 래치는,

상기 짝수 클럭 신호의 로우 레벨에서 상기 제3 래치의 출력을 샘플링하기 위한 제4 샘플러; 및

상기 짝수 클럭 신호의 하이 레벨에서 상기 제4 샘플러의 출력을 저장하기 위한 제4 홀더를 포함하는 것을 특징으로 하는 순차 주사 및 비월 주사 겸용 스캔 드라이버.
제2항에 있어서, 상기 홀수 주사 신호 형성부는,

상기 모드 선택 신호에 따라 상기 제2 래치의 출력을 반전하거나 마스킹하기 위한 제1 NAND 게이트; 및

상기 제1 NAND 게이트의 출력과 상기 제1 래치의 출력에 대해 NAND 연산을 수행하기 위한 제2 NAND 게이트를 포함하는 것을 특징으로 하는 순차 주사 및 비월 주사 겸용 스캔 드라이버.
제9항에 있어서, 상기 제1 NAND 게이트는 순차 주사 동작을 수행하는 경우, 상기 제2 래치의 출력을 반전하고,

비월 주사 동작을 수행하는 경우, 상기 제2 래치의 출력을 마스킹하는 것을 특징으로 하는 순차 주사 및 비월 주사 겸용 스캔 드라이버.
제10항에 있어서, 상기 짝수 주사 신호 형성부는,

상기 모드 선택 신호에 따라 상기 제4 래치의 출력을 반전하거나 마스킹하기 위한 제3 NAND 게이트; 및

상기 제3 NAND 게이트의 출력과 상기 제3 래치의 출력에 대해 NAND 연산을 수행하기 위한 제4 NAND 게이트를 포함하는 것을 특징으로 하는 순차 주사 및 비월 주사 겸용 스캔 드라이버.
제11항에 있어서, 상기 제3 NAND 게이트는 순차 주사 동작을 수행하는 경우, 상기 제4 래치의 출력을 반전하고,

비월 주사 동작을 수행하는 경우, 상기 제4 래치의 출력을 마스킹하는 것을 특징으로 하는 순차 주사 및 비월 주사 겸용 스캔 드라이버.
다수의 홀수 주사 유닛들을 가지고, 모드 선택 신호에 따라 클럭 신호에 동기된 홀수 주사 신호를 발생하기 위한 홀수 주사 신호 발생부; 및

다수의 짝수 주사 유닛들을 가지고, 상기 모드 선택 신호에 따라 상기 클럭 신호에 동기된 짝수 주사 신호를 발생하기 위한 짝수 주사 신호 발생부를 포함하고,

각각의 홀수 주사 유닛은 제1 래치 및 상기 제1 래치의 출력을 수신하는 제2 래치를 가지는 홀수 플립 플롭; 및

상기 모드 선택 신호에 따라 상기 제1 래치의 출력을 반전하거나, 상기 제1 래치 출력의 반전된 신호와 상기 제2 래치의 출력에 대해 논리합 연산을 수행하기 위한 홀수 주사 신호 형성부를 가지며,

각각의 짝수 주사 유닛은 제3 래치 및 상기 제3 래치의 출력을 수신하는 제4 래치를 가지는 짝수 플립 플롭; 및

상기 모드 선택 신호에 따라 상기 제3 래치의 출력을 반전하거나, 상기 제3 래치의 반전된 신호와 상기 제4 래치의 출력에 대해 논리합 연산을 수행하기 위한 짝수 주사 신호 형성부를 포함하는 순차 주사 및 비월 주사 겸용 스캔 드라이버.
제13항에 있어서, 상기 홀수 주사 신호 발생부의 홀수 주사 유닛들은 서로 직렬로 연결되며, 상기 클럭 신호의 상승 에지에서 샘플링되는 홀수 개시 펄스를 입력으로 가지는 것을 특징으로 하는 순차 주사 및 비월 주사 겸용 스캔 드라이버.
제14항에 있어서, 상기 짝수 주사 신호 발생부의 짝수 주사 유닛들은 서로 직렬로 연결되며, 상기 클럭 신호의 하강 에지에서 샘플링되는 짝수 개시 펄스를 입력으로 가지는 것을 특징으로 하는 순차 주사 및 비월 주사 겸용 스캔 드라이버.
제15항에 있어서, 상기 홀수 플립 플롭은,

상기 클럭 신호의 하이 레벨에서 입력되는 신호를 샘플링하고, 상기 클럭 신호의 로우 레벨에서 상기 샘플링된 신호를 저장하기 위한 제1 래치; 및

상기 클럭 신호의 로우 레벨에서 상기 제1 래치의 출력을 샘플링하고, 상기 클럭 신호의 하이 레벨에서 상기 샘플링된 제1 래치의 출력을 저장하기 위한 제2 래치를 포함하는 것을 특징으로 하는 순차 주사 및 비월 주사 겸용 스캔 드라이버.
제16항에 있어서, 상기 제1 래치는,

상기 클럭 신호의 하이 레벨에서 상기 입력되는 신호를 샘플링하기 위한 제1 샘플러; 및

상기 클럭 신호의 로우 레벨에서 상기 제1 샘플러의 출력을 저장하기 위한 제1 홀더를 포함하는 것을 특징으로 하는 순차 주사 및 비월 주사 겸용 스캔 드라이버.
제17항에 있어서, 상기 제2 래치는,

상기 클럭 신호의 로우 레벨에서 상기 제1 래치의 출력을 샘플링하기 위한 제2 샘플러; 및

상기 클럭 신호의 하이 레벨에서 상기 제2 샘플러의 출력을 저장하기 위한 제2 홀더를 포함하는 것을 특징으로 하는 순차 주사 및 비월 주사 겸용 스캔 드라이버.
제16항에 있어서, 상기 짝수 플립 플롭은,

클럭 신호의 로우 레벨에서 입력되는 신호를 샘플링하고, 상기 클럭 신호의 하이 레벨에서 상기 샘플링된 신호를 저장하기 위한 제3 래치; 및

상기 클럭 신호의 하이 레벨에서 상기 제3 래치의 출력을 샘플링하고, 상기 클럭 신호의 로우 레벨에서 상기 샘플링된 제3 래치의 출력을 저장하기 위한 제4 래치를 포함하는 것을 특징으로 하는 순차 주사 및 비월 주사 겸용 스캔 드라이버.
제19항에 있어서, 상기 제3 래치는,

상기 클럭 신호의 로우 레벨에서 상기 입력되는 신호를 샘플링하기 위한 제3 샘플러; 및

상기 클럭 신호의 하이 레벨에서 상기 제3 샘플러의 출력을 저장하기 위한 제3 홀더를 포함하는 것을 특징으로 하는 순차 주사 및 비월 주사 겸용 스캔 드라이버.
제20항에 있어서, 상기 제4 래치는,

상기 클럭 신호의 하이 레벨에서 상기 제3 래치의 출력을 샘플링하기 위한 제4 샘플러; 및

상기 클럭 신호의 로우 레벨에서 상기 제4 샘플러의 출력을 저장하기 위한 제4 홀더를 포함하는 것을 특징으로 하는 순차 주사 및 비월 주사 겸용 스캔 드라이버.
제15항에 있어서, 상기 홀수 주사 신호 형성부는,

상기 모드 선택 신호에 따라 상기 제2 래치의 출력을 반전하거나 마스킹하기 위한 제1 NAND 게이트; 및

상기 제1 NAND 게이트의 출력과 상기 제1 래치의 출력에 대해 NAND 연산을 수행하기 위한 제2 NAND 게이트를 포함하는 것을 특징으로 하는 순차 주사 및 비월 주사 겸용 스캔 드라이버.
제22항에 있어서, 상기 제1 NAND 게이트는 순차 주사 동작을 수행하는 경우, 상기 제2 래치의 출력을 반전하고,

비월 주사 동작을 수행하는 경우, 상기 제2 래치의 출력을 마스킹하는 것을 특징으로 하는 순차 주사 및 비월 주사 겸용 스캔 드라이버.
제23항에 있어서, 상기 제2 NAND 게이트는 순차 주사 동작을 수행하는 경우, 상기 제1 래치 출력의 반전된 신호와 상기 제2 래치의 출력에 대해 논리합 연산을 수행하고,

비월 주사 동작을 수행하는 경우, 상기 제1 래치의 출력을 반전하는 것을 특징으로 하는 순차 주사 및 비월 주사 겸용 스캔 드라이버.
제24항에 있어서, 상기 짝수 주사 신호 형성부는,

상기 모드 선택 신호에 따라 상기 제4 래치의 출력을 반전하거나 마스킹하기 위한 제3 NAND 게이트; 및

상기 제3 NAND 게이트의 출력과 상기 제3 래치의 출력에 대해 NAND 연산을 수행하기 위한 제4 NAND 게이트를 포함하는 것을 특징으로 하는 순차 주사 및 비월 주사 겸용 스캔 드라이버.
제25항에 있어서, 상기 제3 NAND 게이트는 순차 주사 동작을 수행하는 경우, 상기 제4 래치의 출력을 반전하고,

비월 주사 동작을 수행하는 경우, 상기 제4 래치의 출력을 마스킹하는 것을 특징으로 하는 순차 주사 및 비월 주사 겸용 스캔 드라이버.
제26항에 있어서, 상기 제4 NAND 게이트는 순차 주사 동작을 수행하는 경우, 상기 제3 래치 출력의 반전된 신호와 상기 제4 래치의 출력에 대해 논리합 연산을 수행하고,

비월 주사 동작을 수행하는 경우, 상기 제3 래치의 출력을 반전하는 것을 특징으로 하는 순차 주사 및 비월 주사 겸용 스캔 드라이버.