KR20060057861A - 디지털 데이터 샘플링 블록 및 샘플링 방법 - Google Patents

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Abstract

외부에서 입력되는 디지털 데이터를 샘플링 할 때 데이터 지연시간(data latency)이 상당히 감소되는 디지털 데이터 샘플링 블록 및 샘플링 방법을 개시한다. 상기 디지털 데이터 샘플링 블록은, 데이터 캡쳐 블록(data capture block), 외부클럭 캡쳐 블록 및 멀티플렉서를 구비한다. 상기 데이터 캡쳐 블록은, 상기 제2클럭신호 및 상기 제2클럭신호의 위상을 반전시킨 반전된 제2클럭신호를 이용하여 상기 외부 디지털 데이터를 샘플링 한다. 상기 외부클럭 캡쳐 블록은, 상기 제1클럭신호 및 상기 제2클럭신호의 위상 차에 대한 정보를 이용하여 제어신호를 출력한다. 상기 멀티플렉서는, 상기 제어신호에 따라, 상기 데이터 캡쳐 블록의 출력데이터를 선택하여 출력한다. 상기 디지털 샘플링 방법은, 외부 디지털 데이터 캡쳐 단계, 외부클럭 캡쳐 단계 및 멀티플렉싱 단계를 구비한다.
디지털 데이터 샘플링, 데이터 캡쳐, 클럭 캡쳐

Description

디지털 데이터 샘플링 블록 및 샘플링 방법{A sampling block and sampling method for digital data}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 외부에서 입력되는 디지털 데이터, 이를 샘플링 하는 내부의 클럭신호 및 검출된 데이터의 관계 중에서 샘플링에 문제가 발생하지 않은 경우를 나타낸다.
도 2는 외부에서 입력되는 디지털 데이터, 이를 샘플링 하는 내부의 클럭신호 및 검출된 데이터의 관계 중에서 샘플링에 문제가 발생한 경우를 나타낸다.
도 3은 본 발명의 일 실시 예에 따른 디지털 데이터 샘플링 블록의 블록 다이어그램이다.
도 4는, 외부클럭, 입력되는 데이터 및 내부클럭의 관계를 나타낸다.
도 5는 내부클럭(Internal_CLK)을 소정의 시간 지연시킨 복수 개의 지연클럭의 트리거 에지가 외부클럭(External_CLK)의 제1구간에 존재하는 경우의 클럭펄스 다이어그램이다.
도 6은 내부클럭(Internal_CLK)을 소정의 시간 지연시킨 복수 개의 지연클럭의 트리거 에지가 외부클럭(External_CLK)의 제2구간에 존재하는 경우의 클럭펄스 다이어그램이다.
본 발명은 디지털 신호처리 시스템에 관한 것으로서, 특히, 입력되는 데이터를 샘플링 하는데 사용하는 클럭신호의 위상을 변화시킬 수 있는 디지털 데이터 샘플링 블록을 구비하는 디지털 신호처리 시스템에 관한 것이다.
디지털 신호처리 시스템은 외부에서 입력되는 디지털 데이터를 내부의 샘플링 클럭신호를 이용하여 인식하고 이를 저장하거나 그대로 사용한다.
디지털 신호처리 시스템은 외부의 다른 기능블록들로부터 상기 디지털 데이터를 송수신하게 되는데, 상기 디지털 신호처리 시스템 및 상기 기능블록들은 동일한 마스터 클럭(Master Clock)을 이용하여 동작할 수 도 있으나, 일반적으로는 마스터 클럭을 필요한 주파수로 분주하여 사용한다. 따라서, 상기 디지털 신호처리 시스템 및 상기 기능블록들이 사용하는 클럭의 주파수는 다른 경우가 많다. 상기 디지털 신호처리 시스템 및 상기 기능블록들이 사용하는 클럭의 주파수가 동일하더라도, 그 위상은 다른 것이 보통이다.
따라서 어느 하나의 기능블록에서 소정의 주파수를 가지는 클럭신호에 대응하여 생성된 디지털 데이터는, 다른 기능블록 또는 상기 디지털 신호처리 시스템에서 사용하는 경우, 동일한 주파수의 클럭신호에 의하여 상기 디지털 데이터를 샘플 링 한다고 하더라도 그 위상차이에 의하여 그릇된 데이터가 샘플링 될 수 있는 단점이 있다.
이를 방지하기 위하여, 종래에는 FIFO(First Input First Output)의 개념을 이용하여, 상기 디지털 데이터를 소정의 기준을 가지고 변환하여 사용하였다. 이러한 경우, 지연시간(latency)이 길어지게 되는 단점이 있다.
도 1은 외부에서 입력되는 디지털 데이터, 이를 샘플링 하는 내부의 클럭신호 및 검출된 데이터의 관계 중에서 샘플링에 문제가 발생하지 않은 경우를 나타낸다.
도 1을 참조하면, 외부에서 입력되는 데이터(IN) 스트림(stream)은 각각 2FA 및 150이고, 상기 데이터는 내부클럭신호(Internal Clock)의 트리거 에지(trigger edge)에서 샘플링 된다. 따라서 출력되는 데이터(OUT)는 소정의 지연시간이 경과한 후 정확하게 샘플링 된 것을 알 수 있다.
도 2는 외부에서 입력되는 디지털 데이터, 이를 샘플링 하는 내부의 클럭신호 및 검출된 데이터의 관계 중에서 샘플링에 문제가 발생한 경우를 나타낸다.
도 2를 참조하면, 내부클럭신호(Internal Clock)의 트리거 에지가 연속된 2개의 데이터사이에 위치하게 되기 때문에, 샘플링에 문제가 발생하는데 출력되는 데이터(OUT)는 예측할 수 가 없다.
외부로부터 입력되는 디지털 데이터는 그 위상을 알 수 없기 때문에, 내부에서 이를 정확하기 일치시킨 클럭신호를 이용하여 샘플링 한다는 것은 불가능하다. 따라서, 외부 데이터를 내부회로에서 사용하기 위해서는 소정의 데이터 수정 (modification)을 가해야 한다. 외부 데이터를 수정하기 위해서는, 먼저 들어온 데이터를 먼저 출력하는 방식(FIFO, First Input First Output)을 사용하고, 이 개념을 레지스터(register)에 적용시키는 것이 일반적이다. 그러나 레지스터를 사용하는 방법은, 레지스터를 구현하기 위하여 많은 면적이 소요되고, 상기 레지스터가 소비전력이 적지 않으며 시스템의 지연시간(latency)을 증가시키는 원인이 된다.
이를 극복하기 위한 새로운 방법이 대한민국에 특허로서 제안되었다.(출원번호 2002-0052107) 그러나 상기 발명은, 메모리, 쓰기 전용 데이터 카운터, 레지스터 등을 사용하기 때문에 지연시간이 길어지는 단점을 완전하게 극복하지는 못하였다.
본 발명이 이루고자 하는 기술적 과제는, 외부에서 입력되는 디지털 데이터를 샘플링 할 때 데이터 지연시간(data latency)이 상당히 감소되는 디지털 데이터 샘플링 블록을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 외부에서 입력되는 디지털 데이터를 샘플링 할 때 데이터 지연시간이 상당히 감소되는 디지털 데이터 샘플링 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 디지털 데이터 샘플링 블 록은, 제1클럭신호에 따라 로드되는 외부 디지털 데이터를 제2클럭신호를 이용하여 샘플링 한다.
상기 디지털 데이터 샘플링 블록은, 데이터 캡쳐 블록(data capture block), 외부클럭 캡쳐 블록 및 멀티플렉서를 구비한다.
상기 데이터 캡쳐 블록은, 상기 제2클럭신호 및 상기 제2클럭신호의 위상을 반전시킨 반전된 제2클럭신호를 이용하여 상기 외부 디지털 데이터를 샘플링 한다. 상기 외부클럭 캡쳐 블록은, 상기 제1클럭신호 및 상기 제2클럭신호의 위상 차에 대한 정보를 이용하여 제어신호를 출력한다. 상기 멀티플렉서는, 상기 제어신호에 따라, 상기 데이터 캡쳐 블록의 출력데이터를 선택하여 출력한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 디지털 데이터 샘플링 방법은, 제1클럭신호에 따라 로드되는 외부 디지털 데이터를 제2클럭신호를 이용하여 샘플링 한다.
상기 디지털 데이터 샘플링 방법은, 외부 디지털 데이터 캡쳐 단계, 외부클럭 캡쳐 단계 및 멀티플렉싱 단계를 구비한다.
상기 외부 디지털 데이터 캡쳐 단계는, 상기 제2클럭신호 및 상기 제2클럭신호의 위상을 반전시킨 반전된 제2클럭신호를 이용하여 상기 외부 디지털 데이터를 샘플링 한다. 상기 외부클럭 캡쳐 단계는, 상기 제1클럭신호 및 상기 제2클럭신호의 위상 차에 대한 정보를 이용하여 제어신호를 출력한다. 상기 멀티플렉싱 단계는, 상기 제어신호에 따라, 상기 데이터 캡쳐 단계의 출력데이터를 선택하여 출력 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일 실시 예에 따른 디지털 데이터 샘플링 블록의 블록 다이어그램이다.
도 3을 참조하면, 상기 디지털 데이터 샘플링 블록은, 데이터 캡쳐 블록(310), 외부클럭 캡쳐 블록(320) 및 멀티플렉서(360)를 구비한다.
데이터 캡쳐 블록(310, data capture block)은, 제2클럭신호(CLK2) 및 제2클럭신호의 위상을 반전시킨 반전된 제2클럭신호(CLK2B)를 이용하여 상기 외부 디지털 데이터를 샘플링 한다. 외부클럭 캡쳐 블록(320)은, 제1클럭신호(CLK1) 및 제2클럭신호(CLK2)의 위상 차에 대한 정보를 이용하여 제어신호(CNTL)를 출력한다. 멀티플렉서(360)는, 제어신호(CNTL)에 따라, 데이터 캡쳐 블록(310)의 출력데이터(DS1 및 DS1B)를 선택하여 출력한다.
데이터 캡쳐 블록(310)은, 클럭신호 역전장치(311), 제1샘플링 블록(313) 및 제2샘플링 블록(315)을 구비한다.
클럭신호 역전장치(311)는, 제2클럭신호(CLK2)의 위상을 180°역전시킨 상기 반전된 제2클럭신호(CLK2B)를 출력한다. 클럭신호 역전장치(311)는, 입력단자에 제2클럭신호(CLK2)가 인가되고 출력단자로 반전된 제2클럭신호(CLK2B)를 출력하는 인버터인 것이 바람직하다. 제1샘플링 블록(313)은, 제2클럭신호(CLK2)를 이용하여 외부 디지털 데이터(D)를 샘플링 하여 출력(DS1)한다. 제2샘플링 블록(315)은, 반전된 제2클럭신호(CLK2B)를 이용하여 외부 디지털 데이터(D)를 샘플링 하여 출력(DS1B)한다.
외부클럭 캡쳐 블록(320)은, 지연클럭 생성장치(330), 외부클럭 샘플링 블록(340) 및 비교분석기(350)를 구비한다.
지연클럭 생성장치(330)는, 제2클럭신호(CLK2) 및 제2클럭신호를 적어도 2개 이상의 서로 다른 지연시간 만큼 지연시킨 지연된 제2클럭신호들을 생성하며, 이를 위하여 제1지연장치(331), 제2지연장치(333) 및 제N지연장치(335)를 구비한다.
제1지연장치(331)는, 제2클럭신호(CLK2)에 대한 지연시간이 제일 작은 제1지연클럭(DLY1)을 출력한다. 제2지연장치(333)는, 제2클럭신호(CLK2)에 대한 지연시간이 제1지연클럭보다 큰 제2지연클럭(DLY2)을 출력한다. 제N지연장치(335)는, 제2클럭신호(DLYN)에 대한 지연시간이 제(N-1)지연클럭보다 큰 제N지연클럭을 출력한다. 여기서 N은 정수이다.
외부클럭 샘플링 블록(340)은, 복수 개의 지연클럭들(DLY1, DLY2 및 DLYN)을 이용하여 제1클럭신호(CLK1)를 샘플링하며, 이를 위하여, 제3샘플링 블록(341), 제4샘플링 블록(433) 및 제(N+2)샘플링 블록(345)을 구비한다.
제3샘플링 블록(341)은, 제1클럭신호(CLK1)를 제1지연클럭(DLY1)을 이용하여 샘플링 한다. 제4샘플링 블록(433)은, 제1클럭신호(CLK1)를 제2지연클럭(DLY2)을 이용하여 샘플링 한다. 제(N+2)샘플링 블록(345)은, 제1클럭신호(CLK1)를 제N지연클럭(DLYN)을 이용하여 샘플링 한다. 여기서, 제3샘플링 블록 내지 제(N+2)샘플링 블록은, 입력단자에 제1클럭신호(CLK1)가 인가되고 제1지연클럭(DLY1) 내지 제N지연신호(DLYN)에 응답하여 동작하는 D형 플립플롭인 것이 바람직하다.
비교분석기(350)는, 외부클럭 샘플링 블록(340)의 출력데이터를 비교분석 하여 제어신호(CNTL)를 출력한다. 제어신호(CNTL)는, 외부클럭 샘플링 블록(340)의 출력데이터의 모든 값이 동일한 경우에는 제1논리 값을 갖고, 모든 값이 동일하지 않은 경우에는 제2논리 값을 갖는다. 여기서, 제1논리 값 및 제2논리 값은 서로 다른 전압준위를 갖는다.
멀티플렉서(360)는, 제어신호(CNTL)가 제1논리 값인 경우에는 제2클럭신호(CLK2)에 대응하여 샘플링 된 데이터(DS1)를 출력하며, 제어신호(CNTL)가 제2논리 값인 경우에는 반전된 제2클럭신호(CLK2B)에 대응하여 샘플링 된 데이터(DS1B)를 출력한다.
이하에서는 도 3에 도시된 본 발명의 일 실시 예에 따른, 디지털 데이터 샘플링 블록의 작동 원리에 대하여 설명한다.
도 4는, 외부클럭, 입력되는 데이터 및 내부클럭의 관계를 나타낸다.
도 4를 참조하면, 외부클럭(External_CLK)의 논리하이 상태 및 논리로우 상태를 2개의 구간(① 및 ②)으로 나누었으며, 외부클럭의 한 주기에 하나의 데이터 (IN)가 이용될(available) 수 있다. 각각의 구간의 시간은, 예를 들면, 제1구간(①)인 경우에는 0.5ns(nano seconds)이고, 제2구간(②)인 경우에는 1.5ns이다.
본 발명의 기본 사상은, 내부클럭(Internal_CLK)의 트리거 에지(화살표)가 제1구간(①)에 존재한다면, 내부클럭(Internal_CLK)을 그대로 사용하거나 일정한 시간 지연시켜 데이터(IN)를 샘플링하고, 내부클럭(Internal_CLK)의 트리거 에지(화살표)가 제2구간(②)에 존재한다면, 내부클럭(Internal_CLK)을 반전시켜서 데이터(IN)를 샘플링 한다는 것이다.
먼저 제1구간(①) 및 제2구간(②)을 구분하기 위하여 내부클럭(Internal_CLK)을 사용한다.
도 5는 내부클럭(Internal_CLK)을 소정의 시간 지연시킨 복수 개의 지연클럭의 트리거 에지가 외부클럭(External_CLK)의 제1구간에 존재하는 경우의 클럭펄스 다이어그램이다.
도 5를 참조하면, 외부클럭(External_CLK)의 논리 하이 구간 안에, 내부클럭(Internal_CLK)을 소정의 시간 지연시킨 3개의 지연클럭(Internal_CLK0 내지 Internal_CLK2)이 있고, 3개의 지연클럭의 라이징 에지(화살표)가 모두 외부클럭(External_CLK)의 논리하이 구간 내에 있으므로, 제어신호(CNTL)가 논리로우 "0"의 가진다는 것을 알 수 있다. 제1지연클럭(Internal_CLK0) 및 제3지연클럭(Internal_CLK2)은 1.5ns의 위상 차가 있다.
3개의 지연클럭(Internal_CLK0 내지 Internal_CLK2)의 라이징 에지(화살표)가 모두 외부클럭(External_CLK)의 논리하이 구간 내에 있다는 것은, 3개의 지연클 럭의 라이징 에지에서 외부클럭(External_CLK)의 값을 샘플링하면 모두 동일한 값을 가진다는 것이다. 제어신호(CNTL)의 값은 논리로우 "0" 또는 논리하이 "1" 중에서 마음대로 정하여 사용할 수 있다.
도 6은 내부클럭(Internal_CLK)을 소정의 시간 지연시킨 복수 개의 지연클럭의 트리거 에지가 외부클럭(External_CLK)의 제2구간에 존재하는 경우의 클럭펄스 다이어그램이다.
도 6을 참조하면, 복수 개의 지연클럭들의 트리거 에지(라이징 에지) 중에서 어느 하나의 라이징 에지라도 제2구간에 있는 경우에는, 제2클럭신호(CLK2)를 반전시켜 데이터(IN)를 샘플링 한다는 것을 알 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 디지털 데이터 샘플링 블록 및 샘플링 방법은, 외부에서 입력되는 데이터를 내부회로에서 사용하되 지연시간이 최소한으로 줄고, 레지스터를 사용하지 않기 때문에 시스템의 소비전력도 감소시킬 수 있는 장점이 있다.

Claims (17)

  1. 제1클럭신호에 따라 로드되는 외부 디지털 데이터를 제2클럭신호를 이용하여 샘플링 하는 디지털 데이터 샘플링 블록은,
    상기 제2클럭신호 및 상기 제2클럭신호의 위상을 반전시킨 반전된 제2클럭신호를 이용하여 상기 외부 디지털 데이터를 샘플링 하는 데이터 캡쳐 블록(data capture block);
    상기 제1클럭신호 및 상기 제2클럭신호의 위상 차에 대한 정보를 이용하여 제어신호를 출력하는 외부클럭 캡쳐 블록;
    상기 제어신호에 따라, 상기 데이터 캡쳐 블록의 출력데이터를 선택하여 출력하는 멀티플렉서를 구비하는 것을 특징으로 하는 디지털 데이터 샘플링 블록.
  2. 제1항에 있어서, 상기 데이터 캡쳐 블록은,
    상기 제2클럭신호의 위상을 180°역전시킨 상기 반전된 제2클럭신호를 출력하는 클럭신호 역전장치;
    상기 제2클럭신호를 이용하여 상기 외부 디지털 데이터를 샘플링 하는 제1샘플링 블록; 및
    상기 반전된 제2클럭신호를 이용하여 상기 외부 디지털 데이터를 샘플링 하 는 제2샘플링 블록을 구비하는 것을 특징으로 하는 디지털 데이터 샘플링 블록.
  3. 제2항에 있어서, 상기 클럭신호 역전장치는,
    입력단자에 상기 제2클럭신호가 인가되고 출력단자로 상기 반전된 제2클럭신호를 출력하는 인버터인 것을 특징으로 하는 디지털 데이터 샘플링 블록.
  4. 제2항에 있어서, 상기 제1샘플링 블록은,
    입력단자에 상기 외부 디지털 데이터가 입력되고 상기 제2클럭신호에 응답하여 동작하는 D형 플립플롭(D type Flip Flop)을 구비하며,
    상기 제2샘플링 블록은,
    입력단자에 상기 외부 디지털 데이터가 입력되고 상기 반전된 제2클럭신호에 응답하여 동작하는 D형 플립플롭을 구비하는 것을 특징으로 하는 디지털 데이터 샘플링 블록.
  5. 제1항에 있어서, 상기 외부클럭 캡쳐 블록은,
    상기 제2클럭신호 및 상기 제2클럭신호를 적어도 2개 이상의 서로 다른 지연시간 만큼 지연시킨 지연된 제2클럭신호들을 생성하는 지연클럭 생성장치;
    상기 적어도 2개 이상의 지연된 제2클럭신호들을 이용하여 상기 제1클럭신호를 샘플링 하는 외부클럭 샘플링 블록;
    상기 외부클럭 샘플링 블록의 출력데이터를 비교분석 하여 상기 제어신호를 출력하는 비교분석기를 구비하는 것을 특징으로 하는 디지털 데이터 샘플링 블록.
  6. 제5항에 있어서, 상기 지연클럭 생성장치는,
    상기 제2클럭신호에 대한 지연시간이 제일 작은 제1지연클럭을 출력하는 제1지연장치;
    상기 제2클럭신호에 대한 지연시간이 상기 제1지연클럭보다 큰 제2지연클럭을 출력하는 제2지연장치; 및
    상기 제2클럭신호에 대한 지연시간이 제(N-1)지연클럭보다 큰 제N지연클럭을 출력하는 제N지연장치를 구비하며, 여기서 N은 정수인 것을 특징으로 하는 디지털 데이터 샘플링 블록.
  7. 제6항에 있어서, 상기 외부클럭 샘플링 블록은,
    상기 제1클럭신호를 상기 제1지연클럭을 이용하여 샘플링 하는 제3샘플링 블록;
    상기 제1클럭신호를 상기 제2지연클럭을 이용하여 샘플링 하는 제4샘플링 블록; 및
    상기 제1클럭신호를 상기 제N지연클럭을 이용하여 샘플링 하는 제(N+2)샘플링 블록을 구비하는 것을 특징으로 하는 디지털 데이터 샘플링 블록.
  8. 제7항에 있어서, 상기 제3샘플링 블록은,
    입력단자에 상기 제1클럭신호가 인가되고 상기 제1지연클럭에 응답하여 동작하는 D형 플립플롭이고,
    상기 제4샘플링 블록은,
    입력단자에 상기 제1클럭신호가 인가되고 상기 제2지연클럭에 응답하여 동작하는 D형 플립플롭이며,
    상기 제(N+2)샘플링 블록은,
    입력단자에 상기 제1클럭신호가 인가되고 상기 제N지연클럭에 응답하여 동작하는 D형 플립플롭인 것을 특징으로 하는 디지털 데이터 샘플링 블록.
  9. 제6항에 있어서, 상기 비교분석기는,
    상기 외부클럭 샘플링 블록의 출력데이터의 모든 값이 동일한 경우에는 제1논리 값을 제어신호로 출력하고, 모든 값이 동일하지 않은 경우에는 제2논리 값을 제어신호로 출력하는 것을 특징으로 하는 디지털 데이터 샘플링 블록.
  10. 제9항에 있어서, 상기 멀티플렉서는,
    상기 제1논리 값에 대응하여 상기 제2클럭신호에 대응하여 샘플링 된 데이터를 출력하고, 상기 제2논리 값에 대응하여 상기 반전된 제2클럭신호에 대응하여 샘플링 된 데이터를 출력하는 것을 특징으로 하는 디지털 데이터 샘플링 블록.
  11. 제1클럭신호에 따라 로드되는 외부 디지털 데이터를 제2클럭신호를 이용하여 샘플링 하는 디지털 데이터 샘플링 방법은,
    상기 제2클럭신호 및 상기 제2클럭신호의 위상을 반전시킨 반전된 제2클럭신호를 이용하여 상기 외부 디지털 데이터를 샘플링 하는 외부 디지털 데이터 캡쳐 단계;
    상기 제1클럭신호 및 상기 제2클럭신호의 위상 차에 대한 정보를 이용하여 제어신호를 출력하는 외부클럭 캡쳐 단계; 및
    상기 제어신호에 따라, 상기 데이터 캡쳐 단계의 출력데이터를 선택하여 출력하는 멀티플렉싱 단계를 구비하는 것을 특징으로 하는 디지털 데이터 샘플링 방법.
  12. 제11항에 있어서, 상기 데이터 캡쳐 단계는,
    상기 제2클럭신호의 위상을 180°역전시킨 상기 반전된 제2클럭신호를 출력하는 클럭신호 역전단계;
    상기 제2클럭신호를 이용하여 상기 외부 디지털 데이터를 샘플링 하는 제1샘플링 단계; 및
    상기 반전된 제2클럭신호를 이용하여 상기 외부 디지털 데이터를 샘플링 하는 제2샘플링 단계를 구비하는 것을 특징으로 하는 디지털 데이터 샘플링 방법.
  13. 제11항에 있어서, 상기 외부클럭 캡쳐 단계는,
    상기 제2클럭신호 및 상기 제2클럭신호를 적어도 2개 이상의 서로 다른 지연 시간 만큼 지연시킨 지연된 제2클럭신호들을 생성하는 지연클럭 생성단계;
    상기 적어도 2개 이상의 지연된 제2클럭신호들을 이용하여 상기 제1클럭신호를 샘플링 하는 외부클럭 샘플링 단계; 및
    상기 외부클럭 샘플링 블록의 출력데이터를 비교분석 하여 상기 제어신호를 출력하는 비교분석단계를 구비하는 것을 특징으로 하는 디지털 데이터 샘플링 방법.
  14. 제13항에 있어서, 상기 지연클럭 생성단계는,
    상기 제2클럭신호에 대한 지연시간이 제일 작은 제1지연클럭을 출력하는 제1지연단계;
    상기 제2클럭신호에 대한 지연시간이 상기 제1지연클럭보다 큰 제2지연클럭을 출력하는 제2지연단계; 및
    상기 제2클럭신호에 대한 지연시간이 제(N-1)지연클럭보다 큰 제N지연클럭을 출력하는 제N지연단계를 구비하며, 여기서 N은 정수인 것을 특징으로 하는 디지털 데이터 샘플링 방법.
  15. 제14항에 있어서, 상기 외부클럭 샘플링 단계는,
    상기 제1클럭신호를 상기 제1지연클럭을 이용하여 샘플링 하는 제3샘플링 단계;
    상기 제1클럭신호를 상기 제2지연클럭을 이용하여 샘플링 하는 제4샘플링 단 계; 및
    상기 제1클럭신호를 상기 제N지연클럭을 이용하여 샘플링 하는 제(N+2)샘플링 단계를 구비하는 것을 특징으로 하는 디지털 데이터 샘플링 방법.
  16. 제13항에 있어서, 상기 비교분석단계는,
    상기 외부클럭 샘플링 블록의 출력데이터의 모든 값이 동일한 경우에는 제1논리 값을 제어신호로 출력하고, 모든 값이 동일하지 않은 경우에는 제2논리 값을 제어신호로 출력하는 것을 특징으로 하는 디지털 데이터 샘플링 방법.
  17. 제13항에 있어서, 상기 멀티플렉싱 단계는,
    상기 제1논리 값에 대응하여 상기 제2클럭신호에 대응하여 샘플링 된 데이터를 출력하고, 상기 제2논리 값에 대응하여 상기 반전된 제2클럭신호에 대응하여 샘플링 된 데이터를 출력하는 것을 특징으로 하는 디지털 데이터 샘플링 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012091486A1 (ko) * 2010-12-30 2012-07-05 (주)인디링스 고속의 외부 메모리 인터페이스를 위한 적응적 디지털 phy
KR20210015548A (ko) * 2019-08-02 2021-02-10 고려대학교 산학협력단 복원된 데이터의 오류를 데이터 천이를 통하여 정정하는 수신기의 오류 정정기
CN116578166A (zh) * 2023-07-12 2023-08-11 国仪量子(合肥)技术有限公司 同步触发数据的采集方法及存储介质、采集设备

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07170500A (ja) * 1993-12-15 1995-07-04 Sony Corp データサンプリング方法
JPH0984039A (ja) * 1995-09-11 1997-03-28 Sharp Corp 標本化クロック生成装置
JP2798125B2 (ja) * 1996-04-03 1998-09-17 日本電気株式会社 ディジタル信号同期化回路
JP3622685B2 (ja) * 2000-10-19 2005-02-23 セイコーエプソン株式会社 サンプリングクロック生成回路、データ転送制御装置及び電子機器
KR100410555B1 (ko) * 2001-07-18 2003-12-18 삼성전자주식회사 반도체 메모리 장치에 적합한 내부클럭 발생방법 및내부클럭 발생회로

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012091486A1 (ko) * 2010-12-30 2012-07-05 (주)인디링스 고속의 외부 메모리 인터페이스를 위한 적응적 디지털 phy
KR20210015548A (ko) * 2019-08-02 2021-02-10 고려대학교 산학협력단 복원된 데이터의 오류를 데이터 천이를 통하여 정정하는 수신기의 오류 정정기
CN116578166A (zh) * 2023-07-12 2023-08-11 国仪量子(合肥)技术有限公司 同步触发数据的采集方法及存储介质、采集设备
CN116578166B (zh) * 2023-07-12 2023-09-22 国仪量子(合肥)技术有限公司 同步触发数据的采集方法及存储介质、采集设备

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