KR20060038060A - 반도체 레이저 소자 및 그 제조 방법 - Google Patents

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KR20060038060A KR1020040087203A KR20040087203A KR20060038060A KR 20060038060 A KR20060038060 A KR 20060038060A KR 1020040087203 A KR1020040087203 A KR 1020040087203A KR 20040087203 A KR20040087203 A KR 20040087203A KR 20060038060 A KR20060038060 A KR 20060038060A
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Abstract

상부 전극과 반도체층 간의 오믹 접촉 저항을 저감시킬 수 있는 반도체 레이저 소자의 제조 방법 및 이에 따라 제조된 반도체 레이저 소자를 개시한다. 본 발명에 따른 반도체 레이저 소자의 제조 방법은, 기판 상에 제1 도전형 클래드층, 활성층, 제2 도전형 클래드층 및 제2 도전형 캡층을 순차적으로 적층하는 단계와; 상기 제2 도전형 캡층 상에 금속막 패턴을 형성하는 단계와; 상기 금속막 패턴 상에 보호 절연막 패턴을 형성하는 단계와; 상기 보호 절연막 패턴을 식각 마스크로 하여 식각함으로써 상기 제2 도전형 클래드층에 리지 구조를 형성하는 단계와; 상기 결과물 전면 상에 전류 차단층을 형성하는 단계와; 상기 금속막 패턴을 노출시키는 콘택용 개구를 형성하는 단계와; 상기 콘택용 개구에 의해 노출된 금속막 패턴 저면 상에 상부 전극층을 형성하는 단계를 포함한다.
반도체 레이저 소자, 리지, 접촉 저항

Description

반도체 레이저 소자 및 그 제조 방법{SEMICONDUCTOR LASER DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도 1a 내지 도 1f은 종래의 반도체 레이저 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2 내지 도 7은 본 발명의 일 실시형태에 따른 반도체 레이저 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 8 내지 도 13는 본 발명의 다른 실시형태에 따른 반도체 레이저 소자의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
101: 기판 102: n형 클래드층
103: 활성층 104: p형 클래드층
105: p형 캡층 109: 전류 차단층
116a: 금속막 패턴 130: 상부 전극층
본 발명은 반도체 레이저 소자 및 그 제조 방법에 관한 것으로서, 보다 상세 하게는 상부 전극과의 접촉 저항을 저감시켜 레이저의 출력 특성을 향상시킬 수 있는 리지형 반도체 레이저 소자 및 그 제조 방법에 관한 것이다.
최근 반도체 레이저 소자가 광센서, 광통신, 광픽업, 디스플레이 및 의료 기기 등 수많은 분야에서 사용되고 있고, 다양한 응용 분야에서 고출력의 레이저 소자를 필요로 하고 있다. 현재 AlGaAs계 또는 AlGaInP계 반도체 레이저 소자가 CD 또는 DVD 시스템의 광원으로 이용되고 있으며, 405nm 파장의 청자색 반도체 레이저 소자를 광원으로 이용하는 차세대 광저장 시스템이 개발되어 양산되고 있다. 이러한 광저장 시스템이 대량의 정보를 고속으로 저장하기 위해서는 수십 내지 수백 mW의 충분한 광출력을 낼 수 있는 고출력 반도체 레이저 소자가 필요하다. 또한, 고출력 반도체 레이저 소자를 고성능으로 구현하기 위해서는 전류 주입이 원활하게 실현될 수 있도록 전극과의 오믹 접촉 저항(ohmic contact resistance)을 최소화시켜야 한다.
일반적으로, 반도체 레이저 소자는 전류 주입을 위한 상부 클래드층 및 하부 클래드층과, 이 클래드층들 사이에서 실질적인 광자의 유도 방출이 일어나는 활성층을 구비한다. 이러한 반도체 레이저 소자는 상부 클래드층(예컨대, p형 클래드층)을 리지(ridge) 구조로 형성함으로써 상기 리지를 통해서만 전류가 주입되도록 하여 향상된 전류 주입 효율을 얻을 수 있다. 따라서, 이 리지부는 반도체 레이저 소자의 도파로(waveguide) 역할을 한다. 국제공개공보 제 WO2000/04615 호에는 리 지 구조를 구비한 Ⅲ족-질화물계 반도체 레이저 소자의 구조 및 그 제조 방법이 개시되어 있다.
도 1a 내지 도 1d는 종래의 리지형 반도체 레이저 소자의 제조 방법을 설명하기 위한 단면도들이다. 먼저, 도 1a를 참조하면, GaAs 등으로 된 기판(11) 상에 n형 클래드층(12), 활성층(13), p형 클래드층(14), p형 캡층(15)을 순차 적층한 후, 포토레지스트막 또는 SiO2, SiN등의 절연막(16)을 형성한다. 그 후, 도 1b에 도시된 바와 같이, 리지 형성을 위한 절연성 마스크막 패턴(16a)를 형성한다. 다음으로, 상기 마스크막 패턴(16a)을 식각 마스크로 하여 식각함으로써 도 1c에 도시된 바와 같은 리지 구조를 형성한다. 그 후, 도 1d에 도시된 바와 같이, 상기 마스크막 패턴(16a)을 제거하고, SiO2 등의 절연층으로 된 전류 차단층(15)을 형성한다. 다음으로, 도 1e에 도시된 바와 같이, 리지 상면을 통해서만 전류가 주입되도록 하기 위해 상기 전류 차단층(15)을 선택적 식각에 의해 패터닝하여 리지 상면 일부가 노출되도록 콘택용 개구(20)를 형성한다. 광출력을 위한 전류 주입은 콘택용 개구(20)에 의해 오픈된 리지 상면부를 통해 이루어진다. 마지막으로, 도 1f에 도시된 바와 같이 금속층(18)을 증착하여 상부 전극 구조를 형성한다.
그러나, 상기한 종래의 제조 방법 및 이에 의해 제조된 반도체 레이저 소자는 다음과 같은 문제점들을 갖고 있다.
첫째, 종래의 제조 방법에 따르면, 전류 차단층(17)에 의해 오픈되는 영역의 폭(콘택용 개구(20)의 폭)은 공정 마진을 확보하기 위해 리지 폭보다 더 좁게 형성되어야 한다. 구체적으로 설명하면, 리지의 폭이 수 ㎛ 이하로 매우 좁기 때문에, 전류 차단층(17)의 선택적 식각에 의해 콘택용 개구(20)를 형성할 때 정렬 불량(misalignment)이 생길 위험이 있다. 이러한 정렬 불량을 방지하기 위해서는, 공정 마진을 확보하여 정렬 오차를 극복할 수 있도록 상기 리지 상면을 리지의 폭보다 좁게 오픈시켜야 한다(도 1e 참조). 따라서, 상기 오픈된 영역을 통한 금속층(18)과 반도체의 접촉 면적은 작아질 수 밖에 없다. 결국 반도체 레이저 소자의 출력 특성에 영향을 미치는 오믹 접촉 저항의 값이 증가하게 된다.
둘째, 콘택용 개구(20) 형성을 위한 전류 차단층(17)의 선택적 식각시, 식각으로 인해 오믹 접촉 저항 특성에 영향을 미치는 반도체 표면이 손상될 수 있다. 전류 차단층(17)을 선택적으로 식각하여 콘택용 개구(20)를 형성하는 방식으로는, 습식 식각과 건식 식각을 고려할 수 있다. 습식 식각을 사용하면, 반도체(p형 캡층(15))에 대한 절연층(전류 차단층(17))의 식각 선택비를 매우 높게 함으로써 반도체 표면에 손상을 주지 않고서도 전류 차단층을 선택적으로 식각할 수 있다. 그러나, 습식 식각은 건식 식각에 비하여 패턴 전사의 정확도가 낮으며, 식각 마스크 단부 아래에 언더컷(undecut) 부위를 형성할 수 있다. 따라서, 습식 식각은, 매우 좁은 CD(critical dimmension)폭을 구현하여야 하는 콘택용 개구(20)의 형성 공정에는 부적합하다. 이러한 이유로 인해, 통상적으로는 건식 식각을 이용하여 상기 콘택용 개구(20)를 형성한다. 그러나, 건식 식각을 사용하면, 반도체와 절연층의 불충분한 식각 선택비 때문에 반도체인 p형 캡층(15)의 상면이 손상된다. 이러한 p 형 캡층(15) 표면의 손상은 오믹 접촉 저항을 증가시키는 요인으로 작용한다.
상기 2가지 문제점은 모두 상부 전극과 그 아래의 반도체 간의 오믹 접촉 저항을 크게 하여 동작 전압과 동작 전류를 증가시킨다. 이에 따라 반도체 레이저 소자의 고온 고출력 특성이 악화되고 성능이 열화된다.
본 발명은 상기한 문제점을 해결하기 위한 것으로서, 그 목적은 상부 전극과 그 아래의 반도체층 간의 오믹 접촉 저항을 저감시켜 고온 고출력 동작 특성을 향상시킬 수 있는 반도체 레이저 소자의 제조 방법을 제공하는 데에 있다.
또한, 본 발명의 다른 목적은, 상부 전극과 그 아래의 반도체층 간의 저감된 오믹 접촉 저항을 갖는 반도체 레이저 소자를 제공하는 데에 있다.
상술한 기술적 과제를 달성하기 위하여, 본 발명의 제1 양태에 따른 반도체 레이저 소자의 제조 방법은, 기판 상에 제1 도전형 클래드층, 활성층, 제2 도전형 클래드층 및 제2 도전형 캡층을 순차적으로 적층하는 단계와; 상기 제2 도전형 캡층 상에 리지 구조 형성을 위한 금속막 패턴을 형성하는 단계와; 상기 금속막 패턴을 식각 마스크로 하여 상기 제2 도전형 캡층 및 제2 도전형 클래드층을 식각함으로써 상기 제2 도전형 클래드층에 리지 구조를 형성하는 단계와; 상기 리지 구조가 형성된 적층물 전면 상에 전류 차단층을 형성하는 단계와; 사진 식각 공정을 통해 상기 전류 차단층을 선택적으로 식각하여 상기 금속막 패턴을 노출시키는 콘택용 개구를 형성하는 단계와; 상기 콘택용 개구에 의해 노출된 상기 금속막 패턴 저면 및 상기 전류 차단층 상에 상부 전극층을 형성하는 단계를 포함한다.
상기 제1 양태에 따른 반도체 레이저 소자의 제조 방법에 따르면, 상기 리지 구조를 형성하는 단계는 습식 식각에 의하여 실행되는 것이 바람직하다. 또한, 상기 콘택용 개구를 형성하는 단계에서, 정렬 불량을 방지하기 위해 상기 콘택용 개구는 상기 리지의 폭보다 더 좁게 형성되는 것이 바람직하다. 상기 금속막 패턴을 형성하는 단계는 리프트 오프법을 이용하여 실행될 수 있다.
본 발명의 제2 양태에 따른 반도체 레이저 소자의 제조 방법은, 기판 상에 제1 도전형 클래드층, 활성층, 제2 도전형 클래드층 및 제2 도전형 캡층을 순차적으로 적층하는 단계와; 상기 제2 도전형 캡층 상에 금속막 패턴을 형성하는 단계와; 상기 금속막 패턴 상에 상기 금속막 패턴을 보호하기 위한 보호 절연막 패턴을 형성하는 단계와; 상기 보호 절연막 패턴을 식각 마스크로 하여 상기 제2 도전형 캡층 및 제2 도전형 클래드층을 식각함으로써 상기 제2 도전형 클래드층에 리지 구조를 형성하는 단계와; 상기 리지 구조가 형성된 적층물 전면 상에 전류 차단층을 형성하는 단계와; 상기 전류 차단층을 선택적으로 식각하여, 상기 금속막 패턴을 노출시키는 콘택용 개구를 형성하는 단계와; 상기 콘택용 개구에 의해 노출된 금속막 패턴 저면 및 상기 전류 차단층 상에 상부 전극층을 형성하는 단계를 포함한다.
상기 제2 양태의 제조 방법에 따르면, 상기 금속막 패턴을 보호하기 위한 절연막 패턴을 형성하는 단계는, 상기 금속막 패턴 상에 절연막을 형성하는 단계와, 상기 절연막을 선택적으로 식각하여 상기 절연막 중 상기 금속막 패턴을 둘러싸는 부분이외의 부분을 제거하는 단계를 포함할 수 있다. 상기 보호 절연막 패턴은, SiO2, Si3N4, 또는 SiON 등으로 이루어질 수 있다.
바람직하게는, 상기 리지 구조를 형성하는 단계는 건식 식각에 의하여 실행된다. 바람직하게는, 상기 리지 구조를 형성하는 단계와 상기 전류 차단층을 형성하는 단계 사이에 상기 보호 절연막을 제거하는 단계를 더 포함한다. 상기 콘택용 개구를 형성하는 단계에서, 정렬 불량을 방지하기 위해 상기 콘택용 개구는 상기 리지의 폭보다 더 좁게 형성되는 것이 바람직하다.
본 발명의 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 레이저 소자는, 기판 상에 순차적으로 적층된 제1 도전형 클래드층 및 활성층과; 상기 활성층 상에 형성되며, 상부 영역이 리지 구조로 이루어진 제2 도전형 클래드 층과; 제2 도전형 클래드층의 상기 리지 구조 상면에 형성된 제2 도전형 캡층과; 상기 제2 도전형 캡층 상에 형성된 금속막 패턴과; 상기 금속막 패턴의 상면 일부와 상기 제2 도전형 캡층의 양측면과 상기 리지 구조의 양측면과 상기 리지 구조 주위의 상기 제2 도전형 클래드층 저면 상에 형성되어 상기 금속막 패턴의 상면 일부를 노출시키는 전류 차단층과; 상기 금속막 패턴의 노출된 상면 일부와 상기 전류 차단층 상에 형성된 상부 전극층을 포함한다.
본 발명의 일 실시형태에 따르면, 상기 금속막 패턴의 폭은 상기 리지의 폭보다 작을 수 있다. 본 발명의 다른 실시형태에 따르면, 상기 금속막 패턴의 폭은 상기 리지의 폭과 실질적으로 동일할 수 있다. 또한, 본 발명에 따른 반도체 레이저 소자는 AlGaInP계 반도체, AlGaAs계 반도체, InGaAsP계 반도체, AlInGaAs계 반도체 또는 InGaN계 반도체로 이루어질 수 있다.
본 발명은, 리지형 반도체 레이저 소자에 있어서 상부 전극과 반도체층 간의 오믹 접촉 저항을 저감시킬 수 있는 방안을 제공한다. 이를 위해, 반도체 층 상에 형성된 금속막 패턴 (또는 이 금속막 패턴 상에 형성된 보호 절연막 패턴)을 식각 마스크로 하여 식각함으로써 리지 구조를 형성한다. 본 발명에 의하면, 금속과 반도체 간의 접촉 면적을 크게 할 뿐만 아니라 오믹 접촉 저항에 영향을 주는 반도체 표면의 손상을 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 2 내지 도 7은 본 발명의 일 실시형태에 따른 반도체 레이저 소자의 제조 방법을 설명하기 위한 단면도들이다. 본 실시형태에서는 금속막 패턴을 식각 마스크로 하여 식각함으로써 리지 구조를 형성한다. 이 경우 식각 마스크로 금속을 사 용하기 때문에 습식 식각을 이용하여 리지 구조를 형성하는 것이 바람직하다.
먼저, 도 2를 참조하면, GaAs 기판 등의 반도체 기판(101) 상에 AlGaInP 또는 GaInP등의 반도체로 이루어진 n형 클래드층(102), 활성층(103), p형 클래드층(104) 및 p형 캡층(105)을 순차 형성한다. 이 때, p형 캡층(105)은 밴드 불연속의 완화 및/또는 상부 전극과의 오믹 콘택을 위한 것이다.
그 후, 도 3에 도시된 바와 같이, p형 캡층(105) 상에 리지 구조 형성을 위한 금속막 패턴(106a)을 형성한다. 상기 금속막 패턴(106a)은 예를 들어 리프트 오프(lift off)법을 이용하여 형성할 수 있다. 구체적으로 설명하면, 먼저 p형 캡층(105) 상에 포토레지스트막을 도포하고 이를 패터닝하여, 금속막 패턴(106a)이 형성될 영역에 p형 캡층(105)을 노출시키는 개구를 형성한다. 이 때 노광시간, 베이킹 조건 등을 조절하여 상기 포토레지스트막의 개구의 하부 폭이 상부 폭보다 넓게 되도록 개구를 형성한다. 그 후, 상기 포토레지스트막 및 노출된 p형 캡층(105) 영역 상에 예를 들어 Ti/Pt 또는 Ti/Mo을 포함하는 금속막을 상기 포토레지스트막의 두께보다 얇은 두께로 증착하고, 스트리퍼로 상기 포토레지스트막을 제거한다. 이에 따라 상기 포토레지스트막과 함께 그 위의 금속막도 제거되어, p형 캡층(105) 상에는 도 3에 도시된 바와 같은 금속막 패턴(106a)이 남게 된다. 금속막 패턴(106a)의 폭은, 예를 들어 650nm 파장의 반도체 레이저 소자의 경우 1 내지 2 ㎛ 정도일 수 있다.
다음으로 도 4에 도시된 바와 같이, 상기 금속막 패턴(106a)를 식각 마스크로 하여 p형 캡층(105) 및 p형 클래드층(104)을 식각함으로써 p형 클래드층(104)에 리지 구조를 형성한다. 이 때 p형 클래층(104)을 소정 깊이로 식각하여 리지 구조 양쪽에 일부 두께의 p형 클래드층(104)이 남아있도록 한다. 본 실시형태에서는 습식 식각을 이용하여 리지 구조를 형성하는 것이 바람직하다. 건식 식각에 의해 상기 리지 구조를 형성하게 되면, 금속막 패턴(106a)이 건식 식각 동안 쉽게 스퍼터링(sputtering)될 수 있다.
그 후, 도 5에 도시된 바와 같이 상기 결과물 전면 상에 절연층으로 된 전류 차단층(107)을 형성한다. 이 전류 차단층(107)은 예를 들어 SiO2 또는 SiN 등의 절연층으로 형성될 수 있다. 그리고 나서 도 6에 도시된 바와 같이, 금속막 패턴(106a)의 상면 일부를 노출시키도록 전류 차단층(107)을 선택적으로 건식 또는 습식 식각하여 콘택용 개구(120)를 형성한다. 이때 콘택용 개구(120)의 폭이 리지 구조의 폭보다 충분히 좁아도 상관없다. 다음으로, 상기 결과물 전면 상에 상부 전극층(110)을 형성한다. 이에 의하여 도 7에 도시된 바와 같은 반도체 레이저 소자가 얻어진다.
본 실시형태에 따르면, 오믹 콘택을 이루는 반도체-금속 계면은 금속막 패턴(106a)와 p형 캡층(105) 사이에서 이루어진다. 따라서, 오믹 접촉면의 폭은 리지 구조의 폭과 거의 동일하다. 이에 더하여, 금속막 패턴(106a)을 형성한 후 리지 구조를 형성하기 때문에, p형 캡층(105) 상면은 리지 구조 형성을 위한 식각에 의해 손상되는 일이 발생하지 않는다. 결국, 오믹 접촉 부위에서의 접촉 면적의 증가와 반도체면의 손상 방지에 의해 오믹 접촉 저항은 종래에 비하여 감소된다. 또한 콘 택용 개구(120)의 폭이 충분히 좁게 하더라도 오믹 콘택 저항에 영향을 주지 않는다. 따라서, 오믹 접촉 저항을 증가시키지 않고도 콘택용 개구(120)의 폭을 더 좁게 형성할 수 있기 때문에 정렬도에 대한 공정 마진이 향상되어 반도체 레이저 소자의 공정 수율이 크게 개선된다.
도 8 내지 도 13은 본 발명의 다른 실시형태에 따른 반도체 레이저 소자의 제조 방법을 설명하기 위한 단면도들이다. 먼저, 도 2에서 설명한 바와 마찬가지로, 기판(101)상에 n형 클래드층(102), 활성층(103), p형 클래드층(104) 및 p형 캡층(105)을 순차적으로 형성한다. 그 후, 도 8에 도시된 바와 같이, p형 캡층(105) 상에 금속막 패턴(116a)을 형성한다. 이 금속막 패턴(116a)은 전술한 바와 같은 리프트 오프법을 이용하여 형성할 수 있다.
다음으로, 도 9에 도시된 바와 같이, 이 금속막 패턴(116a) 상에 SiO2 또는 Si3N4 또는 SiON 등으로 된 절연막을 형성한 후 이를 패터닝하여 금속막 패턴(116a)을 둘러싸는 보호 절연막 패턴(108)을 형성한다. 이 보호 절연막 패턴(108)은 이후에 실행될 리지 구조 형성을 위한 건식 식각의 식각 마스크 역할을 한다. 보호 절연막 패턴(108)은 예를 들어, SiO2, Si3N4 또는 SiON 등으로 이루어질 수 있다. 금속막 패턴(106a)을 노출시킨 상태에서 RIE(Reactive Ion Etching) 또는 ICP(Inductively Coupled Plasma) 등의 건식 식각을 실시하면 금속막 패턴(106a)이 스퍼터링될 수 있기 때문에, 본 실시형태에서는 보호 절연막 패턴(108)을 형성하여 금속막 패턴(116a)을 보호하여 준다.
다음으로, 도 10에 도시된 바와 같이, 보호 절연막 패턴(108)을 식각 마스크로 하여 건식 식각을 실시하여 p형 클래드층(104)에 리지 구조를 형성한다. 전술한 실시형태와 달리 이방성의 건식 식각을 사용하기 때문에, 본 실시형태에서는 리지 구조의 폭과 형상을 더 정확히 구현할 수 있다. 또한, 노출된 금속막 패턴(도 4의 106a 참조)이 아닌 보호 절연막 패턴(108)을 식각 마스크로 하여 건식 식각을 실시하기 때문에, 금속막 패턴(116a)의 스퍼터링이 발생하지 않아 식각 공정의 안정성을 확보할 수 있다.
만약 상기 금속막 패턴을 노출시킨 상태에서 건식 식각을 실시하면 플라즈마에 포함된 이온 등에 의해 금속막 패턴(116a)이 스퍼터링되어 금속막 패턴(116a)이 손상될 수 있다. 또한, 금속막 패턴(116a)으로부터 스퍼터링된 금속 물질은 주위로 흩어져 증착되면서 식각을 방해하는 마스크로 작용할 수 있고, 반응 챔버 또는 소자를 오염시킬 수 있다. 상기 보호 절연막 패턴(108)은 이러한 스퍼터링 문제로부터 금속막 패턴(116a)을 보호하는 역할을 한다.
다음으로, 도 11에 도시된 바와 같이, 상기 보호 절연막 패턴(108)을 제거한 후에, 결과물 전면 상에 SiO2 또는 SiN 등의 절연층으로 된 전류 차단층(109)을 형성한다. 다른 방안으로, 보호 절연막 패턴(108)을 제거하지 않은 상태에서 결과물 전면 상에 전류 차단층(109)을 형성할 수도 있다. 그러나, 이후에 실시될 사진 식각 공정의 정확도 향상을 위해서는 가능하면 리지부와 리지부 주위와의 단차가 크 지 않은 것이 좋다. 따라서, 보호 절연막 패턴(108)을 제거한 후에 전류 차단층(109)을 형성하는 것이 더 바람직하다.
그 후, 도 12에 도시된 바와 같이, 금속막 패턴(116a)의 상면 일부를 노출시키도록 전류 차단층(109)을 선택적으로 건식 식각하여 콘택용 개구(120)를 형성한다. 이때 콘택용 개구(120)의 폭이 리지 구조의 폭보다 충분히 좁아도 상관없다. 이는, 콘택용 개구(120)의 폭이 충분히 좁다 하더라도 오믹 콘택 저항에 영향을 주지 않기 때문이다. 실제 오믹 접촉 저항에 영향을 주는 곳은 p형 캡층(105)과 금속막 패턴(106a)의 게면 부위라는 것에 유의한다.
다음으로, 상기 결과물 전면 상에 상부 전극층(130)을 형성하여, 상부 전극층(130)이 상기 콘택용 개구(120)를 통해 금속막 패턴(116a)와 접하도록 한다. 이에 따라, 본 발명의 다른 실시형태에 따른 반도체 레이저 소자가 제조된다.
상기 다른 실시형태의 경우에도, 오믹 콘택을 이루는 반도체-금속 계면은 금속막 패턴(116a)와 p형 캡층(105) 사이에서 이루어진다. 따라서, 오믹 접촉 부위의 접촉 면적이 종래에 비하여 크게 된다. 또한, 금속막 패턴(116a) 및 보호 절연막 패턴(108)을 형성한 후 리지 구조 형성을 위한 건식 식각을 실시하기 때문에, p형 캡층(105) 상면이 건식 식각에 의해 손상되는 일이 발생하지 않는다. 따라서, 오믹 접촉 저항에 영향을 줄 수 있는 반도체 표면이, 손상 받지 않은 양호한 상태에서 상부의 금속층과 오믹 접촉을 하게 된다. 또한, 오믹 접촉 저항의 증가 없이 콘택용 개구(120)의 폭을 더 좁게 형성할 수 있기 때문에 정렬도에 대한 공정 마진을 개선할 수 있다.
이상 설명한 바와 같이 본 발명에 따르면, 금속막 패턴 또는 이를 둘러싼 보호 절연막 패턴을 이용하여 리지 구조를 형성함으로써, 오믹 접촉 저항에 영향을 미치는 반도체층의 표면이 손상되는 일이 발생하지 않고, 오믹 접촉 저항에 영향을 미치는 부위의 반도체-금속간 접촉 면적을 크게 할 수 있다. 따라서, 오믹 접촉 저항을 저감시킬 수 있으며, 반도체 레이저 소자의 고온 고출력 특성이 향상된다.
또한, 금속막 패턴을 노출시키는 콘택용 개구의 폭을 좁게 할 수 있기 때문에, 공정 마진이 향상되어 반도체 소자의 수율이 개선된다. 이에 따라, 양질의 소자를 저감된 비용으로 양산할 수 있게 된다.

Claims (20)

  1. 기판 상에 제1 도전형 클래드층, 활성층, 제2 도전형 클래드층 및 제2 도전형 캡층을 순차적으로 적층하는 단계;
    상기 제2 도전형 캡층 상에 리지 구조 형성을 위한 금속막 패턴을 형성하는 단계;
    상기 금속막 패턴을 식각 마스크로 하여 상기 제2 도전형 캡층 및 제2 도전형 클래드층을 식각함으로써 상기 제2 도전형 클래드층에 리지 구조를 형성하는 단계;
    상기 리지 구조가 형성된 적층물 전면 상에 전류 차단층을 형성하는 단계;
    사진 식각 공정을 통해 상기 전류 차단층을 선택적으로 식각하여 상기 금속막 패턴을 노출시키는 콘택용 개구를 형성하는 단계; 및
    상기 콘택용 개구에 의해 노출된 상기 금속막 패턴 저면 및 상기 전류 차단층 상에 상부 전극층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 레이저 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 리지 구조를 형성하는 단계는 습식 식각에 의하여 실행되는 것을 특징으로 하는 반도체 레이저 소자의 제조 방법.
  3. 제1항에 있어서
    상기 콘택용 개구를 형성하는 단계에서, 상기 콘택용 개구는 상기 리지의 폭보다 더 좁게 형성되는 것을 특징으로 하는 반도체 레이저 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 금속막 패턴을 형성하는 단계는 리프트 오프법을 이용하여 실행되는 것을 특징으로 하는 반도체 레이저 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 금속막 패턴은 Ti/Pt 또는 Ti/Mo를 포함하는 금속으로 형성되는 것을 특징으로 하는 반도체 레이저 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 전류 차단층은 절연층으로 형성되는 것을 특징으로 하는 반도체 레이저 소자의 제조 방법.
  7. 기판 상에 제1 도전형 클래드층, 활성층, 제2 도전형 클래드층 및 제2 도전형 캡층을 순차적으로 적층하는 단계;
    상기 제2 도전형 캡층 상에 금속막 패턴을 형성하는 단계;
    상기 금속막 패턴 상에 상기 금속막 패턴을 보호하기 위한 보호 절연막 패턴 을 형성하는 단계;
    상기 보호 절연막 패턴을 식각 마스크로 하여 상기 제2 도전형 캡층 및 제2 도전형 클래드층을 식각함으로써 상기 상기 제2 도전형 클래드층에 리지 구조를 형성하는 단계;
    상기 리지 구조가 형성된 적층물 전면 상에 전류 차단층을 형성하는 단계;
    상기 전류 차단층을 선택적으로 식각하여, 상기 금속막 패턴을 노출시키는 콘택용 개구를 형성하는 단계; 및
    상기 콘택용 개구에 의해 노출된 금속막 패턴 저면 및 상기 전류 차단층 상에 상부 전극층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 레이저 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 금속막 패턴을 보호하기 위한 보호 절연막 패턴을 형성하는 단계는, 상기 금속막 패턴 상에 절연막을 형성하는 단계와, 상기 절연막을 선택적으로 식각하여 상기 절연막 중 상기 금속막 패턴을 둘러싸는 부분이외의 부분을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 레이저 소자의 제조 방법.
  9. 제7항에 있어서,
    상기 리지 구조를 형성하는 단계는 건식 식각에 의하여 실행되는 것을 특징으로 하는 반도체 레이저 소자의 제조 방법.
  10. 제7항에 있어서,
    상기 리지 구조를 형성하는 단계와 상기 전류 차단층을 형성하는 단계 사이에 상기 보호 절연막 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 레이저 소자의 제조 방법.
  11. 제7항에 있어서,
    상기 콘택용 개구를 형성하는 단계에서, 상기 콘택용 개구는 상기 리지의 폭보다 더 좁게 형성되는 것을 특징으로 하는 반도체 레이저 소자의 제조 방법.
  12. 제7항에 있어서,
    상기 금속막 패턴은 Ti/Pt 또는 Ti/Mo를 포함하는 금속으로 형성되는 것을 특징으로 하는 반도체 레이저 소자의 제조 방법.
  13. 제7항에 있어서,
    상기 보호 절연막 패턴은 SiO2, Si3N4 또는 SiON으로 형성되는 것을 특징으로 하는 반도체 레이저 소자의 제조 방법.
  14. 제7항에 있어서,
    상기 전류 차단층은 절연층으로 형성되는 것을 특징으로 하는 반도체 레이저 소자의 제조 방법.
  15. 기판 상에 순차적으로 적층된 제1 도전형 클래드층 및 활성층;
    상기 활성층 상에 형성되며, 상부 영역이 리지 구조로 이루어진 제2 도전형 클래드 층;
    제2 도전형 클래드층의 상기 리지 구조 상면에 형성된 제2 도전형 캡층;
    상기 제2 도전형 캡층 상에 형성된 금속막 패턴;
    상기 금속막 패턴의 상면 일부와 상기 제2 도전형 캡층의 양측면과 상기 리지 구조의 양측면과 상기 리지 구조 주위의 상기 제2 도전형 클래드층 저면 상에 형성되어 상기 금속막 패턴의 상면 일부를 노출시키는 전류 차단층; 및
    상기 금속막 패턴의 노출된 상면 일부와 상기 전류 차단층 상에 형성된 상부 전극층을 포함하는 것을 특징으로 하는 반도체 레이저 소자.
  16. 제15항에 있어서,
    상기 금속막 패턴의 폭은 상기 리지의 폭과 실질적으로 동일한 것을 특징으로 하는 반도체 레이저 소자.
  17. 제15항에 있어서,
    상기 금속막 패턴의 폭은 상기 리지의 폭보다 작은 것을 특징으로 하는 반도 체 레이저 소자.
  18. 제15항에 있어서,
    반도체 레이저 소자는 AlGaInP계 반도체, AlGaAs계 반도체, InGaAsP계 반도체, AlInGaAs계 반도체 또는 InGaN계 반도체로 이루어진 것을 특징으로 하는 반도체 레이저 소자.
  19. 제15항에 있어서,
    상기 금속막 패턴은 Ti/Pt 또는 Ti/Mo를 포함하는 금속으로 이루어진 것을 특징으로 하는 반도체 레이저 소자.
  20. 제15항에 있어서,
    상기 전류 차단층은 절연층으로 이루어진 것을 특징으로 하는 반도체 레이저 소자.
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