KR20060028587A - 동기화 이더넷 시스템에서의 타이밍 마스터 선정 방법 - Google Patents

동기화 이더넷 시스템에서의 타이밍 마스터 선정 방법 Download PDF

Info

Publication number
KR20060028587A
KR20060028587A KR20040077607A KR20040077607A KR20060028587A KR 20060028587 A KR20060028587 A KR 20060028587A KR 20040077607 A KR20040077607 A KR 20040077607A KR 20040077607 A KR20040077607 A KR 20040077607A KR 20060028587 A KR20060028587 A KR 20060028587A
Authority
KR
South Korea
Prior art keywords
class
timing master
synchronous ethernet
ethernet system
devices
Prior art date
Application number
KR20040077607A
Other languages
English (en)
Inventor
조재헌
고준호
김종권
오윤제
윤종호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR20040077607A priority Critical patent/KR20060028587A/ko
Priority to US11/223,266 priority patent/US20060067367A1/en
Priority to JP2005277382A priority patent/JP4134127B2/ja
Publication of KR20060028587A publication Critical patent/KR20060028587A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0635—Clock or time synchronisation in a network
    • H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
    • H04J3/0697—Synchronisation in a packet node
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0635—Clock or time synchronisation in a network
    • H04J3/0638—Clock or time synchronisation among nodes; Internode synchronisation
    • H04J3/0641—Change of the master or reference, e.g. take-over or failure of the master
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Small-Scale Networks (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

1. 청구범위에 기재된 발명이 속하는 기술분야
본 발명은 동기화 이더넷 시스템에 관한 것으로, 특히 동기화 이더넷 시스템의 동기 설정을 위한 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 동기화 이더넷 시스템에 있어서 간단한 알고리즘을 통해 안정적으로 타이밍 마스터를 선정하기 위하여 각각의 디바이스들을 디바이스의 종류에 따라 분류하고 분류된 결과에 따라 타이밍 마스터를 선정하는 타이밍 마스터 선정 방법을 제공하는데 그 목적이 있음.
3. 발명의 해결 방법의 요지
본 발명은, 동기화 이더넷 시스템에서 타이밍 마스터를 선정하기 위한 방법에 있어서, 상기 동기화 이더넷 시스템 내의 디바이스들에 대하여 디바이스별 클래스를 부여하는 제 1 단계; 상기 동기화 이더넷 시스템 내의 디바이스들에 부여된 클래스 중의 최상위 클래스에 해당하는 디바이스를 검출하고, 상기 최상위 클래스가 타이밍 마스터가 가능한 클래스인지를 확인하는 제 2 단계; 상기 제 2 단계의 확인 결과 타이밍 마스터가 가능한 클래스이면, 상기 검출된 디바이스가 하나인지를 확인하는 제 3 단계; 상기 제 3 단계에서 상기 검출된 디바이스가 하나이면 상기 검출된 디바이스를 상기 동기화 이더넷 시스템의 타이밍 마스터로 선정하는 제 4 단계; 및 상기 제 3 단계에서 상기 검출된 디바이스가 둘이상이면 상기 검출된 디바이스들 중의 하나를 충돌 알고리즘을 통해 선정하고 이를 상기 동기화 이더넷 시스템의 타이밍 마스터로 선정하는 제 5 단계를 포함함.
4. 발명의 중요한 용도
본 발명은 동기화 이더넷 등에 이용됨.
동기화 이더넷, 타이밍 마스터, 클래스 분류, 충돌 알고리즘

Description

동기화 이더넷 시스템에서의 타이밍 마스터 선정 방법{Timing Master Selecting Method in Synchronous Ethernet System}
도 1 은 동기화 이더넷의 전송 사이클에 대한 일실시예 구조도.
도 2 는 종래의 기술에 따른 타이밍 마스터를 선정하는 방법에 대한 일실시예 동작 흐름도.
도 3 은 종래의 기술에 따른 타이밍 마스터를 선정하는 방법을 예시하기 위한 예시도.
도 4 는 종래의 기술에 따른 동기화 이더넷 시스템에 새로운 디바이스가 연결되는 경우의 타이밍 마스터 선정을 설명하기 위한 타이밍 예시도.
도 5 는 본 발명에 따른 동기화 이더넷 시스템에서 디바이스별 클래스 분류에 따른 타이밍 마스터 선정 방법에 대한 일실시예 동작 흐름도.
도 6a 내지 도 6d 는 본 발명의 실시예에 따른 타이밍 마스터 선정 방법을 적용하는 경우의 예시도.
도 7 는 본 발명의 실시예에 따른 동기화 이더넷 시스템에 새로운 디바이스가 연결되는 경우의 타이밍 마스터 선정을 설명하기 위한 타이밍 예시도.
본 발명은 동기화 이더넷 시스템에 관한 것으로, 특히 동기화 이더넷 시스템의 동기 설정을 위한 방법에 관한 것이다.
이더넷(Ethernet)은 가장 광범위하게 설치된 근거리통신망 기술이다. 이제는 IEEE(Institute of Electrical and Electronics Engineers) 802.3에 표준으로 정의되어있지만, 이더넷은 원래 제록스에 의해 개발되었으며, 제록스와 DEC 그리고 인텔 등에 의해 발전되었다. 이더넷 랜은 일반적으로 동축케이블 또는 특별한 등급이 매겨진 비차폐 연선을 사용한다.
가장 보편적으로 설치된 이더넷 시스템은 10BASE-T 이라고 불리며, 10 Mbps의 전송속도를 제공한다. 모든 장치들은 케이블에 접속되며, IEEE 802.3에서 규정된 CSMA/CD(Carrier Sense Multiple Access/Collision Detect) 프로토콜을 이용하여 경쟁적으로 액세스한다. 고속 이더넷이나 100BASE-T 등은 전송속도가 최고 100 Mbps까지 제공되며, 일반적으로 10BASE-T 카드가 장착된 워크스테이션들을 지원하기 위한 근거리통신망의 백본으로 많이 사용된다. 기가비트 이더넷은 1,000 Mbps 정도로 보다 높은 수준의 백본 속도를 지원한다.
종래의 이더넷은 IEEE 802.3에서 규정된 CSMA/CD(Carrier Sense Multiple Access/Collision Detect) 프로토콜을 이용하여 경쟁적으로 액세스하기 때문에, IFG(Inter Frame Gap) 간격을 유지하면서 상위 계층의 서비스 프레임을 이더넷 프 레임으로 생성하여 전송한다. 이때 상위 서비스 프레임의 종류에 상관없이 발생 순서대로 전송을 한다.
이와 같은 이더넷은 동일한 우선순위를 가지는 패킷 간의 경쟁적 액세스 방법을 통해 데이터를 전송하기 때문에 전송 지연 시간에 민감한 멀티미디어 데이터의 전송에는 적합하지 않았다. 그러나 최근에는 기존의 이더넷과 호환성을 유지하면서, 영상/음성과 같은 멀티미디어 데이터에 대해 우선권을 부여하여 전송하는 동기화 이더넷 기술이 등장함으로써 이와 같은 문제점을 해결하고 있다.
동기화 이더넷에서는 데이터 전송을 하나의 사이클 단위로 수행하며, 하나의 사이클을 멀티미디어 데이터의 전송을 위한 Sync부와 기존의 이더넷 데이터와 같은 Async부로 나누어 전송한다. 이때, 동기화된 멀티미디어 데이터의 전송을 위해서는 전체 시스템의 동기를 맞추어줄 필요가 있는데, 이를 위해 시스템 타이밍 마스터(System Timing Master)를 설정할 필요가 있다.
도 1 은 동기화 이더넷의 전송 사이클에 대한 일실시예 구조도이다.
도 1에 도시된 바와 같이, 현재 논의되고 있는 동기화 이더넷에서는 데이터 전송을 위한 전송 사이클을 125usec 단위의 1 사이클로 구성하며, 각각의 사이클에는 동기화 데이터의 전송을 위한 Sync부(102-1, 102-2)와 비동기화 데이터의 전송을 위한 Async부(103-1, 103-2) 및 동기화 데이터를 위한 시스템의 동기를 설정하는 프레임 제어 신호(101-1, 101-2)를 포함한다.
좀 더 상세히 살펴보면, 동기화 데이터의 전송을 위한 Sync부(102-1, 102-2)는 전송 사이클에서 가장 우선권을 가진 데이터부로 현재 논의 중인 안에 따르면 각각 738 바이트로 구성된 서브 동기화 프레임이 디폴트(default)값으로 10개 포함된다(물론 논의 중이 안은 변동이 가능하다).
그리고 비동기 데이터의 전송을 위한 Async부(103-1, 103-2)는 Sync부(102-1, 102-2)를 위한 영역을 제외한 나머지 부분으로 구성되는데, 해당 영역에 가변적인 비동기화 데이터들이 프레임 단위로 포함된다.
그리고 프레임 제어 신호(101-1, 101-2)를 통해 시스템의 동기를 맞추게 되는데 이와 같은 시스템의 동기를 위해 프레임 제어 신호를 생성하여 제공하는 타이밍 마스터를 설정하는 것이 동기화 이더넷 시스템에 있어서는 중요하다.
도 2 는 종래의 기술에 따른 타이밍 마스터를 선정하는 방법에 대한 일실시예 동작 흐름도이다.
도 2에 도시된 바를 참조하면, 우선 타이밍 마스터를 선정하기 위해서는 시스템 내의 각각의 디바이스들이 가지고 있는 포트를 분석한다(201). 그리고 분석된 결과를 통해 입력 포트만을 가진 디바이스가 존재하는 지를 확인한다(202).
입력 포트만을 가진 디바이스가 존재하면(202), 입력 포트만을 가진 디바이스를 타이밍 마스터로 선정한다(203).
한편, 입력 포트만을 가진 디바이스가 존재하지 않으면(202), 입력 포트를 가진 디바이스가 있는지를 확인한다(204). 즉, 입출력 포트를 모두 가진 디바이스를 찾는 것이다.
그리고 입력 포트를 가진 디바이스가 시스템 내에 2 이상인지를 확인하여(205) 2 이상이면 해당 디바이스들 중에 출력 포트가 연결되지 않은 디바이스가 있 는지를 확인한다(206). 206 과정의 확인 결과 출력 포트가 연결되지 않은 디바이스가 있으면, 출력 포트가 연결되지 않은 디바이스를 타이밍 마스터로 선정한다(207).
그리고 206 과정의 확인 결과 출력 포트가 연결되지 않은 디바이스가 없으면 종료한다.
그리고 입력 포트를 가진 디바이스가 시스템 내에 2 이상인지를 확인하여(205) 2 이상이 아니면 입력 포트를 가진 디바이스를 타이밍 마스터로 선정한다(208).
한편, 입력 포트를 가진 디바이스가 존재하지 않으면(204), 즉 시스템 내의 모든 디바이스들이 출력 포트만을 가지면, 타이밍 마스터를 선정하지 못한다.
도 3 은 종래의 기술에 따른 타이밍 마스터를 선정하는 방법을 예시하기 위한 예시도이다.
도 3(a)는 출력 포트만을 가지는 디바이스 A(31)와 입력 포트만을 가지는 디바이스 B(32)가 연결되어 시스템을 구현한 경우를 예시한 것으로 이 경우 디바이스 B(32)가 타이밍 마스터가 된다.
도 3(b)는 출력 포트만을 가지는 디바이스 A(31)와 입출력 포트를 모두 가지는 디바이스들(디바이스 C(33), 디바이스 D(34))이 연결되어 시스템을 구현한 경우를 예시한 것으로 디바이스 C(33)와 디바이스 D(34)는 모두 타이밍 마스터가 될 수 있으나 이 시스템에서는 출력 포트에 연결이 없는 디바이스 D(34)가 타이밍 마스터가 된다.
도 3(c)는 출력 포트만을 가지는 디바이스 A(31)와 입출력 포트를 모두 가지는 디바이스 F(35)와 입력 포트만을 가지는 디바이스 E(36)가 연결되어 시스템을 구현한 경우를 예시한 것으로 이 경우에는 최우선 순위인 입력 포트만을 가지는 디바이스 E(36)가 타이밍 마스터가 된다.
이상과 같은 종래의 기술에 따라 타이밍 마스터를 선정하게 되면, 시스템 내의 모든 디바이스들의 포트를 분석하여야 하고 각각의 포트의 상태(연결 유무)가 변함에 따라 그 우선순위의 변동을 가져오게 된다. 또한, 같은 포트 구조를 가지는 디바이스가 여러 개 존재하는 경우에는 어떤 방법으로 타이밍 마스터를 선정할 것인지에 대한 고려가 전혀 이루어지지 않고 있다.
한편, 타이밍 마스터를 선정하기 위한 또 다른 종래의 기술로는 새로운 디바이스가 연결되는 경우에 기존의 시스템과 새로운 디바이스 간의 타이밍 마스터를 선정하기 위한 방법에 관한 것이 있다.
도 4 는 종래의 기술에 따른 동기화 이더넷 시스템에 새로운 디바이스가 연결되는 경우의 타이밍 마스터 선정을 설명하기 위한 타이밍 예시도이다.
도 4에 도시된 바를 참조하면, 이더넷 시스템(41)에 새로운 디바이스(42)가 연결되는 경우 우선 물리적인 연결이 있으면(401) 타이밍 마스터를 선정하기 위해서 상호간의 Sync 비트를 검출한다(402).
그리고 검출된 Sync 비트에 따라 타이밍 마스터를 선정하게 된다(403).
여기서, Sync 비트는 동기화 이더넷의 동기화 프레임마다 포함되는 것으로 Sync 비트의 검출은 동기화 이더넷 시스템 또는 장치임을 확인하는 것이다.
좀 더 상세히 타이밍 마스터를 선정하는 과정을 살펴보면, 이더넷 시스템(41)과 새로운 디바이스(42)는 상호 Sync 비트를 검출하여 이더넷 시스템(41)이 Sync 비트가 존재하고 새로운 디바이스(42)에 Sync 비트가 존재하지 않는 경우에는 이더넷 시스템(41)의 타이밍 마스터를 전체의 타이밍 마스터로 선정한다. 또한, 이더넷 시스템(41)에 Sync 비트가 존재하지 않고 새로운 디바이스(42)에 Sync 비트가 존재하는 경우에는 새로운 디바이스(42)를 전체의 타이밍 마스터로 선정한다. 한편, 이더넷 시스템(41)에 Sync 비트가 존재하지 않고 새로운 디바이스(42)에도 Sync 비트가 존재하지 않는 경우에는 소정의 시간(예컨대 100 사이클)을 대기한 후, 이더넷 시스템(41) 내의 타이밍 마스터로 선정한다. 그리고 이더넷 시스템(41)에 Sync 비트가 존재하고 새로운 디바이스(42)에도 Sync 비트가 존재하는 경우에는 서로간의 MAC 주소를 비교하여 MAC 주소가 큰 쪽을 전체의 타이밍 마스터로 선정한다.
이와 같은 종래 기술은 디바이스 간의 연결이 있을 경우마다 서로의 Sync 비트를 검출하여야 하고 서로 Sync 비트가 존재하지 않을 경우에는 상당한 시간을 대기하여야 하는 등의 문제점이 있다.
본 발명은, 상기와 같은 문제점을 해결하기 위하여 제안된 것으로, 동기화 이더넷 시스템에 있어서 간단한 알고리즘을 통해 안정적으로 타이밍 마스터를 선정하기 위하여 각각의 디바이스들을 디바이스의 종류에 따라 분류하고 분류된 결과에 따라 타이밍 마스터를 선정하는 타이밍 마스터 선정 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명은, 동기화 이더넷 시스템에서 타이밍 마스터를 선정하기 위한 방법에 있어서, 상기 동기화 이더넷 시스템 내의 디바이스들에 대하여 디바이스별 클래스를 부여하는 제 1 단계; 상기 동기화 이더넷 시스템 내의 디바이스들에 부여된 클래스 중의 최상위 클래스에 해당하는 디바이스를 검출하고, 상기 최상위 클래스가 타이밍 마스터가 가능한 클래스인지를 확인하는 제 2 단계; 상기 제 2 단계의 확인 결과 타이밍 마스터가 가능한 클래스이면, 상기 검출된 디바이스가 하나인지를 확인하는 제 3 단계; 상기 제 3 단계에서 상기 검출된 디바이스가 하나이면 상기 검출된 디바이스를 상기 동기화 이더넷 시스템의 타이밍 마스터로 선정하는 제 4 단계; 및 상기 제 3 단계에서 상기 검출된 디바이스가 둘이상이면 상기 검출된 디바이스들 중의 하나를 충돌 알고리즘을 통해 선정하고 이를 상기 동기화 이더넷 시스템의 타이밍 마스터로 선정하는 제 5 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다. 도면에서 동일한 구성요소들에 대해서는 비록 다른 도면에 표시되더라도 가능한 한 동일한 참조번호 및 부호로 나타내고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한 다.
본 발명에서는 동기화 이더넷 시스템에서 디바이스들을 클래스로 나누어 클래스 비교를 통해 타이밍 마스터(Timing Master)를 결정하고 각 토폴로지에 적용하는 방법을 제안한다.
이를 위하여 각각의 디바이스를 분류하는 클래스는 <표 1>과 같다.
클래스 장치
클래스 0 레가시 이더넷 장치
클래스 1 동기화 이더넷을 지원하는 데이터 단말
클래스 1+ 타이밍 마스터 기능을 가지는 클래스 1 장치
클래스 2 동기화 이더넷을 지원하는 스위치 장치

이와 같은 분류는 본 발명의 실시예에 따른 것으로 각각의 시스템에 따라 그 분류를 더욱 세분화 시키는 것도 가능하다. 다만, 이 경우에는 이와 같은 클래스 정보의 크기가 커지는 문제점이 발생하지만 타이밍 마스터를 선정하는 데는 빠르고 효율적이다. 따라서 각각의 시스템 운용자가 이와 같은 클래스의 분류를 적절히 선택하여 운용하는 것이 가능하다.
예컨대, 클래스 1+ 에 속하는 장치 중에서 특정한 기능을 수행하는 디바이스들을 클래스 1++로 세분화하여 이에 대해 우선권을 부여하는 것이 가능하다.
이상과 같은 동기화 이더넷 시스템에서의 클래스 분류에 따른 타이밍 마스터 선정 방법에 대해서는 도 5 를 통해 상세히 살펴보기로 한다.
도 5 는 본 발명에 따른 동기화 이더넷 시스템에서 디바이스별 클래스 분류에 따른 타이밍 마스터 선정 방법에 대한 일실시예 동작 흐름도이다.
도 5에 도시된 바에 따르면, 우선 동기화 이더넷 시스템에서 시스템 내에 포함된 각각의 디바이스들에 대해 타이밍 마스터 선정을 위한 클래스를 부여한다(51). 예컨대 상술한 <표 1>과 같은 방법으로 클래스를 부여한다. 여기서의 클래스 부여는 시스템을 구성하면서 이루어지는 것으로 예시하고 있으나 각각의 디바이스의 디바이스 정보에 이를 포함토록 설정함으로써 시스템이 구성될 시, 클래스 정보를 교환함으로써 시스템 내의 디바이스들의 클래스 정보를 부여하도록 하는 것도 가능하다.
여기서, 클래스 정보의 교환은 시스템을 초기화하는 경우 또는 시스템의 변경이 있는 경우에 이루어지는데, 이를 위해서 본 발명의 실시예에서는 각각의 디바이스의 MAC 계층 또는 상위의 응용 계층에서 클래스 정보를 전달하기 위한 메시지를 생성하여 이를 시스템 내의 모든 디바이스에 대해 브로드 캐스팅함으로써 클래스 정보의 교환이 이루어지는 것으로 예시한다.
그리고 시스템 내의 전체 디바이스들의 클래스를 파악하여 최상위 클래스의 디바이스들을 검출한다(52).
그리고 검출된 디바이스의 클래스, 즉 시스템 내의 최상위 클래스가 타이밍 마스터로 동작이 가능한 클래스인지를 확인한다(53). 확인 결과 타이밍 마스터로 동작이 불가능한 클래스이면 타이밍 마스터를 선정하지 못하고 종료한다.
한편, 타이밍 마스터로 동작이 가능한 클래스이면(53), 같은 클래스의 디바이스가 2 이상 존재하는지를 확인한다(54).
같은 클래스의 디바이스가 2 이상이면 충돌 알고리즘에 따라 선정된 하나의 디바이스를 타이밍 마스터로 설정하고(55), 2 이상이 아니면 출력 포트가 검출된 최상위 클래스의 디바이스를 타이밍 마스터로 선정한다(56).
도 6a 내지 도 6d 는 본 발명의 실시예에 따른 타이밍 마스터 선정 방법을 적용하는 경우의 예시도이다.
도 6a 내지 도 6d 는 <표 1>에 따라 클래스를 부여받은 경우를 예시한다.
즉, <표 1>에 따라 동기화 이더넷을 지원하지 않는 레가시(legacy) 이더넷 디바이스를 클래스 0라고 정의하고 동기화 이더넷을 지원하는 데이터 단말(DTE : Data Terminal Equipment)를 클래스 1이라고 정의한다. 또한 클래스 1에 속한 디바이스들 중에 타이밍 마스터가 될 수 있는 디바이스는 클래스 1+로 정의한다. 그리고 타이밍 마스터가 가능한 스위칭 장치를 클래스 2로 정의한다.
우선, 도 6a를 살펴보면, 클래스 1+의 디바이스 601와 클래스 0의 디바이스 602가 직접 연결된 시스템을 도시하고 있다. 이 경우를 도 5의 흐름도에 따라 살펴보면 클래스의 우선순위가 가장 높은 디바이스(예컨대 601)를 찾는다. 그리고 해당 클래스가 타이밍 마스터가 가능한지를 확인한다. 본 도면에 따른 실시예에서는 클래스 1+이므로 타이밍 마스터가 가능하다. 그리고 해당 클래스의 디바이스가 2 이상인지를 확인하여 2 이상이 아니므로 클래스 1+의 디바이스(601)를 본 도면의 실시예에 따른 시스템에서의 타이밍 마스터로 선정한다.
그리고 도 6b를 살펴보면, 클래스 1+의 디바이스 603과 클래스 1의 디바이스 605, 606이 클래스 0의 디바이스 604를 중심으로 스타 토폴로지(star topology) 구조로 연결된 시스템을 도시하고 있다. 이 경우는 통상 허브(Hub)인 디바이스 604를 중심으로 여러 디바이스들이 연결된 모습을 예시한 것이다. 그리고 도 5의 흐름도에 따라 살펴보면 클래스의 우선순위가 가장 높은 디바이스(예컨대 603)를 찾는다. 그리고 해당 클래스가 타이밍 마스터가 가능한지를 확인한다. 본 도면에 따른 실시예에서는 클래스 1+이므로 타이밍 마스터가 가능하다. 그리고 해당 클래스의 디바이스가 2 이상인지를 확인하여 2 이상이 아니므로 클래스 1+의 디바이스(603)를 본 도면의 실시예에 따른 시스템에서의 타이밍 마스터로 선정한다.
그리고 도 6c를 살펴보면, 클래스 1+의 디바이스 609과 클래스 1의 디바이스 608, 610, 612와 클래스 0의 디바이스 611이 클래스 2의 디바이스 607을 중심으로 스타 토폴로지(star topology) 구조로 연결된 시스템을 도시하고 있다. 이 경우는 통상 스위칭 장치인 디바이스 607를 중심으로 여러 디바이스들이 연결된 모습을 예시한 것이다. 그리고 도 5의 흐름도에 따라 살펴보면 클래스의 우선순위가 가장 높은 디바이스(예컨대 607)를 찾는다. 그리고 해당 클래스가 타이밍 마스터가 가능한지를 확인한다. 본 도면에 따른 실시예에서는 클래스 2이므로 타이밍 마스터가 가능하다. 그리고 해당 클래스의 디바이스가 2 이상인지를 확인하여 2 이상이 아니므로 클래스 2의 디바이스(607)를 본 도면의 실시예에 따른 시스템에서의 타이밍 마스터로 선정한다.
그리고 도 6d를 살펴보면, 클래스 1+의 디바이스 614, 615와 클래스 1의 디바이스 615이 연결된 클래스 2의 디바이스 613과, 클래스 1의 디바이스 618, 619가 연결된 클래스 2의 디바이스 617이 연결된 시스템을 도시하고 있다. 이 경우를 도 5의 흐름도에 따라 살펴보면 클래스의 우선순위가 가장 높은 디바이스(예컨대 613, 617)를 찾는다. 그리고 해당 클래스가 타이밍 마스터가 가능한지를 확인한다. 본 도면에 따른 실시예에서는 클래스 2이므로 타이밍 마스터가 가능하다. 그리고 해당 클래스의 디바이스가 2 이상인지를 확인하여 2 이상이므로 각각의 디바이스간의 충톨 알고리즘에 따라 선정된 하나의 디바이스를 본 도면의 실시예에 따른 시스템에서의 타이밍 마스터로 선정한다.
여기서 충돌 알고리즘은 같은 구성을 가지는 디바이스들 간의 우선순위를 정하기 위한 방법으로 다양한 방법으로 구현이 가능하며 일반적으로는 디바이스 간의 MAC 주소를 비교하여 MAC 주소의 크기 순으로 우선순위를 결정하는 방법이다.
그리고 본 발명에 따른 타이밍 마스터 선정 방법을 적용하여 이더넷 시스템에 새로운 디바이스의 연결시의 동작을 살펴보면 도 7과 같다.
도 7 는 본 발명의 실시예에 따른 동기화 이더넷 시스템에 새로운 디바이스가 연결되는 경우의 타이밍 마스터 선정을 설명하기 위한 타이밍 예시도이다.
도 7에 도시된 바를 참조하면, 이더넷 시스템(41)에 새로운 디바이스(42)가 연결되는 경우 우선 물리적인 연결이 있으면(701) 타이밍 마스터를 선정하기 위해서 상호간의 클래스 정보를 비교한다(702).
그리고 클래스 정보 비교에 따라 타이밍 마스터를 선정하게 된다(703).
따라서 종래와 같이 Sync 비트를 검출하는 것이 아니라, 클래스 정보의 비교에 의한 동작만을 수행함으로써 새로운 디바이스의 연결에 따른 타이밍 마스터 선정 과정이 이루어진다.
좀 더 상세히 타이밍 마스터를 선정하는 과정을 살펴보면, 이더넷 시스템 (41)과 새로운 디바이스(42)는 상호 간의(즉, 새로운 디바이스(42)가 포함된 전체 이더넷 시스템) 클래스를 비교한다. 그 결과 최상위 클래스가 타이밍 마스터가 될 수 없는 클래스가 아니라면 해당 최상위 클래스의 디바이스를 타이밍 마스터로 선정하는데, 이 경우 동일한 최상위 클래스의 디바이스가 여럿 존재할 경우에는 충돌 알고리즘에 따라 타이밍 마스터를 선정한다.
본 발명의 실시예에서는 새로운 디바이스의 연결에 따른 클래스 비교 방법이 2가지 경우가 존재할 수 있는데, 첫 번째는 새로운 디바이스(42)와 이더넷 시스템(41)의 현재의 타이밍 마스터와의 클래스를 비교하는 것이고, 두 번째는 새로운 디바이스(42)와 이더넷 시스템(41) 내의 모든 디바이스에 대하여 클래스를 비교하는 것이다. 즉, 시스템과 디바이스, 혹은 다른 시스템의 연결이 있는 경우에 전체 디바이스들의 클래스를 모두 비교하거나, 이미 결정된 최상위 클래스의 디바이스와 새롭게 인지된 디바이스와의 클래스만을 비교할 수 있는 것이다.
상술한 바와 같은 본 발명의 방법은 프로그램으로 구현되어 컴퓨터로 읽을 수 있는 형태로 기록매체(씨디롬, 램, 플로피 디스크, 하드 디스크, 광자기 디스크 등)에 저장될 수 있다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니다.
상기와 같은 본 발명은, 각각의 디바이스들을 디바이스의 종류에 따라 분류하고 분류된 결과에 따라 타이밍 마스터를 선정함으로써, 동기화 이더넷 시스템에 있어서 타이밍 마스터의 선정이 안정적이고 간단하게 이루어지도록 하는 효과가 있다.

Claims (6)

  1. 동기화 이더넷 시스템에서 타이밍 마스터를 선정하기 위한 방법에 있어서,
    상기 동기화 이더넷 시스템 내의 디바이스들에 대하여 디바이스별 클래스를 부여하는 제 1 단계;
    상기 동기화 이더넷 시스템 내의 디바이스들에 부여된 클래스 중의 최상위 클래스에 해당하는 디바이스를 검출하고, 상기 최상위 클래스가 타이밍 마스터가 가능한 클래스인지를 확인하는 제 2 단계;
    상기 제 2 단계의 확인 결과 타이밍 마스터가 가능한 클래스이면, 상기 검출된 디바이스가 하나인지를 확인하는 제 3 단계;
    상기 제 3 단계에서 상기 검출된 디바이스가 하나이면 상기 검출된 디바이스를 상기 동기화 이더넷 시스템의 타이밍 마스터로 선정하는 제 4 단계; 및
    상기 제 3 단계에서 상기 검출된 디바이스가 둘이상이면 상기 검출된 디바이스들 중의 하나를 충돌 알고리즘을 통해 선정하고 이를 상기 동기화 이더넷 시스템의 타이밍 마스터로 선정하는 제 5 단계를 포함하는 동기화 이더넷 시스템에서의 타이밍 마스터 선정 방법.
  2. 제 1 항에 있어서,
    상기 디바이스별 클래스는,
    동기화 이더넷을 지원하지 않는 레가시(legacy) 이더넷 디바이스를 의미하는 클래스 0와, 동기화 이더넷을 지원하는 데이터 단말(DTE : Data Terminal Equipment)을 의미하는 클래스 1과, 상기 클래스 1에 속한 디바이스들 중에 타이밍 마스터가 될 수 있는 디바이스를 의미하는 클래스 1+와 타이밍 마스터가 가능한 스위칭 장치를 의미하는 클래스 2로 분류하는 것을 특징으로 하는 동기화 이더넷 시스템에서의 타이밍 마스터 선정 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 충돌 알고리즘은,
    동일한 우선순위의 디바이스 간 MAC 주소를 비교하여 MAC 주소의 크기 순으로 우선순위를 결정하는 것임을 특징으로 하는 동기화 이더넷 시스템에서의 타이밍 마스터 선정 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 디바이스 별 클래스는, 상기 각각의 디바이스들에 대해 사전에 할당된 값으로 상기 동기화 이더넷 시스템의 구성 시에 이를 교환함으로써 부여됨을 특징으로 하는 동기화 이더넷 시스템에서의 타이밍 마스터 선정 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 디바이스 별 클래스는 상기 각각의 디바이스들에 대해 사전에 할당된 값으로, 상기 디바이스의 MAC 계층에서 해당 디바이스의 클래스 정보를 표시하는 데이터를 생성하여 브로드 캐스팅함으로써 전달하는 것을 특징으로 하는 동기화 이더넷 시스템에서의 타이밍 마스터 선정 방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 디바이스 별 클래스는 상기 각각의 디바이스들에 대해 사전에 할당된 값으로, 상기 디바이스의 응용 계층에서 해당 디바이스의 클래스 정보를 표시하는 데이터를 생성하여 브로드 캐스팅함으로써 전달하는 것을 특징으로 하는 동기화 이더넷 시스템에서의 타이밍 마스터 선정 방법.
KR20040077607A 2004-09-25 2004-09-25 동기화 이더넷 시스템에서의 타이밍 마스터 선정 방법 KR20060028587A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR20040077607A KR20060028587A (ko) 2004-09-25 2004-09-25 동기화 이더넷 시스템에서의 타이밍 마스터 선정 방법
US11/223,266 US20060067367A1 (en) 2004-09-25 2005-09-09 Method for selecting timing master in synchronous ethernet system
JP2005277382A JP4134127B2 (ja) 2004-09-25 2005-09-26 同期化イーサネット（登録商標）システムにおけるタイミングマスター選定方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20040077607A KR20060028587A (ko) 2004-09-25 2004-09-25 동기화 이더넷 시스템에서의 타이밍 마스터 선정 방법

Publications (1)

Publication Number Publication Date
KR20060028587A true KR20060028587A (ko) 2006-03-30

Family

ID=36099023

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20040077607A KR20060028587A (ko) 2004-09-25 2004-09-25 동기화 이더넷 시스템에서의 타이밍 마스터 선정 방법

Country Status (3)

Country Link
US (1) US20060067367A1 (ko)
JP (1) JP4134127B2 (ko)
KR (1) KR20060028587A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101301933B1 (ko) * 2008-12-09 2013-09-16 알까뗄 루슨트 패킷-교환 네트워크의 노드를 위한 클럭 및 연관된 동기화 방법

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100295782A1 (en) 2009-05-21 2010-11-25 Yehuda Binder System and method for control based on face ore hand gesture detection
JP2012114604A (ja) * 2010-11-24 2012-06-14 Nec Access Technica Ltd 通信装置、通信方法、およびプログラム
JP6383974B2 (ja) * 2015-06-15 2018-09-05 サイレックス・テクノロジー株式会社 再生システム、及び、再生方法
CN107046449A (zh) * 2016-02-06 2017-08-15 华为技术有限公司 用于时间同步的方法和时钟

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050058149A1 (en) * 1998-08-19 2005-03-17 Howe Wayne Richard Time-scheduled and time-reservation packet switching
US7028204B2 (en) * 2000-09-06 2006-04-11 Schneider Automation Inc. Method and apparatus for ethernet prioritized device clock synchronization
US7002996B1 (en) * 2001-04-09 2006-02-21 Applied Micro Circuits Corporation System and method for switch timing synchronization
US7366754B2 (en) * 2001-06-29 2008-04-29 Thomson Licensing Multi-media jitter removal in an asynchronous digital home network
US7218644B1 (en) * 2002-05-29 2007-05-15 Nokia Corporation Dynamic bandwidth allocation for bluetooth access point connections
ATE352940T1 (de) * 2003-04-24 2007-02-15 Koninkl Philips Electronics Nv Klassenbasierte inhaltsübertragung zwischen geräten
KR100689469B1 (ko) * 2003-10-14 2007-03-08 삼성전자주식회사 이더넷 네트워크에서의 실시간 멀티미디어 데이터 전송 방법
US7643409B2 (en) * 2004-08-25 2010-01-05 Cisco Technology, Inc. Computer network with point-to-point pseudowire redundancy

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101301933B1 (ko) * 2008-12-09 2013-09-16 알까뗄 루슨트 패킷-교환 네트워크의 노드를 위한 클럭 및 연관된 동기화 방법

Also Published As

Publication number Publication date
US20060067367A1 (en) 2006-03-30
JP2006094528A (ja) 2006-04-06
JP4134127B2 (ja) 2008-08-13

Similar Documents

Publication Publication Date Title
US7260120B2 (en) Ethernet switching apparatus and method using frame multiplexing and demultiplexing
JP4278439B2 (ja) 情報通信装置、そのシステム、その方法、そのプログラム、および、そのプログラムを記録した記録媒体
US6628607B1 (en) Method and apparatus for loop breaking on a serial bus
CN108173691B (zh) 一种跨设备聚合的方法及装置
JPH088958A (ja) アクセス提供システム及び接続自動判断方法
WO2017128905A1 (zh) 一种单主机多环most网络通信系统
KR20010090768A (ko) 전자 장치, 및 인터페이스 유닛의 버스 초기화 위상에서디지털 시리얼 데이터를 처리하는 방법
JP4134127B2 (ja) 同期化イーサネット（登録商標）システムにおけるタイミングマスター選定方法
US20060203826A1 (en) Method for ensuring QoS for isochronous data in residential ethernet system including legacy ethernet device
Skov Implementation of physical and media access protocols for high-speed networks
US6909699B2 (en) Data transfer system, data transfer management apparatus and data transfer method
US8582576B2 (en) Method of bus configuration to enable device bridging over dissimilar buses
US7251703B1 (en) Method of time stamping to enable device bridging over dissimilar buses
US8457122B2 (en) Multiport switch for cascaded ethernet AV device networking
US6134240A (en) Chip address allocation through a serial data ring on a stackable repeater
US6101169A (en) Method and apparatus for unambiguous topological determinancy in an unpowered stack configuration
KR101035766B1 (ko) 레지덴셜 이더넷 시스템에서의 동기 데이터 구성 방법
JP2005318591A (ja) 実時間サービスのためのイーサネットｍａｃ適応装置及びそのデータ伝送方法
JP2003018162A (ja) 保守管理システム及び保守管理方法
US20060224737A1 (en) Method for forming super frame used for transmitting isochronous data and asynchronous data in residential Ethernet system
JP6662485B1 (ja) ネットワーク管理装置、故障区間判定方法、及びプログラム
US7619986B2 (en) Method for controlling device based on IEEE 1394 interface
US20060230147A1 (en) Asynchronous frame transmission method for strictly ensuring beginning of super frame in residential ethernet
CN100574288C (zh) 用于串行通信总线的数据链路层设备
JP6662486B1 (ja) ネットワーク管理装置、故障区間判定方法、及びプログラム

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid