KR20010090768A

KR20010090768A - 전자 장치, 및 인터페이스 유닛의 버스 초기화 위상에서디지털 시리얼 데이터를 처리하는 방법

Info

Publication number: KR20010090768A
Application number: KR1020010018487A
Authority: KR
Inventors: 오까와스미히로; 미우라기요시
Original assignee: 이데이 노부유끼; 소니 가부시끼 가이샤
Priority date: 2000-04-07
Filing date: 2001-04-07
Publication date: 2001-10-19
Also published as: CN1323119A; JP2001292146A; US20020010824A1

Abstract

버스 초기화 위상에서, 먼저 리세트 시작 상태 (즉, R0 상태)로 상태가 변환되고, 리세트 시간 (최단 1.26㎛에서 최장 1.40㎛의 범위)으로 결정된 미리 정해진 기간 동안 모든 접속 파트너에게 버스 리세트 신호가 보내진다. 버스 리세트 신호가 모든 접속 파트너로부터 수신되고 미리 정해진 시간이 경과한 것이 확인되면, 대기 상태 (R1 상태)로의 상태 변환이 실행된다. 이런 구성에 의하면, 긴 케이블을 이용하여 접속된 파트너로부터 IDLE 신호가 리세트 대기 상태에서 수신되어 트리 식별화 위상으로 잘못 전환하는 결과를 초래하여, 트리 식별화 위상에서 접속 파트너로부터 버스 리세트 신호가 수신되어 다시 버스 초기화 위상에서의 R0 상태로 되돌아간다는 문제를 일으킬 염려가 없다.

Description

전자 장치, 및 인터페이스 유닛의 버스 초기화 위상에서 디지털 시리얼 데이터를 처리하는 방법{ELECTRONIC EQUIPMENT, AND METHOD FOR PROCESSING DIGITAL SERIAL DATA AT BUS INITIALIZATION PHASE IN INTERFACE UNIT}

본 발명은 IEEE 1394 표준에 따른 물리층을 구성하는 디지털 시리얼 데이터용 인터페이스 유닛이 설치된 전자 장치, 및 이 인터페이스 유닛의 버스 초기화 위상에서의 처리 방법에 관한 것이다. 본 발명은 더욱 특히 버스 초기화 위상에서 특정 기간 동안 리세트 시작 상태에서 버스 리세트 신호를 모든 수신기에 보내고, 특정 시간이 경과하여 모든 접속된 파트너로부터 버스 리세트 신호를 수신했다고 확인되면, 리세트 대기 상태로의 상태 변환을 행하고, 이로 인해 긴 케이블을 이용하여 파트너에 접속되어 있는 경우에도 쇼트 버스 리세트가 정상적으로 동작할 수 있도록 하는 전자 장치를 제공한다.

고속의 데이터 전송 및 실시간 전송을 지원하기 위한 인터페이스를 멀티미디어 데이터 전송용 인터페이스로서 정의하는 표준으로서, IEEE 1394 고성능의 시리얼 버스 표준 (IEEE 1394 표준)이 알려져 있다.

IEEE 1394 표준은 100Mbps(98.304MKbps), 200Mpbs(196.608Mbps), 및 400Mbps(393.216Mbps)의 레이트에서의 데이터 전송을 정의하며, 저 전송률과의 호환성을 갖도록 고전송률의 1394개의 포트를 정의한다. 이 표준은 하나의 동일한 네트워크에서 100Mpbs, 200Mpbs, 및 400Mpbs의 레이트의 데이터의 전송을 가능하게 한다.

부가하여, IEEE 1394 표준은 데이터/스트로브 링크(DS-Link) 코딩 방법의 전송 포맷을 이용한다. 도 1에서 나타낸 바와 같이, 데이터/스트로브 링크 코딩 방법의 전송 포맷에서, 전송 데이터는 그의 신호를 보상하기 위해 데이터 및 스트로브를 포함하는 두 개의 신호로 변환되고, 이들 두 신호의 배타적 OR을 취득하여, 클럭을 생성한다. IEEE 1394 표준은 또한 도 2의 단면도에서 나타낸 바와 같이, 제1 실드층(201); 제1 실드층(201)으로 실드된 두 쌍의 트위스트 쌍 라인(즉, 신호선; 202); 및 제1 실드층(201)를 결합하여 구성된 케이블을 완전히 커버하는 제2 실드층(204)를 포함하는 구조를 갖는 케이블(200)을 정의한다.

IEEE 1394 표준은 데이터 전송 전에 버스를 취득하기 위한 조정을 실행하고, 조정용 제어 신호로서 조정 신호를 형성한다. 부가하여, IEEE 1394 표준은 노드가 버스 상에서 부가 또는 삭제될 때에 버스를 리세트하여 전체 버스 토폴로지를 자동으로 재구성한다. 조정 신호는 또한 토폴로지 재구성에 필요한 제어 신호로서 정의된다.

이 조정 신호는 아래 표 1 및 2에서 나타낸 규칙에 따라 생성되는 "1", "0", 및 "Z"의 세 로직 값을 가지며, 아래 표 3에서 나타낸 규칙에 따라서 디코딩된다.

전송 조정 신호 A(Arb_A_Tx)	구동기Strb_Tx Strb_Enable	코멘트
Z	- 0	TPA 구동기는 디스에이블됨
0	0 1	TPA 구동기는 인에이블됨,스트로브는 로우
1	1 1	TPA 구동기는 인에이블됨,스트로브는 하이

전송 조정 신호 B(Arb_B_Tx)	구동기Data_Tx Data_Enable	코멘트
Z	- 0	TPB 구동기는 디스에이블됨
0	0 1	TPB 구동기는 인에이블됨,데이터는 로우
1	1 1	TPB 구동기는 인에이블됨,데이터는 하이

수신된 조정비교기 값Arb_n^a_Rx)	이 포트에 대해 전송된 조정 신호(Arb_n^a_Tx)	해석된 조정 신호(Arb_n^a)	코멘트
Z01	ZZZ	Z01	이 포트가 Z를 전송하고 있으면, 수신된 신호는 케이블의 다른 측면 상의 포트에 의해 전송된 것과 동일하게 됨
Z	0	1	이 포트가 0을 수신하고 있는 동안, 비교기가 Z를 수신하고 있으면, 다른 포트는 1을 보내야만 함. 이것은 1의 우세룰의 절반임
0	0	0	다른 포트는 0이나 Z를 보내고 있음.
Z	1	1	다른 포트는 0을 보내고 있어야만 함. 이것은 1의 우세룰의 나머지 반임.
1	1	1	다른 포트는 1이나 Z를 보내고 있음.

n"은 "A" 또는 "B"이고, 이 표는 두 신호 쌍에 적용됨.

부가하여, 라인 상태는 아래 표 4에서 나타낸 규칙에 따라서 두 개의 전송 조정 신호 Arb_A_Tx 및 Arb_B_Tx로 인코딩되고, 라인 상태는 아래 표 5에서 나타낸 규칙에 따라서 수신 조정 신호 Arb_A 및 Arb_B로 인코딩된다.

상술된 조정 신호를 이용하면, 토폴로지가 버스 초기화 위상, 트리 식별화 위상, 및 자기 식별화 위상에 걸쳐 이 순서대로 자동으로 구성되게 된다.

버스 초기화 위상에서, 버스 리세트 신호는 모드 노드를 특정 상태로 변경시켜, 토폴로지 정보를 완전히 소거시킨다. 버스 초기화의 결과로, 각 노드는 노드 자체가 분기인지의 여부 (또는 여기에 인접한 복수의 노드에 직접 접속되었는지의 여부), 노드가 리프(leaf)지의 여부 (또는 단일의 노드가 여기에 인접한지의 여부)및 노드가 독자적인지의 여부 (또는 여기에 인접한 복수의 노드 어디에도 접속되어 있지 않은지의 여부)에 대한 정보만을 갖는다. 도 3a는 리프 노드와 분기 노드로 구성되는 네트워크를 나타내는 도면이다.

트리 식별화 위상에서, 전체 네트워크 노폴로지는 하나의 트리로 변환되게 되고, 여기에서 노드들 중 하나가 루트로서 표시된다. 각 노드의 접속용 각 포트에는 (포트가 루트에 가까운 노드에 접속된 경우) "페어런트" 포트, 또는 (포트가 루트에서 멀리 떨어진 노드에 접속된 경우) "차일드" 포트로서 언급되는 라벨이 지정되어 있다. 임의의 노드에 접속되어 있지 않는 포트에는 라벨 "오프"가 지정되어, 그 후 실행되는 조정 공정에 참여하지 않는다. 도 3b는 트리 식별화 공정의 완성시 구성되는 네트워크를 나타낸다.

자기 식별화 위상에서, 각 노드에는 버스와 관련되는 조정 제어 소자에 관련하여 그 차제를 식별하도록 그 자신의 특정 물리_ID를 선택하는 선택권이 제공된다. 이 공정은 저 레벨의 전력을 제어하며, 각 데이터 경로의 레이트를 결정하는데에 필요한 시스템의 토폴로지 맵을 생성할 필요가 있다.

자기 식별화 공정은 판정 이론 선택 공정을 이용한다. 특히, 루트 노드는 최저의 번호를 갖는 접속 포트와 관련되는 노드에 미디어 제어를 남기고, 노드 자체와 그 모든 차일드 노드가 자기 식별화를 완성한 것을 알리기 위해 노드가 "ident_done" 신호를 보낼 때까지 대기한다. 그 후, 루트 노드는 다음의 번호를 갖는 포트와 관련되는 노드에 제어를 남겨, 노드의 처리가 완성될 때 까지 대기한다. 루트의 모든 포트와 관련되는 노드가 그들의 처리를 완료하면, 루트 자체는자기 식별화를 실행한다. 차일드 노드는 상기한 바와 동일한 공정을 반복적으로 실행한다. 자기 식별화 공정의 완성은 버스가 서브액션 갭 기간 동안 아이들 상태에 들어갈 때에 확인된다.

각 노드는 물리적_ID 또는 그 외 제어 정보를 포함하는 매우 짧은 패킷을 하나 내지 네 개 모두의 네트워크에 보냄으로써 그 자기 식별화 정보를 보낼 수 있다. 물리적_ID는 노드가 자기 식별화 정보를 다른 노드로부터 수신하여 그 자기 식별화 패킷을 보낸 회수를 단순히 계수하는 것으로 취득된 값이다. 예를 들어, 자기 식별화 패킷을 보낸 노드는 먼저 물리적_ID로서 0을 선택하고, 그 자기 식별화 패킷을 보낸 노드는 다음에 물리적_ID로서 "1"을 선택한다. 동일한 공정이 각 노드의 물리적_ID를 결정하도록 반복된다. 도 3c는 자기 식별화 공정의 완료 후에 취득된 네트워크를 나타낸다. 도 3c에서 나타낸 바와 같이, 각 "차일드" 포트에는 "ch-i" 라벨이 지정되고 이로 인해 포트에 접속된 노드를 식별할 수 있다.

도 4는 R0 상태 (즉, 리세트 시작) 및 R1 (즉, 리세트 대기) 상태의 두 상태로 구성되는 버스 초기화 위상의 변환도이다. 도 5에서 나타낸 바와 같이, 노드 a, b 및 c가 접속되어 있고, 노드 a와 b 사이의 케이블은 길이 100m이고, 노드 b와 c 사이의 케이블은 길이 3m인 네트워크의 쇼트 버스 리세트의 동작에 대해 이하 설명한다.

정상 버스 리세트에서, 노드는 버스 리세트 신호를 버스에 무조건적으로 출력하여, 166㎲의 기간 동안 버스 리세트 신호를 출력 상태에 유지시킨다. 반대로, 쇼트 버스 리세트에서, 노드는 버스를 이용할 권리를 취득하도록 버스 조정을 행하고, 그 후 버스 리세트 신호를 버스에 출력한다. 노드는 1.26㎲에서 1.40㎲에 걸친 기간 동안 버스 리세트 신호를 출력 상태에 유지시킨다. 상술한 쇼트 버스 리세트는 "P1394a 드래프트 5.0 2000년 2월 11일"에 제안되어 있다.

상술된 바와 같이, 쇼트 버스 리세트에서, 노드는 버스를 이용할 권리를 취득한 후에 버스 리세트 신호를 버스에 출력하고, 따라서, 모든 다른 노드는 짧은 기간 내에 버스 리세트를 인식할 수 있게 된다. 결과적으로, 버스 리세트 신호는 상술된 바와 같이 단기간 동안만 출력 상태에 유지되게 되어, 버스 초기화 위상에서의 처리를 급속히 행할 수 있다.

다음에, 도 6을 참조하여, 도 5에서 나타낸 바와 같이 노드 a, b 및 c로 구성되는 네트워크에서의 쇼트 버스 리세트의 동작에 대해 설명한다. 도 6은 시간 경과에 따른 노드 a, b 및 c의 동작을 간략화한 방법으로 나타낸다.

쇼트 버스 리세트가 실행되는 경우가 노드 b에서 발생하면, 노드 b는 도 4의 변환도에 따라서 그 상태를 R0 상태를 번환하고, 미리 정해진 기간 (최단 1.26㎲에서 최장 1.40㎲의 범위: 도 6의 단계 1 및 2) 동안 노드 a 및 c에 버스 리세트 신호를 보낸다. 노드 b로부터 버스 리세트 신호를 수신할 때, 노드 a 및 c 각각은 그 자체가 버스 리세트 신호를 보내기 시작한다 (도 6의 단계 3 및 4).

다음에, 노드 b는 그 상태를 R1 상태로 전환하여 IDLE 신호를 노드 a와 c에 계속 보내면서 노드 a와 c로부터 IDLE 신호나 PARENT_NOTIFY 신호를 수신할 때 까지 계속된다 (도 6의 단계 5 및 6). 노드 b가 미리 정해진 기간 (최단 1.40㎲에서 최장 1.50㎲의 범위)이 경과할 때에도 노드 a나 c 어디로부터도 IDLE 신호나PARENT_NOTIFY 신호를 수신하지 않으면, 노드 b는 그 상태를 R0로 되돌린다.

도 5에 나타낸 네트워크에서, 노드 b와 c 사이의 케이블이 길이 3m이기 때문에, 이들 사이의 신호 전송 지연은 15ns로 작다. 이 구조는 노드 c로 하여금 IDLE 신호나 PARENT_NOTIFY 신호를 미리 정해진 기간 내에 노드 b에 보낼 수 있도록 한다 (도 6의 단계 7).

이와 반대로, 노드 a와 b 사이의 케이블은 길이가 100m이고, 이들 사이의 신호 전송 지연은 약 500ns 정도로 길다. 노드 b로부터의 제1 버스 리세트 신호는 약 500ns의 경과 후에 노드 a에 달하고 (도 6의 단계 1), 더욱 500ns가 경과한 후에, 버스 리세트 신호는 노드 a로부터 노드 b에 달하게 된다 (도 6의 단계 3). 결과적으로, 버스 리세트 신호가 노드 a로부터 되돌아올 때 까지 버스 b가 버스 리세트 신호 전송을 시작한 이래 1㎲ 이상의 시간이 경과하게 된다. 실제로, 노드 a가 신호 처리 시간을 필요로 하기 때문에, 노드 b가 버스 리세트 신호 전송을 완성하고 그 상태를 R1 상태로 전환하더라도, 노드 b가 노드 a로부터 버스 리세트 신호를 수신할 수 없는 경우가 발생할 수 있다.

이런 경우, 노드 b는 노드 b가 R1 상태에 있는 상태에서 노드 a로부터 IDLE 신호를 수신하여, 노드 b가 그 상태를 R1 상태로부터 트리 식별화 위상으로 잘못 전환하게 된다. 트리 식별화 위상에서, 노드 b는 버스 리세트 신호를 노드 a로부터 수신하여 (도 6의 단계 3), 노드 b가 정상 버스 리세트 상태에 있는 경우 버스 초기화 위상에서 R0 상태로 되돌아간다. 그 결과, 노드들이 서로 긴 케이블로 접속되어 있을 때, 정상적인 버스 리세트 동작을 실행하는 것이 불가능하게 된다.

본 발명의 목적은 내부에 긴 케이블이 사용되고 있을 때에도 정상적인 쇼트 버스 리세트 동작이 행해질 수 있는 전자 장치 등을 제공하는 것이다.

본 발명의 형태에서, 전자 장치는 IEEE 1394 표준에 따른 물리층을 구성하는 디지털 시리얼 데이터용 인터페이스 유닛, 및 이 인터페이스 유닛 상위의 프로세서를 포함한다. 이 인터페이스 유닛은 모든 접속 파트너에게 조정 신호를 전송하기 위한 전송기, 및 접속 파트너 각각으로부터 조정 신호를 수신하기 위한 수신기를 포함한다. 버스 초기화 위상에서, 버스 리세트 신호는 리세트 시작 대기 상태에서 미리 정해진 기간 동안 모든 접속 파트너에게 보내지고, 버스 리세트 신호를 모든 접속 파트너로부터 수신하여 특정 기간이 경과한 것이 확인되면, 리세트 대기 상태로의 상태 전환이 실행된다.

본 발명의 다른 형태에서, IEEE 1394 표준에 따라 물리층을 구성하는 디지털 시리얼 데이터용 인터페이스 유닛의 버스 초기화 위상에서의 처리 방법은, 리세트 상태에서 미리 정해진 기간 동안 IEEE 1394 표준에 따른 물리층을 각각 갖는 상기 모든 접속 파트너에 버스 리세트 신호를 전송하는 단계; 및 버스 리세트 신호가 상기 모든 접속 파트너로부터 수신되고 특정 기간이 경과한 것이 확인되면 그 상태를 리세트 대기 상태로 전환하는 단계를 포함한다.

본 발명에서는, 버스 초기화 위상에서, 버스 리세트 신호가 리세트 시작 상태 (즉, R1 상태)에서 미리 정해진 기간 동안 모든 접속 파트너에게 보내진다. 미리 정해진 시간이 경과하고 또한 버스 리세트 신호가 모든 접속 파트너로부터 수신되었음이 확인되면, 리세트 대기 상태 (즉, R1 상태)로의 상태 전환이 실행된다. 이 경우, 버스 리세트 신호는 접속 파트너와의 접속에 이용되는 케이블의 길이에 따라서, 미리 정해진 기간 동안이나 미리 정해진 기간이 경과된 후에 접속 파트너로부터 수신된다. 버스 리세트 신호가 미리 정해진 기간 내에 모든 접속 파트너로부터 수신되면, 미리 정해진 기간이 경과한 후에 바로 리세트 대기 상태로의 상태 전환이 실행된다.

상술된 방법에서와 같이, 리세트 대기 상태로의 상태 전환은 버스 리세트 신호가 모든 접속 파트너로부터 수신된 것이 확인된 후에 실행된다. 이 구조는 긴 케이블로 접속된 파트너로부터 IDLE 신호가 리세트 대기 상태에서 수신되어, 상태가 트리 식별화 위상으로 잘못 전환되는 결과가 초래되고, 트리 식별화 위상으로의 상태 전환을 완료한 후에 이 접속 파트너로부터 버스 리세트 신호가 수신되어, 이 상태가 리세트 버스 초기화 위상에서 대기 상태 (즉 R0 상태)로 되돌아간다고 하는 문제를 방지한다. 이런 방법으로, 긴 케이블이 접속 파트너와의 접속에 이용될 때에도 쇼트 버스 리세트가 정상적으로 동작될 수 있게 한다.

도 1은 IEEE 1394 표준에 따른 전송 데이터의 구조를 나타내는 도면.

도 2는 IEEE 1394 표준으로 정의된 케이블의 단면도.

도 3a 내지 3c는 버스 초기화, 트리 식별화 및 자기 식별화의 완료시 구성되는 네트워크를 나타내는 도면.

도 4는 버스 초기화 위상의 전환도.

도 5는 네트워크의 예시적 구조를 나타내는 블럭도.

도 6은 쇼트 버스 리세트의 예시적 동작을 설명하는 도면.

도 7은 IEEE 1394 표준에 따라 구성되는 네트워크의 예시적 구조를 나타내는 블럭도.

도 8은 IEEE 1394 표준에 따른 인터페이스의 구성 소자 및 프로토콜 아키텍쳐를 나타내는 도면.

도 9는 비동기식 패킷을 나타내는 도면.

도 10a 및 도 10b는 조정을 설명하는 도면.

도 11은 동기식 전송시의 패킷을 나타내는 도면.

도 12는 CSR 아키첵쳐에서의 어드레싱을 나타내는 도면.

도 13은 주요 CRS의 예시적 위치, 이름 및 동작을 나타내는 설명도.

도 14는 예시적 일반 ROM 포맷을 나타내는 설명도.

도 15는 예시적 버스 인포 블럭, 루트 디렉토리, 및 유닛 디렉토리를 나타내는 설명도.

도 16은 PCR의 예시적 구조를 나타내는 설명도.

도 17a 내지 도 17d는 oMPR, oPCR, iMPR, 및 iPCR 각각의 예시적 구조를 나타내는 설명도.

도 18은 플러그, 플러그 제어 레지스터 및 전송 채널 사이의 예시적 관계를 나타내는 설명도.

도 19는 디스크립터의 계층에서의 예시적 데이터 구조를 나타내는 설명도.

도 20은 디스크립터의 예시적 데이터 포맷을 나타내는 설명도.

도 21은 도 20의 예시적 생성 ID를 나타내는 설명도.

도 22는 도 20의 예시적 리스트 ID를 나타내는 설명도.

도 23은 FCP의 명령과 응답 사이의 관계를 나타내는 설명도.

도 24는 도 23의 명령과 응답 사이의 관계를 더욱 상세히 나타내는 설명도.

도 25는 AV/C 명령의 예시적 데이터 구조를 나타내는 설명도.

도 26a 내지 26c는 AV/C 명령의 특정 예를 나타내는 설명도.

도 27a 및 도 27b는 AV/C 명령의 명령과 응답의 특정예를 나타내는 설명도.

도 28은 물리층의 예시적 구조를 나타내는 블럭도.

도 29는 버스 초기화 위상의 전환도.

도 30은 쇼트 버스 리세트의 예시적 동작을 설명하는 도면.

<도면의 주요 부분에 대한 간단한 설명>

10 : 워크스테이션

11 : 퍼스널 컴퓨터

12 : 하드 디스크 드라이브

13 : CD ROM 드라이브

14 : 카메라

15 : 프린터

16 : 스캐너

20 : IEEE 1394 버스

101 : 물리층 로직 블럭 (PHY LOGIC)

102 : 셀렉터 블럭 (RXCLOCKI/DATA SELECTOR)

103 : 변환 블럭 (4B/5B CONVERTER & ARB-SIGNAL CONVERTER)

104A 및 104B : 스크램블 블럭 (SCRAMBLER)

105A 및 105B : 디스크램블럭 블럭

106A 및 106B : 전송 블럭 (P/S)

107A 및 107B : 수신 블럭 (RX-PLL & S/P)

108 : 포트 로직 블럭 (PORT LOGIC)

109 : 아날로그 구동기/수신기 (ANALOG DRIVER/RECEIVER)

110 : 클럭 생성 블럭 (PLL)

이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.

도 7은 IEEE 1394 표준에 기초하여 구성된 네트워크의 예시적 구조를 나타내는 도면이다. 워크스테이션(10), 퍼스널 컴퓨터(11), 하드 디스크 드라이브(12), CD ROM 드라이브(13), 카메라(14), 프린터(15) 및 스캐너(16)가 함께 IEEE 1394 노드를 구성하며, IEEE 1394 버스(20)을 거쳐 서로 접속되어 있다. IEEE 1394 표준에 따른 접속 방법은 두 가지: 데이지(daisy) 체인 접속 및 노드 다점 접속으로 카테고리화되어 있다. 데이지 체인 접속 방법에서는, 최대 16개의 노드 (즉, IEEE 1394 포트를 갖는 장치)가 접속될 수 있다. 도 7에서 나타낸 바와 같이, 데이지 체인 접속 방법 및 노드 다점 접속 방법과 결합하여, IEEE 1394 표준에서 최대수인 63 노드를 접속할 수 있다.

IEEE 1394 표준은 장치가 동작, 즉 장치가 턴온된 상태에서 케이블 접속/분리를 가능하게 한다. 노드가 부가되거나 삭제될 때에, 토폴로지의 재구성은 버스 초기화 위상, 트리 식별화 위상 및 자기 식별화 위상에 걸쳐 상술된 바와 같이 이 순서대로 실행된다. 네트워크에 접속된 노드의 식별화 및 구성은 인터페이스 상에서 제어된다.

도 8은 IEEE 1394 표준에 따른 인터페이스의 구성 소자 및 프로토콜 아키텍쳐를 나타내는 도면이다. 인터페이스는 하드웨어와 펌웨어로 구성된다.

하드웨어는 물리층(PHY) 및 링크층으로 구성된다. 물리층은 IEEE 1394 표준에 따른 신호를 직접 구동한다. 링크층은 호스트 인터페이스 및 물리층 인터페이스를 포함한다.

펌웨어는 트랜잭션층 및 관리층으로 구성된다. 트랜잭션층은 IEEE 1394 표준에 따른 인터페이스의 실제의 동작을 실행하기 위한 관리 구동기로 구성된다. 관리층은 네트워크를 관리하기 위한 구동기로 구성되는 것으로, 시리얼 버스 관리 (SBM)로 언급되며 IEEE 1394 표준에 따른다.

어플리케이션층은 사용자에 의해 사용되는 소프트웨어 및 트랜잭션층과 관리층을 인터페이싱하기 위한 관리용 소프트웨어로 구성된다.

IEEE 1394 표준에서, 네트워크 내에서 실행되는 전송 동작은 서브액션으로 언급되며, 이어지는 두 서브액션을 정의한다. 서브액션들 중 하나는 "비동기식" 모드로 언급되는 비동기식 전송 모드인 한편, 다른 것은 전송 대역이 확보되는 "동기식" 모드로 언급되는 실시간 전송 모드이다. 각 서브액션들은 다음의 상태:

조정 상태;

패킷 전송 상태; 및

확인 상태

를 가정하는 세 개의 부분으로 각각 카테고리화되어 있다. 여기에서, "동기식" 모드에서는 확인 상태가 생략된다.

비동기식 모드에서의 서브액션시, 비동기식 전송이 실행된다. 도 9는 비동기식 전송 모드시 시간의 경과에 따른 트랜잭션 상태를 나타내는 도면이다. 도 9에서, 초기 서브액션 갭은 버스가 아이들 상태에 있는 것을 나타낸다. 서브액션 갭이 지속되는 시간은 비로 이전의 전송이 종료되고 다른 새로운 전송이 가능한지의 여부를 판정하도록 모니터된다.

아이들 상태가 특정 기간 이상 동안 지속되면, 전송을 행하길 원하는 노드는 버스가 이용 가능한 것을 판정하여, 그 버스를 취득하도록 조정을 실행한다. 실재의 동작시, 버스를 정지할 지의 여부에 대한 판정은 도 10a 및 10b에서 나타낸 바와 같이, 루트에 위치된 노드 A로 실행된다. 전송을 원하는 노드가 이 조정시 버스를 이용할 권리를 취득한 후에, 이 노드는 다음 데이터의 전송, 즉 패킷 전송을행한다. 데이터 전송후, 데이터를 수신한 노드는 데이터 전송에 응답하여 데이터 수신 확인 복귀 코드(ack)를 되돌림으로써 확인을 행한다.

이 확인의 실행으로, 전송 노드와 수신 노드 둘다에서 전송이 정상적으로 실행되었는지를 데이터 수신 확인 복귀 코드(ack)로부터 확인할 수 있다.

그 후, 이 상태는 서브액션 갭, 즉 버스 아이들 상태로 다시 돌아가, 상술된 전송 동작을 반복한다.

동기식 모드에서의 서브액션시에는, 도 11에서 나타낸 바와 같이, 동기식 서브액션에서의 전송이 고 순위가 지정되어 있으며 비동기식 서브액션에서의 전송 전에 실행되는 것을 제외하고, 비동기식 모드에서의 전송과 기본적으로 동일한 구조의 전송이 행해진다. 동기식 서브액션에서의 동기식 전송은 약 8㎑ (125㎲) 마다 발해지는 사이클 시작 패킷에 뒤이어 실행되며, 고 순위가 지정되어 비동기식 서브액션에서의 비동기식 전송 전에 실행된다. 이런 방식으로, 비동기식 전송은 전송 대역이 확보되는 전송 모드 중에 있으며, 이로 인해 실시간 데이터의 전송을 성취할 수 있다.

상술한 사이클은 사이클 마스터 기능 (즉, 버스에 접속된 임의의 장치)을 갖는 노드로부터 공급되는 사이클 시작 패킷으로 형성된다. 동기식 전송시, 데이터 전송에 필요한 대역 (이것은 시간 단위이지만, 대역으로 언급함)이 사이클의 모든 최외단으로부터 확보된다. 따라서, 동기식 전송시, 특정 기간 동안 데이터 전송을 확보할 수 있다. 그러나, 동기식 전송은 데이터 보호를 위한 구성을 갖지 않기 때문에, 전송 에러가 발생할 때 데이터가 손실되게 된다. 한편, 비동기식 전송시,각 사이클에서 버스가 동기식 전송에 사용되지 않는 기간 동안 조정의 결과로 버스를 사용할 권리를 취득한 노드가 비동기식 패킷을 보내게 된다. 확인 및 리트라이를 이용하여 신뢰 가능한 전송이 가능하게 되고; 그러나, 이 전송은 일정한 타이밍에서는 실행되지 않는다.

복수의 노드가 동기식 전송에 걸쳐 실시간 데이터 전송을 실행하는 경우, 전송 데이터에는 그 내용 (즉, 전송 노드)을 식별하기 위한 채널 ID가 제공되므로, 오직 필요한 실시간 데이터만을 수신한다.

미리 정해진 노드가 동기식 전송을 실행하도록 하기 위해서, 노드가 동기성 기능을 가질 필요가 있다. 부가하여, 동기성 기능을 갖는 노드들 중 적어도 하나는 또한 사이클 마스터 기능을 가져야만 한다. 더욱이, IEEE 1394 시리얼 버스에 접속된 노드들 중 적어도 하나는 동기식 리소스 관리 기능을 가져야만 한다.

IEEE 1394 표준에 정의된 어드레스 공간은 도 12에서 나타낸 바와 같은 구조를 갖는다. 이 구조는 64비트 고정 어드레싱용 ISO/IEC3213 표준으로 정의된 CSR 아키텍쳐 (이하, "CSR 아키텍쳐"로 언급)에 따른 것이다. 도 12에 나타낸 바와 같이, 각 어드레스의 상위 16 비트는 어드레스 공간을 노드에 제공하기 위한 노드 ID를 나타낸다. 노드 ID는 버스 ID를 상위 10비트로 지정하고, 물리 ID (즉, 좁은 의미로 노드 ID)를 하위 6 비트로 지정한다. 버스 ID 및 물리 ID는 특정의 목적으로 모든 비트를 1로 설정할 때 취득된 값을 이용한다. 따라서, 이 어드레싱 방법은 각각 63개의 개별의 어드레스를 지정할 수 있는 1023개의 버스 및 노드를 제공한다.

하위 48 비트로 정의되는 256 테라바이트를 갖는 어드레스 중에서 상위 20비트로 정의된 공간은 2048 바이트 CSR에 특정적인 레지스터와 IEEE 1394 표준에 특정적인 레지스터에 사용되는 초기 레지스터 공간 및 초기 메모리 공간으로 분할된다. 하위 28 비트로 형성된 공간은, 상위 20 비트로 형성된 공간이 초기 레지스터 공간일 때, 컨피규레이션 리드 온리 메모리(ROM), 노드에 특정적인 초기 유닛 공간, 플러그 제어 레지스터(PCR) 등으로서 사용된다.

도 13은 주요 CSR의 오프세트 어드레스, 이름 및 동작을 설명하는 도면이다. 도 13의 용어 "오프세트"는 초기 레지스터 공간이 시작하는 FFFFF000000h 어드레스 (최후방의 h는 10진수 표기로 되어 있음)에 근접한 오프세트 어드레스를 나타낸다. 오프세트 220h를 갖는 대역폭 유용 레지스터는 동기식 전송에 할당될 수 있는 대역폭을 나타내며, 동기식 리소스 관리기로서 동작하는 노드의 값만을 유효한 것으로 인식한다. 특히, 각 노드는 도 12에 나타낸 CSR를 갖는 반면, 동기식 리소스 관리기의 대역폭 유용 레지스터만이 유효한 것으로 인식된다. 다시 말해, 실재 대역폭 유용 레지스터를 갖는 것은 오직 동기식 리소스 관리기뿐이다. 대역폭 유용 레지스터에서는, 어떤 대역폭도 동기식 전송에 할당되지 않을 때 최대값이 저장되고, 그 값은 대역폭이 동기식 전송에 할당될 때 마다 감소된다.

오프세트 224h 내지 228h의 채널 유용 레지스터는 각각 0 내지 63비트를 갖는 채널 번호에 대응한다. 0비트를 갖는 채널 번호의 경우, 이는 채널이 채널 유용 레지스터에 이미 할당되어 있는 것을 의미한다. 동기식 리소스 관리기로 작용하는 노드의 채널 유용 레지스터만이 유효하다.

도 12를 다시 참조하면, 일반 리드 온리 메모리(ROM) 포맷에 기초한 컨피규레이션 리드 온리 메모리(ROM)이 초기 유닛 공간 내의 어드레스 200h 내지 400h에 배열된다. 도 14는 일반 ROM 포맷을 설명하는 도면이다. IEEE 1394 표준에서 억세스 단위인 노드는 노드의 공통 어드레스 공간을 가지면서 독자적으로 동작할 수 있는 복수의 유닛을 가질 수 있다. 유닛 디렉토리는 이 유닛에 대한 소프트웨어의 버전과 위치를 나타낼 수 있다. 버스 인포 블럭 및 루트 디렉토리는 고정 위치에 위치되며, 다른 블럭은 오프세트 어드레스로 지정된 위치에 위치된다.

도 15는 버스 인포 블럭, 루트 디렉토리, 및 유닛 디렉토리를 상세하게 나타내는 도면이다. 이 장치의 제작자를 나타내는 ID 번호는 버스 인포 블럭의 회사 ID에 저장되어 있다. 이 장치에 특정적이며 다른 ID에 중첩하지 않으면서 세계에서 오직 하나의 ID인 ID가 칩 ID에 저장되어 있다. 00h는 IEC 61883 표준의 필요 조건에 만족하는 장치의 유닛 디렉토리의 유닛 사양 ID의 제1 옥세트 내에 기록되며, A0h는 그 제2 옥세트 내에 기록되며, 2Dh는 그 제3 옥세트 내에 각각 기록된다. 더욱이, 01h는 유닛 스위치 버전의 제1 옥세트에 기록되며, 1은 제3 옥세트의 최소 유효 비트(LSB)에 기록된다.

노드는 인터페이스를 거쳐 장치의 입/출력을 제어하기 위해서, 도 12에 나타낸 초기 유닛 공간 내의 어드레스 900h 내지 9FFh에서 IEC61883 표준으로 정의된 플러그 제어 레지스터(PCR)를 갖는다. 이 디자인은 플러그의 개념을 구체화하도록 아날로그 인터페이스와 논리적으로 유사한 신호 경로를 형성한다. 도 16은 PCR의 구조를 설명하는 도면이다. PCR은 출력 플러그를 나타내는 출력 플러그 제어 레지스터(oPCR), 및 입력 플러그를 나타내는 입력 플러그 제어 레지스터(iPCR)를 갖는다. PCR은 또한 각 소자에 특정적인 출력 플러그나 입력 플러그에 대한 정보를 나타내기 위해 출력 마스터 플러그 레지스터(oMPR) 또는 입력 마스터 플러그 레지스터(iMPR)를 갖는다. 각 소자는 복수의 oMPR이나 iMPR을 갖지 않지만, 그 능력에 따라서, 그 각 플러그에 대응하는 복수의 oPCR 또는 iPCR을 가질 수 있다. 도 16에 나타낸 각 PCR은 31 oPCR 및 31 iPCR을 갖는다. 동기성 데이터 흐름은 이들 플러그에 대응하는 레지스터를 조작하여 제어된다.

도 17a 내지 도 17d는 각각 oMPR, oPCR, iMPR 및 iPCR의 구조를 나타내는 도면이다. 도 17a는 oMPR의 구조를 나타내고, 도 17b는 oPCR의 구조를 나타내고, 도 17c는 iMPR의 구조를 나타내고, 도 17d는 iPCR의 구조를 각각 나타낸다. 소자가 보내거나 받을 수 있는 동기성 데이터의 최대 전송률을 나타내는 코드가 oMPR 및 iMPR 각각의 MSB 측에서 2비트의 데이터 레이트 용량 내에 저장된다. oMPR의 브로드캐스트 채널 베이스는 브로드캐스트 출력에 사용되는 채널 번호를 정의한다.

소자가 갖는 출력 플러그의 번호, 즉 oPCR의 번호를 나타내는 값이 oMPR의 LSB측에서 5비트를 갖는 출력 플러그의 번호에 저장된다. 소자가 갖는 입력 플러그의 번호, 즉 iPCR의 번호를 나타내는 값은 iMPR의 LSB측에서 5비트를 갖는 입력 플러그의 번호에 저장된다. 비영속성 확장 필스 및 영속성 확장 필드는 장차의 확장을 위해 준비된 영역이다.

oPCR 및 iPCR 각각의 MSB에서의 온라인은 플러그의 사용 상태를 나타낸다. 특히, 온라인 상의 1의 값은 플러그가 온라인 상태에 있는 것을 의미하고, 온라인상의 0의 값은 오프라인 상태에 있는 것을 의미한다. oPCR 및 iPCR 각각의 브로드캐스트 접속 카운터 상의 값은 브로드캐스트 접속의 존재 (1의 값) 또는 부재 (0의 값)를 나타낸다. oPCR 및 iPCR 각각에서 6비트 폭을 갖는 지점 대 지점 접속 카운터 상의 값은 플러그가 갖는 지점 대 지점 접속 개수를 나타낸다.

oPCR 및 iPCR 각각의 6비트폭을 갖는 채널 번호의 값은 플러그가 접속된 동기식 채널 번호를 나타낸다. oPCR에서 2비트폭을 갖는 데이터 레이트의 값은 플러그로부터 출력되는 동기성 데이터의 패킷의 실제 전송률을 나타낸다. oPCR에서 4비트폭을 갖는 오버헤드 ID에 저장된 코드는 동기식 통신을 통한 대역폭을 나타낸다. oPCR에서 10비트폭을 갖는 페이로드의 값은 플러그에 의해 취급될 수 있는 동기식 패킷에 관련되는 데이터의 최대값을 나타낸다.

도 18은 플러그, 플러그 제어 레지스터 및 동기식 채널 사이의 관계를 나타내는 도면이다. AV 소자(71 내지 73)는 IEEE 1394 시리얼 버스에 의해 서로 접속되어 있다. AV 소자(73)의 oMPR은 oPCR[0] 내지 oPCR[2]의 번호 및 전송률을 정의한다. 채널이 oPCR[0] 내지 oPCR[2] 중에서 oPCR[1]로 지정되는 동기성 데이터가 IEEE 1394 시리얼 버스의 채널 #1에 보내진다. AV 소자(71)의 iMPR은 iPCR[0] 및 iPCR[1]의 번호와 전송률을 정의한다. AV 소자(71)는 iPCR[0]과 iPCR[1] 사이에서 iPCR[0]에 의해 지정된 IEEE 1394 시리얼 버스의 채널 #1에 보내진 동기성 데이터를 판독한다. 유사하게, AV 소자(72)는 oPCR[0]에 의해 지정된 채널 #2에 동기성 데이터를 보낸다. AV 소자(71)는 iPCR[1]로 지정된 채널 #2로부터 동기성 데이터를 판독한다.

상술된 방법으로, IEEE 1394 시리얼 버스에 의해 서로 접속된 소자들 사이에서의 데이터 전송이 실행된다. 이 구조에서, 각 소자는 제어될 수 있으며 그 상태가 IEEE 1394 시리얼 버스에 의해 서로 접속된 소자들을 제어하기 위한 명령으로 정의된 AV/C 명령 세트를 이용하여 확인될 수 있다. 이하, AV/C 명령 세트를 설명한다.

먼저, 도 19 내지 도 22를 참조하여, AV/C 명령 세트의 서브유닛 식별자 디스크립터의 데이터 구조에 대해 설명한다. 도 19는 서브유닛 식별자 디스크립터의 데이터 구조를 나타내는 도면이다. 도 19에서 나타낸 바와 같이, 서브유닛 식별자 디스크립터의 데이터 구조는 계층적 리스트로 구성된다. 용어 "리스트"는, 예를 들어 튜너인 경우, 데이터가 수신될 수 있는 채널을 의미하며, 예를 들어 디스크인 경우에는 내부에 기록된 음악을 의미한다. 계층의 최상위 리스트는 루트 리스트를 말하며, 리스트 0은 예를 들어 하위 위치에서의 리스트의 루트이다. 유사하게, 리스트 2 내지 (n-1)는 또한 루트 리스트이다. 루트 리스트는 대상의 것과 동일한 번호에 존재한다. 용어 "대상"은, AV 소자가 튜너인 경우 디지탈 브로드캐스팅에서의 각 채널을 의미한다. 하나의 계층에서의 모든 리스트들은 동일한 정보를 공유한다.

도 20은 일반 서브유닛 식별자 디스크립터의 포맷을 나타내는 도면이다. 서브유닛 식별자 디스크립터(41)는 기능에 대한 속성 정보를 포함하는 컨텐츠를 갖는다. 디스크립터 길이 필드 자체의 값은 컨텐츠 내에 전혀 포함되지 않는다. 생성 ID는 AV/C 명령 세트 버전을 나타내며, 그 값은 도 21에서 나타낸 바와 같이 현재"00h"이다 (h는 이 값이 10진수 표기로 되어 있는 것을 나타냄). "00h"의 값은 데이터 구조와 명령이 AV/C 일반 사양, 버전 3.0으로 되어 있는 것을 의미한다. 부가하여, 도 21에서 나타낸 바와 같이, "00h"를 제외한 모든 값이 장차의 사양을 위해 보유 상태에 저장된다.

리스트 ID의 크기는 리스트 ID의 바이트의 개수를 나타낸다. 대상 ID의 크기는 대상 ID의 바이트의 개수를 나타낸다. 대상 위치의 크기는 제어 동작시 관련되는 리스트 내의 위치 (즉, 바이트의 개수)를 나타낸다. 루트 대상 리스트의 개수는 루트 대상 리스트의 개수를 나타낸다. 루트 대상 리스트 ID는 계층의 독립층 내의 최상위 루트 대상 리스트를 식별하기 위한 ID를 나타낸다.

서브유닛 의존성 길이는 후속되는 서브유닛 의존성 정보 필드의 바이트의 개수를 의미한다. 서브유닛 의존성 정보는 기능에 특정적인 정보를 나타내는 필드이다. 제작자 의존성 길이는 후속의 제작자 의존성 필드의 바이트의 개수를 나타낸다. 제작자 의존성 정보는 벤더 (즉, 제작자)에 의해 결정된 사양에 대한 정보를 나타내는 필드이다. 디스크립터가 제작자 의존성 정보를 갖고 있지 않으면, 제작자 의존성 정보 필드는 존재하지 않는다.

도 22는 도 20에 나타낸 리스트 ID 할당 범위를 나타내는 도면이다. 도 22에서 나타낸 바와 같이, "0000h 내지 0FFFh"에서의 값은 장차 생길 사양을 위해 보유 상태에 저장된다. "1000h 내지 3FFFh" 및 "10000h 내지 최대 리스트 ID 값"에서의 값은 기능 유형에 대한 의존성 정보를 식별하도록 준비된다.

다음에, AV/C 명령 세트는 도 23 내지 도 27을 참조하여 설명한다.

도 23은 도 24의 FCP(85)의 명령과 응답을 설명하기 위한 도면이다. FCP는 IEEE 1394 표준에 따라서 AV 소자를 제어하기 위한 프로토콜이다. 도 23에서 나타낸 바와 같이, 컨트롤러는 제어측이고, 타겟은 제어 대상측이다. FCP에서, IEEE 1394 비동기식 전송시 기록 트랜잭션을 이용하여 노드 사이에서 명령을 전송 및 수신한다. 컨트롤러로부터 데이터를 수신하면, 타겟은 데이터를 수신한 것을 통지하기 위해 확인 신호를 컨트롤러에게 되보낸다.

도 24는 도 23에 나타낸 명령과 응답 사이의 관계를 더욱 설명하기 위한 도면이다. 노드 A는 IEEE 1394 버스를 통해 노드 B와 접속되어 있다. 노드 A는 컨트롤러이고, 노드 B는 타겟이다. 노드 A와 B 각각에는 각각 512 바이트를 갖는 명령 레지스터와 응답 레지스터가 제공되어 있다. 도 24에서 나타낸 바와 같이, 컨트롤러는 타겟의 명령 레지스터(93) 내에 명령 메시지를 기록하여 여기에 명령을 제공한다. 반대로, 타겟은 컨트롤러의 응답 레지스터(92) 내에 응답 메시지를 기록하여 여기에 응답을 제공한다. 이들 두 메시지 사이에서, 제어 정보가 변경된다. FCP에 보내진 명령 세트의 종류는 도 25에서 나타낸 데이터 필드의 CTS에 기록되며 이는 나중에 설명한다.

도 25는 비동기식 전송으로 전송되는 AV/C 명령의 패킷의 데이터 구조를 나타내는 도면이다. AV/C 명령 세트는 CTS (즉, 명령 세트 ID)="0000"인 경우 AV 소자를 제어하기 위한 명령 세트이다. AV/C 명령 프레임 및 응답 프레임은 상술한 FCP을 이용하여 노드 간에 교환된다. 버스와 AV 소자에 부담을 주지 않도록 하기 위해서, 명령에의 응답 시간은 100ms 내로 제한된다. 도 25에서 나타낸 바와 같이, 비동기식 패킷 데이터는 수평 방향으로 32 비트 (즉, 쿼들렛)로 구성된다. 패킷의 헤더는 도 25의 상반부에서 나타내며, 데이터 블럭은 도 25의 후반부에서 나타낸다. destination_ID는 어드레스를 나타낸다.

CTS는 명령 세트 ID를 나타내며, 여기에서 AV/C 명령 세트에서 CTS="0000"이다. c타입/명령 필드는 패킷이 명령일 때 명령의 기능 종류를 나타내는 한편, 패킷이 응답일 때 명령 처리의 결과를 나타낸다. 명령은 다음과 같은 네 개의 카테고리들로 대개 분류된다: (1) 외부로부터의 기능을 제어하기 위한 명령 (CONTROL); (2) 외부로부터의 상태를 조사하기 위한 명령 (STATUS); (3) 외부로부터의 제어 명령의 지원이 있는지의 여부를 조사하기 위한 명령 (오피코드의 지원이 있는지의 여부를 조사하기 위한 GENERAL INQUIRY, 및 오피코드와 오퍼랜드에 대한 지원이 있는지의 여부를 조사하기 위한 SPECIFIC INQUIRY); 및 (4) 상태의 변경을 외부에 통지하도록 요청하기 위한 명령 (NOTIFY).

어떤 응답이 되돌아오는지는 명령의 종류에 좌우된다. 제어 명령에의 응답은 NOT INPLEMENTED, ACCEPTED, REJECTED, 및 INTERIM으로 카테고리화된다. 상태명령의 응답은 NOT IMPLEMENTED, REJECTED, IN TRANSITION, 및 STABLE로 카테고리화된다. 일반 질문 명령과 특정 질문 명령의 응답은 IMPLEMENTED 및 NOT IMPLEMENTED로 카테고리화된다. 통지 명령의 응답은 NOT IMPLEMENTED, REJECTED, INTERIM 및 CHANGED로 카테고리화된다.

서브유닛 타입은 소자의 기능을 특정하기 위해 제공되어, 테이프 레코더/플레이어, 튜너 등에 할당된다. 동일한 종류의 다른 복수의 서브 유닛이 존재하는경우 각 서브유닛을 다른 것과 구별하기 위해서, 서브유닛 유형은 서브유닛 ID을 식별 번호로 이용하여 어드레싱을 실행한다. 오피코드는 명령을 나타내고, 오퍼랜드는 명령의 파라미터를 나타낸다. 부가의 오퍼랜드는 필요한 경우 부가되는 필드이다. 패딩도 또한 필요한 경우에 부가되는 필드이다. 데이터 주기적 리던던시 체크 (CRC)는 데이터 전송시 에러 체크를 위해 사용된다.

도 26a 내지 도 26c는 AV/C 명령의 특정예를 나타내는 도면이다. 도 26a는 c타입/응답의 특정예를 나타낸다. 도 26a의 상반부는 명령을 나타내는 한편, 도 26b의 하반부는 응답을 나타낸다. "0000"의 값에는 CONTROL이 할당되고, "0001"의 값에는 STATUS가 할당되고, "0010"의 값에는 SPECIFIC INQUIRY가 할당되고, "0011"의 값에는 NOTIFY가 할당되고, "0100"의 값에는 GENERAL INQUIRY가 할당된다. "0101" 내지 "0111"는 장차 생길 사양을 위해 보유 상태에 저장된다. 부가하여, "1000"에는 NOT INPLEMENTED가 할당되고, "0101"의 값에는 ACCEPTED가 할당되고, "1010"의 값에는 REJECTED가 할당되고, "1011"의 값에는 IN TRANSITION이 할당되고, "1100"의 값에는 IMPLEMENTED/STABLE이 할당되고, "1101"의 값에는 CHANGED가 할당되고, "1111"의 값에는 INTERIM이 할당된다. "1110"의 값에는 장차 발생할 사양을 위해 보유 상태에 저장된다.

도 26b는 서브유닛 유형의 특정예를 나타낸다. "00000"의 값에는 비디오 모니터가 할당되고, "00011"의 값에는 디스크 레코더/플레이어가 할당되고, "00100"의 값에는 테이프 레코더/플레이어가 할당되고, "00101"의 값에는 튜너가 할당되고, "00111"의 값에는 비디오 카메라가 할당되고, "11100"의 값에는 벤더 유니크가할당되고, "11110"의 값에는 다음 바이트에 확장되는 서브유닛 타입이 할당된다. "11111"의 값에는 유닛이 할당되어, 예를 들어, 전력원을 턴온 및 턴오프하기 위해서, 소자 자체에 데이터를 전송하는 데에 사용된다.

도 26c는 오피코드의 특정예를 나타내다. 각 서브유닛 유형은 그 자신의 오피코드 테이블을 가지며, 도 26c는 서브유닛 유형이 테이프 레코더/플레이어인 경우의 오피코드를 나타낸다. 부가하여, 오퍼랜드는 각 오피코드에 대해 정의된다. 도 26c의 예에서, "00h"의 값에는 VENDOR-DEPENDENT가 할당되고, "50h"의 값에는 SEARCH MODE가 할당되고, "51h"의 값에는 TIMECODE가 할당되고, "52h"의 값에는 ATN이 할당되고, "60h"의 값에는 OPEN MIC가 할당되고, "61h"의 값에는 READ MIC가 할당되고, "62h"의 값에는 WRITE MIC가 할당되고, "C1h"의 값에는 LOAD MEDIUM이 할당되고, "C2h"의 값에는 RECORD가 할당되고, "C3h"의 값에는 PLAY가 할당되고, "C4h"의 값에는 WIND가 할당된다.

도 27a 및 도 27b는 AV/C 명령 및 응답의 특정예를 나타낸다. 예를 들어, 재생을 실행하는 명령이 타겟(소비자)로서의 재생 장치에 제공될 때고, 컨트롤러는 도 27a에 나타낸 바와 같은 명령을 타겟에 보낸다. 이 명령이 AV/C 명령 세트를 이용하기 때문에, CTS는 "0000"의 값이다. 외부로부터의 소자를 제어하기 위한 명령 (CONTROL)이 c타입에 이용되기 때문에, c타입은 "0000"의 값에 있다 (도 26a 참조). 서브유닛 타입이 테이프 레코더/플레이어이기 때문에, 서브유닛 타입은 "00100"의 값에 있다 (도 26b 참조). id는 ID0의 경우를 나타내고, 여기에서 id는 000의 값에 있다. 오피코드는 재생을 의미하는 C3h의 값에 있다 (도 26c 참조).오퍼랜드는 FORWARD를 의미하는 75h의 값에 있다. 재생시, 타겟은 도 27b에 나타낸 바와 같은 응답을 컨트롤러에 되돌린다. 도 27b에 나타낸 예에서, 데이터가 수신된 것을 의미하는 "수용됨"은 응답을 입력하고, 이에 따라 이 응답은 "1001"의 값에 있게 된다 (도 26a 참조). 응답을 제외하고, 도 27b의 다른 컨피규레이션은 도 27a의 것과 기본적으로 동일하므로, 이에 대한 설명은 생략한다.

도 28은 IEEE 1394 표준에 따라 물리층을 구성하는 디지털 시리얼 데이터용 인터페이스 유닛을 나타낸다. 인터페이스 유닛은 물리층 로직 블럭 (PHY LOGIC; 101), 셀렉터 블럭 (RXCLOCKI/DATA SELECTOR; 102), 변환 블럭 (4B/5B CONVERTER & ARB-SIGNAL CONVERTER; 103), 스크램블 블럭 (SCRAMBLER; 104A 및 104B), 디스크램블럭 블럭(105A 및 105B), 전송 블럭 (P/S; 106A 및 106B), 수신 블럭 (RX-PLL & S/P; 107A 및 107B), 포트 로직 블럭 (PORT LOGIC; 108), 아날로그 구동기/수신기 (ANALOG DRIVER/RECEIVER; 109), 및 클럭 생성 블럭 (PLL; 110)을 포함한다.

물리층 로직 블럭(101)은 IEEE 1394 고성능 시리얼 버스 표준 (즉, IEEE 1394 표준)에 의해 정의된 물리층과 링크층 사이의 입력-출력(I/O) 제어 및 조정 제어를 실행한다. 물리층 로직 블럭(101)은 IEEE 1394 표준에 따라 링크층 컨트롤러(100)에 접속되어 있으며, 또한 셀렉터 블럭(102), 변환 블럭(103) 및 포트 로직 블럭(108)에 접속되어 있다.

물리층 로직 블럭(101)을 통한 물리층과 링크층 사이의 I/O는 IEEE 1394 표준의 필요 조건을 만족한다. 링크층과 물리층 사이의 통신은 데이터 신호 DATA와 제어 신호 CTRL을 이용하여 실행되고, 부가하여 링크 요청 신호 LREQ는 링크층으로부터 물리층으로의 데이터 전송의 요청으로서 물리층 로직 블럭(101) 내에 입력된다.

물리층 로직 블럭(101)은 내부의 조정 컨트롤러와 결합되어 있다. 조정 컨트롤러는 조정 공정과 버스 사이에서 실행되는 데이터 전송 및 수신을 제어하는 데에 사용된다. 패킷의 전송 요청이 있으면, 조정 컨트롤러는 적당한 갭 시간이 경과한 후 조정을 시작한다. 갭 시간은 조정의 종류에 따라 변한다. 물리층 로직 블럭(101)은 링크층으로부터 수신된 패킷 데이터 DATA을 선택기 블럭(102)에 보내고, 링크층으로부터 수신된 조정 요청을 변환 블럭(103)과 포트 로직 블럭(108)에 보낸다.

선택기 블럭(102)은: 변환 블럭(103)을 통해 수신된 데이터 DATA 1, 및 그 수신 클럭 RXCLK1; 변환 블럭(103)을 거쳐 수신된 데이터 DATA 2, 및 그 수신 클럭 RXCLK2; 및 포트 로직 블럭(108)을 거쳐 수신된 데이터 DATA 3 및 그 수신 블럭 RXCLK3 중에서 한 쌍을 선택한다. 선택기 블럭(102)은 물리층 로직 블럭(101), 변환 블럭(103), 수신 블럭(107A, 107B), 및 포트 로직 블럭(108)에 접속되어 있다.

데이터 전송시, 선택기 블럭(102)은 물리층 로직 블럭(101)으로부터 보내진 패킷 데이터 DATA를 변환 블럭(103) 및 포트 로직 블럭(108)에 보낸다. 이런 식으로, 전송 데이터가 모든 전송 포트에 보내진다. 또한 데이터 수신시, 선택기 블럭(102)은: 변환 블럭(103) 또는 포트 로직 블럭(108)을 거쳐 수신되는, 패킷 데이터 DATA1 및 그 수신 클럭 RXCLK 1; 패킷 데이터 DATA 2 및 그 수신 클럭 RXCLK 2; 및 데이터 DATA 3 및 그 수신 클럭 RXCLK 3 중에서 한 쌍을 선택한다. 다음에,선택기 블럭(102)은 선택된 쌍, 예를 들어 패킷 데이터 DATA 1 및 그 수신 클럭 RXCLK 1을 물리층 로직 블럭(101)에 보낸다.

선택기 블럭(102)에 의해 선택된 패킷 데이터, 예를 들어, 변환 블럭(103)에 의해 수신된 패킷 데이터 DATA 1는 그 수신 클럭 RXCLK1를 이용하여 물리층 로직 블럭(101) 내의 FIFO 메모리 내에 기록된다. FIFO 메모리 내에 기록된 패킷 데이터는 클럭 생성 블럭(110)로부터 제공된 시스템 클럭 LCLK에 의해 판독된다.

변환 블럭(103)은 4비트/5비트 데이터 변환용 컨버터로서 작용하며, 또한 4비트/5비트 데이터 변환시 데이터에 할당된 5비트 기호 이외의 5비트 기호를 조정 신호에 할당하기 위한 조정 신호 컨버터 수단으로서 작용한다. 조정이 행해지면, 변환 블럭(103)은 조정 신호 ARB.SIGNAL1, ARB.SIGNAL2를 아래 표 6에서 나타낸 바와 같은 각 조정 신호에 할당된 5비트 기호로 변환한 다음에, 5비트 기호를 스크램블 블럭(104A 및 104B)에 보낸다. 동시에, 변환 블럭(103)은 디스크램블 블럭(105A 및 105B) 각각으로부터 보내진 5비트 신호를 4비트 신호로 변환한 다음에, 최종 4비트 신호를 물리층 로직 블럭(101)에 보낸다.

특히, 데이터의 전송시, 변환 블럭(103)은 조정 신호를 표 6에서 나타낸 바와 같은 5비트 기호에 할당한 다음에, 최종 5비트 기호를 스크램블 블럭(104A 및 104B) 각각에 보낸다. 데이터의 수신시, 변환 블럭(103)은 수신 기호 및 전송 기호를 함께 조정 상태에 할당한다.

패킷 데이터의 전송시, 변환 블럭(103)은 선택기 블럭(102)을 거쳐 보내진 4비트 신호인, 패킷 데이터 DATA1 및 DATA2를 표 8에서 나타낸 바와 같이 할당하여 5비트 신호로 변환한 다음에, 최종 5 비트 신호를 스크램블 블럭(104A 및 104B) 각각에 보낸다. 동시에, 변환 블럭(103)은 디스크램블 블럭(5A 및 5B) 각각으로부터 보내진 5비트 신호인 각 패킷 데이터를 4비트 신호로 변환한 다음에, 최종 4비트신호를 선택기 블럭(102)에 보낸다.

표 8에서 나타낸 바와 같이, 상술한 변환 블럭(103)의 4비트/5비트 변환시, 각각 더 많은 클럭 정보를 포함하는 5비트 기호가 패킷 데이터 DATA1 및 DATA2에 할당된다. 이것은 패킷 데이터 DATA1 및 DATA2 수신기가 클럭 생성 블럭 (PLL)을 이용하여 수신 신호로부터 수신 클럭 신호 RXCLK1, RXCLK2를 용이하게 생성할 수 있게 한다.

부가하여, 최대양의 클럭 정보를 포함하는 5비트 기호 "11111"은 IEEE 1394 표준으로 정의된 조정시 아이들 상태에 할당된다. 이런 방법으로, 수신기측에서의 클럭 생성 블럭(PLL)이 조정시 아이들 상태에서도 록 상태로 유지되고, 이로 인해 조정을 용이하게 실행할 수 있게 된다.

스크램블 블럭(104A 및 104B) 각각은 시프트 레지스터를 이용하여 패킷 데이터 전송시 변환 블럭(103)으로부터 보내진 5비트 신호를 스크램블한다. 스크램블링은 주파수의 피크 출현을 방지하고, 이로 인해 5비트 전송 신호에 의해 야기될 수 있는 불필요한 방사를 감소시킬 수 있다. 스크램블 블럭(104A 및 104B)에 의해 스크램블된 5비트 전송 신호가 각각 전송 블럭(106A 및 106B)에 보내진다.

디스크램블 블럭(105A 및 105B) 각각은 수신 블럭(107A 및 107B) 각각으로부터 보내진 5비트 신호를 디스크램블하고, 여기에서 디스크램블링은 스크램블 블럭(104A 및 104B)에 의해 실행되는 스크램블링에 대응한다. 디스크램블링의 결과, 5비트 수신 신호가 스크램블된 상태로부터 해제된다. 디스크램블 블럭(105A 및 105B)에 의해 스크램블된 상태로부터 해제되도록 디스크램블된 5비트 수신 신호가 변환 블럭(103)에 보내진다.

스크램블 블럭(104A 및 104B) 및 디스크램블 블럭(105A 및 105B)은 그 각 동작이 턴온 및 턴오프될 수 있게 설계된다.

전송 블럭(106A 및 106B) 각각은 스크램블 블럭(104A 및 104B) 각각에 의해 스크램블된 5비트 전송 신호를 패럴렐 데이터로부터 시리얼 데이터로 변환하고, 또한 5비트 전송 신호를 NRZ 데이터에서 NRZ1 데이터로 변환하여 최종 신호를 전송한다.

또한, 수신 블럭(107A 및 107B) 각각은 수신 신호를 NRZ1 데이터에서 NRZ 데이터로 변환하고, 더욱 시리얼 데이터에서 패럴렐 데이터로 변환하여, 최종 5비트 수신 데이터를 디스크램블 블럭(105A 및 105B) 각각에 보낸다. 수신 블럭(107A 및 107B) 각각은 클럭 생성 블럭(PLL)을 이용하여 수신된 데이터로부터 수신 클럭 RXCLK1, RXCLK2를 생성하여, 이들을 선택기 블럭(102)에 보낸다.

포트 로직 블럭(108)은 IEEE 1394 표준으로 정의된 물리층에 일치하는 조정 신호 ARB SIGNAL 3 및 데이터 DATA 3을 전송 및 수신한다. 포트 로직 블럭(108)은 아날로그 구동기/수신기(109)를 거쳐 여기에 보내진 데이터로부터 수신 클럭 RXCLK3, 및 그 스트로브 신호를 생성한다. 부가하여, 포트 로직 블럭(108)은 조정 실행시 물리층 로직 블럭(101)으로부터 조정 신호 ARB.SIGNAL 3을 수신한다.

데이터 전송시, 포트 로직 블럭(108)은 선택기 블럭(102)을 거쳐 물리층 로직 블럭(101)으로부터 보내진 패킷 데이터 DATA3를 클럭 생성 블럭(110)으로부터 제공된 전송 클럭 RXLCK를 이용하여 시리얼 데이터로 변환한다. 다음에, 포트 로직 블럭(108)은 아날로그 구동기/수신기(109)를 거쳐 최종 시리얼 데이터를 보낸다.

데이터의 수신시, 포트 로직 블럭(108)은 아날로그 드라이버/수신기(109)를 거쳐 수신된 패킷 데이터 DATA3를 그 수신 클럭 RXCLK3와 함께 선택기 블럭(102)를 거쳐 물리층 로직 블럭(101)에 보낸다. 포트 로직 블럭(108)이 선택기 블럭(102)에 의해 선택되면, 패킷 데이터 DATA3가 그 수신 클럭 RXCLK3를 이용하여 물리층 로직 블럭(101) 내의 FIFO 메모리에 기록된다.

클럭 생성 블럭(110)은 석영 발진기(111)로부터 제공되는 24.576MHz로부터 49.152MHz 시스템 클럭, 98.304MHz 전송 클럭, 및 122.88MHz 전송 클럭을 생성한다.

상술한 구조에서 디지털 시리얼 데이터용 인터페이스 유닛에는 조정 신호 ARB.SIGNAL 1, ARB.SIGNAL 2, 및 패킷 데이터 DATA 1 및 DATA 2의 4비트/5비트 변환을 행하기 위한 변환 블럭(103)이 제공된다. 변환 블럭(103)은 전송 블럭(106A, 106B) 및 수신 블럭(107A, 107B) 각각을 거쳐 조정 신호 ARB.SIGANL 1 및 ARB.SIGNAL 2, 및 패킷 데이터 DATA 1 및 DATA 2가 5비트 코드 데이터로서 전송 및 수신되게 한다.. 이렇게 구성된 인터페이스 유닛은 광 섬유나 비실드 트위스트 쌍(UTP)을 전송 케이블로 이용하여 장거리 전송을 실행할 수 있다.

상술된 바와 같이 구성된 인터페이스 유닛의 변환 블럭(103)이 5비트 수신 기호 및 5비트 전송 기호를 함께 조정 신호로 변환시키면, 변환 블럭(103)은 신호 ARB.SIGNAL 1 및 ARB.SIGNAL 2이 그 자신의 노드로부터 전송되는 버스 리세트 신호의 영향을 받지 않게 한다 (표 7의 "BUS_RESET" 참조).

광 섬유나 비실드 트위스트 쌍이 전송 케이블로서 이용되면, 듀플렉스 전송이 가능하다. 이 경우, 버스 신호 이외의 조정 신호의 전송과 조정 신호의 수신이 함께 변환될 수 있는 한편, 버스 리세트 신호가 수신된 신호만으로부터 변환될 수 있다. 이런 식으로, 물리층 로직 블럭(101)은 접속 파트너로부터 보내진 버스 리세트 신호만을 확인할 수 있다.

버스 초기 위상에서의 동작은 물리층 로직 블럭(101)에서 실행된다. 이 실시예에서, 버스 초기화 위상에서의 동작은 도 29에서 나타낸 전환 드로잉에 따라서 실행된다. 도 29에 나타낸 전환 드로잉에서는, 버스 리세트 신호가 듀플렉스 전송이 가능한 활성 상태의 모든 포트 (즉, 장거리 통신으로 위해 설계된 포트)에 의해 수신되는 조건이 RO:R1의 전환 조건에 부가된다. 이 구성은 IDLE 신호가 긴 케이블을 이용하여 접속된 파트너로부터 리세트 대기 상태에서 수신되어 트리 식별화위상으로 잘못 이동되는 결과를 초래하고, 여기에서 트리 식별화 위상에서 접속 파트너로부터 버스 리세트 신호가 수신되어 다시 버스 초기화 위상에서의 버스 리세트 상태 (즉, RO 상태)로 되돌리게 한다는 문제를 방지한다.

상기 조건이 부가된 후의 RO:R1의 전환 조건은 다음과 같다:

(arb_timer>=reset_time)&&reset_(received_ok().

상술된 바와 같은 전환 조건을 이용함으로써, 버스 리세트 신호가 특정한 미리 정해진 기간 (쇼트 버스 리세트시, 1.26㎛ 내지 1.40㎛) 동안 RO 상태에서 접속 파트너에 보내진다. 특정 시간이 경과되고 또한 버스 리세트 신호가 모든 접속 파트너로부터 수신된 것이 확인되면, 이 상태는 R1 상태(즉, 리세트 대기 상태)로 전환된다.

이 구성에서는, IDLE 신호가 긴 케이블을 이용하여 접속된 파트너로부터 리세트 대기 상태에서 수신되어 트리 식별화 위상으로 잘못 이동하는 결과를 초래하여, 트리 식별화 위상에서 접속 파트너로부터 버스 리세트 신호가 수신되어 다시 버스 초기화 위상에서의 버스 리세트 상태 (즉 RO 상태)로 되돌아 간다는 문제를 일으킬 염려가 없다. 결과적으로, 쇼트 버스 리세트는 전자 장치가 긴 케이블을 이용하여 파트너와 접속되어 있는 경우에도 정상적으로 동작될 수 있다.

그 후, 도 5에서 나타낸 바와 같이 노드 a, b, 및 c로 구성된 네트워크에서의 쇼트 버스 리세트의 동작을 도 30을 참조하여 설명한다. 도 30은 간략화된 방법으로 시간 경과에 따른 노드 a, b, 및 c의 동작을 나타낸다.

쇼트 버스 리세트를 초래하는 어느 경우라도 노드 b에서 발생하면, 노드 b는그 상태를 도 29에서 나타낸 전환 드로잉에 따라서 RO 상태로 전환하고 여기에서 노드 b는 미리 정해진 기간 (최단 1.26㎛, 최장 1.40㎛) 동안 노드 a 및 c에 버스 리세트 신호를 보낸다 (도 30의 단계 1 및 2 참조). 노드 b로부터 버스 리세트 신호를 수신하면, 노드 a 및 c 자신들이 또한 버스 리세트 신호를 보내기 시작한다 (도 30의 단계 3 및 4 참조).

그 후, 노드 b는 노드 a 및 c에 IDLE 신호를 계속 보내면서, 노드 a로부터 버스 리세트 신호를 수신할 때까지 대기한다 (도 30의 단계 5 및 5 참조). 이 때에, 노드 b는 노드 c로부터 보내진 PARENT_NOTIFT 신호 (도 30의 단계 7 참조)를 수신한다. 그 후, 노드 b가 노드 a로부터 버스 리세트 신호를 수신하면, 노드 b는 그 상태를 R1 상태로 전환하고 여기에서 노드 b는 노드 a로부터 IDLE 신호나 PARENT_NOTIFY 신호를 수신 대기한다. 노드 b로부터 IDLE 신호를 수신할 때, 노드 a는 그 상태를 트리 식별화 위상으로 전환하고 여기에서 PARENT_NOTIFY 신호를 노드 b에 보낸다 (도 30의 단계 8 참조). 노드 b는 노드 a로부터 PARENT_NOTIFY 신호를 수신하여, 그 상태를 트리 식별화 위상으로 전환한다.

이런 방법으로, 버스 초기화 위상의 동작이 도 29에서 나타낸 전환 드로잉에 따라 실행된다. 이런 방법으로, 쇼트 버스 리세트가 도 5에서 나타낸 네트워크에서 정상적으로 동작하는 것이 가능하게 된다.

상술된 바와 같이, 본 발명의 실시예에서, 각 노드는 버스 리세트 신호를 모든 접속 파트너로부터 수신한 것을 확인한 후에 그 상태를 R1 상태로 이동시킨다. 노드가 IDLE 신호를 수신하기 전에 그 상태를 R1 상태로 전환하고 수신한 후에 모든 접속 파트너로부터 버스 리세트 신호를 수신하는 상태가 발생하지 않는다. 이 구성은 노드가 정상적인 버스 리세트 동작을 행하는 경우 그 상태를 트리 식별화 위상으로 잘못 이동하여 다시 R0 상태로 되돌아가게 하는 문제를 방지한다. 이런 방식으로, 쇼트 버스 리세트는 광 섬유와 UTP를 이용하여 장거리 전송이 실행될 때에도 정상적으로 동작될 수 있다.

상기 실시예에서, 5비트 코딩 포맷에서의 전송 및 수신 시스템을 설명한다. 본 발명은 코딩법 및 케이블 유형에 의한 특정 시스템에 제한되는 것이 아니라, 다른 코딩 방법이나 다른 유형의 케이블을 이용한 어떤 다른 시스템이라도 듀플렉스 통신이 가능한 한 본 발명에 이용될 수 있다.

본 발명에 따르면, 버스 초기화 위상에서, 버스 리세트 신호는 리세트 시작 상태에서 특정 기간 동안 모든 접속 파트너에게 보내지고, 버스 리세트 신호가 모든 접속 파트너로부터 수신되고 특정 기간이 경과된 것이 확인되면, 리세트 대기 상태로의 상태 전환이 실행되고, 이로 인해 긴 케이블이 접속 파트너와의 접속을 위해 사용되는 경우에도 쇼트 버스 리세트가 정상적으로 동작할 수 있게 한다.

Claims

IEEE 1394 표준에 따라 물리층을 구성하는 디지털 시리얼 데이터용 인터페이스 유닛, 및 인터페이스 상위의 프로세서를 포함하는 전자 장치에 있어서,

상기 인터페이스 유닛은,

상기 IEEE 1394 표준에 따른 물리층을 각각 갖는 상기 모든 접속 파트너에 조정 신호를 전송하기 위한 전송기, 및 상기 접속 파트너 각각으로부터 상기 조정 신호를 수신하기 위한 수신기를 포함하고,

상기 버스 초기화 위상에서, 버스 리세트 신호는 리세트 시작 대기 상태에서 미리 정해진 기간 동안 상기 모든 접속 파트너에 보내지고, 특정 기간이 경과하여 버스 리세트 신호가 상기 모든 접속 파트너로부터 수신된 것이 확인되면, 리세트 대기 상태로의 상태 전환이 실행되는 전자 장치.
제1항에 있어서, 상기 인터페이스 유닛은 상기 접속 파트너 각각에 전송된 상기 조정 신호 및 상기 접속 파트너 각각으로부터 수신된 상기 조정 신호로부터 수신 조정 상태를 디코딩하기 위한 디코더를 더 포함하고,

상기 디코더는, 상기 접속 파트너 각각으로부터 버스 리세트 신호를 상기 조정 신호로서 수신하면, 상기 접속 파트너 각각에 전송된 상기 조정 신호에 의존하지 않고 상기 수신 조정 상태를 위한 버스 리세트 및 디코딩을 실행하는 전자 장치.
제1항에 있어서, 상기 인터페이스 유닛은 상기 접속 파트너와의 듀플렉스 전송을 행하는 전자 장치.
IEEE 1394 표준에 따라 물리층을 구성하는 디지털 시리얼 데이터용 인터페이스 유닛의 버스 초기화 위상에서의 처리 방법에 있어서,

리세트 상태에서 미리 정해진 기간 동안 IEEE 1394 표준에 따른 물리층을 각각 갖는 상기 모든 접속 파트너에 버스 리세트 신호를 전송하는 단계; 및

버스 리세트 신호가 상기 모든 접속 파트너로부터 수신되고 특정 기간이 경과한 것이 확인되면 그 상태를 리세트 대기 상태로 전환하는 단계

를 포함하는 디지털 시리얼 데이터용 인터페이스 유닛의 버스 초기화 위상에서의 처리 방법.
제4항에 있어서, 상기 접속 파트너 각각에 전송된 조정 신호 및 상기 접속 파트너 각각으로부터 수신된 조정 신호로부터 수신 조정 상태를 디코딩하는 단계를 더 포함하고,

상기 디코딩 단계에서, 상기 수신 조정 상태의 버스 리세트 및 디코딩은, 상기 접속 파트너 각각으로부터 버스 리세트 신호를 상기 조정 신호로서 수신할 때, 상기 접속된 파트너 각각에 전송된 상기 조정 신호에 의존하지 않고 실행되는 디지털 시리얼 데이터용 인터페이스 유닛의 버스 초기화 위상에서의 처리 방법.