KR20000064268A - 디지털 데이터 전송장치 및 전송방법 - Google Patents

디지털 데이터 전송장치 및 전송방법 Download PDF

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KR20000064268A
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수미히로 오카와
아키라 나카무라
히로시 다키주카
다카히로 후지모리
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이데이 노부유끼
소니 가부시끼 가이샤
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Abstract

판정신호들과 패킷 데이터는 패킷 데이터의 4-비트/5-비트 변환이 쉽고 판정신호들을 5-비트 코드 데이터로 변환하는 변환 블록(3)을 제공함에 의해 전송 블록들(6A 및 6B)과 수신 블록들(7A 및 7B)을 통하여 5-비트 코드 데이터로 수신되고 전송된다. 이러한 구성으로, 디지털 직렬 데이터 인터페이스(이를테면 IEEE1394 고성능 직렬 버스 표준)내 노드들 사이의 케이블 길이들이 데이터 전송이 증가되기 전에 버스 사용 우위의 판정을 실행하며 원거리 전송을 용이하게 하는 디지털 직렬 데이터 인터페이스 장치가 실현된다.

Description

디지털 데이터 전송장치 및 전송방법
데이터 전송을 위한 인터페이스를 목적으로 하여 고속 데이터 전송, 리얼 타임 전송을 지원한 인터페이스 규격으로서, IEEE1394 하이.퍼포먼스·시리얼 버스 규격(이하, IEEE1394 규격이라 한다)이 공지되어 있다.
이 IEEE1394 규격에서는 100Mbps(98.304Mbps), 200Mbps(196.608Mbps), 400 Mbps (393.216Mbps)에서의 데이터 전송 속도가 규정되어 있다. 상위 전송 속도를 갖는 1394포트는 그 하위 전송 속도의 호환성을 유지하도록 규정되어 있다. 이것에 의해, 100Mbps, 200Mbps, 400Mbps의 데이터 전송 속도가 동일 네트워크상에서 혼재가능하게 되어 있다. 또한, IEEE1394 규격에서는 도 1에 도시된 바와 같이, 전송 데이터가 데이터 신호와 그 신호를 보충하는 스트로브 신호의 2신호로 변환되어 있고, 이 2신호의 배타적 논리합을 갖음으로써 클럭을 생성할 수 있도록 한 DS_ Link(Data/Strobe Link) 부호화 방식의 전송 포맷이 채용되어 있다. 또한, 도 2의 단면도에 케이블 구조가 도시되어 있는 바와 같이, 제1 실드층(201)에 의해 실드된 2조의 트위스트 페어선(신호선)(202)과 전원선(203)을 묶은 케이블 전체를 또한 제2 실드층(204)에 의해 실드된 구조의 케이블(200)이 규정되어 있다.
또한, IEEE1394 규격에 있어서의 접속 방식은 데이지 체인과 로드 분기의 2종류 방식을 사용할 수 있다. 데이지 체인 방식으로서는 최대 16노드(1394 포트를 갖는 기기)를 접속할 수 있고, 그 노드간의 최장 거리가 4.5m로 되어 있다. 도 3에 도시된 바와 같이, 노드 분기를 병용함으로써, 규격 최대의 63노드(물리적인 노드·어드레스)까지 접속하는 것이 가능하다.
또한, IEEE1394 규격에서는 상술과 같은 구조의 케이블의 빼고 꽂음을 기기가 동작하고 있는 상태 즉, 전원이 들어가 있는 상태에서 행하는 것이 가능하고, 노드가 추가 또는 삭제된 시점에서, 자동적으로 1394 네트워크의 재구성을 행하게 되어 있다. 이 때, 접속된 노드의 기기를 자동적으로 인식할 수가 있어, 접속된 기기의 ID나 배치는 인터페이스상에서 관리된다.
이 IEEE1394 규격에 준거한 인터페이스의 구성 요소와 프로토콜·아키텍처를 도 4에 도시하고 있다. IEEE1394의 인터페이스는 하드웨어와 펌웨어로 나눌 수 있다.
하드웨어는 피지컬·레이어(물리층: PHY), 링크·레이어(링크층)로 구성된다.
그리고, 피지컬·레이어에서는 직접 IEEE1394 규격의 신호를 드라이브한다. 또한, 링크·레이어는 호스트·인터페이스와 피지컬·레이어의 인터페이스를 구비한다.
펌웨어는 IEEE1394 규격에 준거한 인터페이스에 대하여 실제의 오퍼레이션을 행하는 관리 드라이브로 이루어진 트랜젝션·레이어와, SBM(Seria1 Bus Man agement)이라고 불리는 IEEE1394 규격에 준거한 네트워크 관리용 드라이브로 이루어진 매니지먼트·레이어로 구성된다.
또한, 애플리케이션·레이어는 사용자의 사용하고 있는 소프트웨어와 트랜젝션·레이어나 매니지먼트·레이어를 인터페이스하는 관리 소프트웨어로 이루어진다. IEEE1394 규격에서는 네트워크내에서 행해지는 전송 동작을 서브액션이라고 부르고, 다음 2종류의 서브액션이 규정되어 있다. 즉, 2개의 서브액션으로서,「어싱크로너스」라고 불리는 비동기 전송 모드 및「아이소크로너스」라고 불리는 전송대역을 보증한 동기 전송 모드가 정의되어 있다. 또한, 각 서브액션은 각각 다음 3개의 파트로 분리되어 있고,「아비트레이션」,「패킷·트랜스미션」및「어크널리지먼트」라고 불리는 전송 상태를 갖는다.
어싱크로너스·서브액션에서는 비동기 전송을 행한다. 이 전송 모드에 있어서의 시간적인 천이 상태를 도시한 도 5에 있어서, 최초의 서브액션·갭은 버스의 아이들 상태를 나타내고 있다. 이 서브액션·갭의 시간을 모니터함으로써, 직전의 전송이 종료되고, 새로운 전송이 가능한지의 여부를 판단한다.
그리고, 일정 시간 이상의 아이들 상태가 계속되면, 전송을 희망하는 노드는 버스를 사용할 수 있다고 판단하여, 버스의 제어권을 획득하기 위해 아비트레이션을 실행한다. 실제로 버스의 정지 판단은 도 6a, 도 6b에 도시된 바와 같이 루트에 위치하는 노드(B)가 내려간다. 이 아비트레이션에서 버스의 제어권을 얻은 노드는 다음에 데이터의 전송 즉, 패킷·트랜스미션을 실행한다. 데이터 전송 후, 데이터를 수신한 노드는 그 전송된 데이터에 대하여, 그 수신 결과에 다른 ACK(수신 확인용 반송 코드)의 반송에 의해, 응답하는 어크널리지먼트를 실행한다. 이 어크널리지먼트의 실행에 의해, 송신 및 수신 노드와 함께 전송이 정상으로 행해진 것을 상기 ACK의 내용에 의해서 확인할 수가 있다.
그 후, 다시 서브액션·갭 즉, 버스의 아이들 상태로 복귀되어, 상기 전송 동작이 반복된다.
또한, 아이소크로너스·서브액션에서는 기본적으로는 비동기 전송과 같은 구조의 전송을 행하는 것이지만, 도 7에 도시된 바와 같이, 어싱크로너스·서브액션에서의 비동기 전송보다도 우선적으로 실행된다. 이 아이소크로너스·서브액션에 있어서의 아이소크로너스 전송은 약 8kHz 마다 어싱크로너스·서브액션에서의 비동기전송에 우선하여 실행됨으로써, 전송 대역을 보증한 전송 모드로 된다. 이것에 의해, 리얼 타임·데이터의 전송을 실현한다.
동시에, 복수 노드로 리얼 타임·데이터의 아이소크로너스 전송을 행하는 경우에는 그 전송 데이터에는 내용(발신 노드)을 구별하기 위한 채널(ID)을 설정하여, 필요한 리얼 타임·데이터만을 받아들이도록 한다.
상술과 같은 IEEE1394 규격에 있어서의 피지컬·레이어는 예컨대 도 8에 도시된 바와 같이, 물리층 논리 블럭(PHY LOGIC)(102), 셀렉터 블록(RXCLOCK/ DATA SELECTOR)(103), 각 포트 논리 블럭(PORT LOGIC1, PORT LOGIC2, PORT LOGIC3)(104, 105, 106), 각 케이블 포트(CABLE PORT1, CABLE PORT2, CABLE PORT3)(107, 108, 109) 및 클럭 발생 블럭(PLL)(11)으로 구성된다.
물리층 논리 블럭(102)은 IEEE1394 규격에 있어서의 링크 레이어의 I/O 제어및 어비트레이션 제어를 행하기 때문에, 링크·레이어·콘트롤러(100)에 접속되어 있는 동시에, 셀렉터 블럭(103) 및 각 포트 논리 블럭(104, 105, l06)에 접속되어 있다.
셀렉터 블럭(103)은 각 케이블 포트(107, 108, 109)에 접속된 논리 블럭(104, 105, 106)을 통해 수신하는 데이터(DATA1, DATA2, DATA3) 및 그 수신 클럭(RXCLK1, RXCLK2, RXCLK3)의 선택을 행하는 것으로, 물리층 논리 클럭(102) 및 각 포트 논리 블럭(104, 105, 106)에 접속되어 있다.
이 셀렉터 블럭(103)은 데이터의 송신인 경우, 물리층 논리 블럭(102)으로부터 이송된 패킷 데이터(DATA)를 모두 포트 논리 블럭(104, 105, 106)으로 보낸다. 또한, 수신인 경우, 각 포트 논리 블럭(104, 105, l06)을 통해 수신하는 패킷 데이터(DATA1, DATA2, DATA3) 및 그 수신 클럭(RXCLK1, RXCLK2, RXCLK3)의 1조를 선택하여, 케이블 포트(107, 108, 109)를 통해 수신한 패킷 데이터와 그 수신 클럭을 물리층 논리 블럭(102)으로 보낸다. 예컨대, 포트 논리 블럭(104)을 통해 수신하는 패킷 데이터(DATAl) 및 그 수신 클럭(RXCLK1)을 선택한 경우, 케이블 포트(107)를 통해 포트 논리 블럭(104)이 수신한 패킷 데이터(DATA1)와 그 수신 클럭(RXCLK1)을 물리층 논리 블럭(102)으로 보낸다. 그리고, 셀렉터 블럭(103)에 의해 선택된 패킷 데이터는 그 수신 클럭에 의해 물리층 논리 블럭(102)내의 FIFO 메모리에 기록된다. 이 FIFO 메모리에 기록된 패킷 데이터는 클럭 발생 블럭(110)에 의해 주어지는 시스템 클럭(SYSCLK)에 의해 판독 출력된다.
포트 논리 블럭(104)은 케이블 포트(107)를 통해 아비트레이션 신호(ARB. SIGNAL)와 데이터(DATA1)의 송수신을 행하는 것으로, 케이블 포트(107)를 통해 보내온 데이터 신호와 그 스트로브 신호로부터 수신 클럭(RXCLKl)을 생성하는 기능을 갖고 있다. 또한, 이 포트 논리 블럭(104)은 아비트레이션 시에, 아비트레이션신호(ARB.SICNAL)가 물리층 논리 블럭(102)으로부터 이송된다.
그리고, 데이터의 송신시에는 상기 포트 논리 블럭(104)은 물리층 논리 블럭(102)으로부터 셀렉터 블럭(103)을 통해 보내온 패킷 데이터(DATA1)를 클럭 발생 블럭(110)에 의해 주어지는 송신 클럭(TXCLK)으로 시리얼 데이터로 변환하여 케이블 포트(107)로부터 송신한다.
또한, 데이터의 수신시에는 이 포트 논리 블럭(104)은 케이블 포트(107)를 통해 수신한 패킷 데이터(DATA)를 그 수신 클럭(RXCLK1)과 함께 셀렉터 블럭(103)을 통해 물리층 논리 블럭(102)으로 이송한다. 그리고, 상기 포트 논리 블럭(104)이 셀렉터 블럭(103)에 의해 선택되어 있는 경우에, 패킷 데이터(DATA1)는 그 수신 클럭(RXCLK2)에 의해 물리층 논리 블럭(102)내의 FIFO 메모리에 기록된다.
포트 논리 블럭(105)은 케이블 포트(108)를 통해 아비트레이션 신호(ARB. SIGNAL)와 데이터(DATA2)의 송수신을 행하는 것으로서, 케이블 포트(108)를 통해 이송된 데이터 신호와 그 스트로프 신호로부터 수신 클럭(RXCLK2)을 생성하는 기능을 갖고 있다. 또한, 이 포트 논리 블럭(105)은 아비트레이션 시에, 아비트레이션신호(ARB.SIGNAL)가 물리층 논리 블럭(102)으로부터 이송된다.
그리고, 데이터의 송신시에는 상기 포트 논리 블럭(105)은 물리층 논리 블럭(102)으로부터 셀렉터 블럭(103)을 통해 이송된 패킷 데이터(DATA2)를 클럭 발생 블럭(110)에 의해 주어지는 송신 클럭(TXCLK)으로 시리얼 데이터로 변환하여 케이블 포트(108)로부터 송신한다.
또한, 데이터의 수신시에는 이 포트 논리 블럭(105)은 케이블 포트(108)를 통해 수신한 패킷 데이터(DATA2)를 그 수신 클럭(EXCLK2)과 같이 셀렉터 블럭(103)을 통해 물리층 논리 블럭(102)으로 이송한다. 그리고, 이 포트 논리 블럭(105)이 셀렉터 블럭(103)에 의해 선택되어 있는 경우에, 패킷 데이터(DATA2)는 그 수신 클럭(RXCLK2)에 의해 물리층 논리 블럭(102) 내의 FIFO 메모리에 기록된다.
포트 논리 블럭(106)은 케이블 포트(109)를 통해 아비트레이션 신호(ARB.SI GNAL)와 데이터(DATA3)의 송수신을 행하는 것으로서, 케이블 포트(109)를 통해 이송된 데이터 신호와 그 스트로브 신호로부터 수신 클럭(RXCLK3)을 생성하는 기능을 갖고 있다. 또한, 이 포트 논리 블럭(106)은 아비트레이션 시에, 아비트레이션신호(ARB.SIGNAL)가 물리층 논리 블럭(102)으로부터 이송된다.
그리고, 데이터의 송신시에는 이 포트 논리 블럭(106)은 물리층 논리 블럭(102)으로부터 셀렉터 블럭(103)을 통해 이송된 패킷 데이터(DATA3)를 클럭 발생 블럭(110)에 의해 주어지는 송신 클럭(TXCLK)에서 시리얼 데이터로 변환하여 케이블 포트(109)로부터 송신한다.
또한, 데이터의 수신시에는 이 포트 논리 블럭(106)은 케이블 포트(109)를 통해 수신한 패킷 데이터(DATA3)를 그 수신 클럭(RXCLK3)과 같이 셀렉터 블럭(103)을 통해 물리층 논리 블럭(102)으로 이송된다. 그리고, 이 포트 논리 블럭(104)이 셀렉터 블럭(103)에 의해 선택되어 있는 경우에, 패킷 데이터(DATA1)는 그 수신 클럭(RXCLK1)에 의해 물리층 논리 블럭(102)내의 FIFO 메모리에 기록된다.
케이블 포트(107)는 포트 논리 블럭(104)으로부터 이송된 신호로 트위스트 페어 케이블을 구동하며, 또한, 트위스트 페어 케이블을 통해 이송된 신호를 레벨 변환하여 포트 논리 블럭(104)으로 이송된다.
케이블 포트(108)는 포트 논리 블럭(105)으로부터 이송된 신호로 트위스트 페어 케이블을 구동하며, 또한, 트위스트 페어 케이블을 통해 이송된 신호를 레벨 변환하여 포트 논리 블럭(105)으로 이송된다.
케이블 포트(109)는 포트 논리 블럭(106)으로부터 이송된 신호로 트위스트 페어 케이블을 구동하며, 또한, 트위스트 페어 케이블을 통해 이송된 신호를 레벨 변환하여 포트 논리 블럭(106)으로 이송한다.
클럭 발생 블럭(110)은 수정 발진기(111)에 의해 주어지는 24.576MHz의 클럭으로부터 49.152MHz의 시스템 클럭(SYSCLK)와 98.304MHz의 송신 클럭(TXCLK)을 생성하게 되어 있다.
피지컬·레이어에 있어서의 아비트레이션 신호의 논리치는 "1", "0", "Z"의 3치이고, 다음 표 1 및 표 2에 나타낸 규칙에 따라서 생성되며, 표 3에 나타낸 규칙에 의해 디코드된다. 또, 값 "Z"은 드라이버의 비작동 상태를 나타낸다.
여기서, 2조의 트위스트 페어선(202) 중, 1조의 트위스트 페어선 TPA/TPA*는 스트로브 신호(Strb_Tx)를 송신하는 동시에, 데이터 신호(Data_Rx)를 수신한다. 한편, 제2조째의 트위스트 페어선 TPB/TPB*은 데이터 신호(Data_Tx)를 송신함과 동시에 스트로브 신호(Strb_Rx)를 수신한다. Strb_Tx신호, Data_Tx 신호, Strb_ Enable 신호 및 Data_Enable 신호는 아비트레이션 신호(Arb_A_Rx, Arb_B_Bx)을 생성하기 위해서 사용된다.
아비트레이션 신호 발생규칙
송신 아비트레이션 신호 A(Arb_A_Tx) 드라이브 비고
Strb_Tx Strb_Enable
Z - 0 TPA 드라이버: 비작동
0 0 1 TPA 드라이버: 작동,스트로브: 저
1 1 1 TPA 드라이버: 작동,스트로브: 고
아비트레이션 신호 발생규칙
송신 아비트레이션 신호 B(Arb_B_Tx) 드라이브 비고
Data_Tx Data_Enable
Z - 0 TPB 드라이버: 비작동
0 0 1 TPB 드라이버: 작동,스트로브: 저
1 1 1 TPB 드라이버: 작동,스트로브: 고
아비트레이션 신호 디코드 규칙
수신 아비트레이션비교치(Arb_n_Rx) 그 포트로부터송신하고 있는아비트레이션신호(Arb_n_Tx) 보간한아비트레이션신호(Arb_n) 비고
"n"은 "A" 혹은 "B". 이 표는양쪽의 신호 페어에 적용된다.
Z Z Z 이 포트가 Z를 송신하고있으면, 수신신호는 케이블타단의 포트에 의해 송신된신호와 같아진다.
0 Z 0
1 Z 1
Z 0 1 이 포트가 0을 송신하고 있는동안에 콘퍼레이터가 Z를수신하고 있으면, 다른 포트는1을 이송하고 있다.
0 0 0 다른 포트는 0또는 Z를이송하고 있다.
Z 1 1 다른 포트는 0을 이송하고있다.
1 1 1 다른 포트는 1 또는 Z를이송하고 있다.
또한, 피지컬.레이어에서는 다음의 표 4에 나타낸 규칙을 이용하여, 2개의 송신 아비트레이션 신호(Arb_A_Tx, Arb_B_Tx)를 라인 상태로 인코드한다. 이들 상태는 표 4에 나타낸 바와 같이, 모노드로 이송하거나 또는 자노드로 이송하거나에 따라서 다른 의미를 가지고 있다.
여기서, IEEE1394 규격에 있어서의 모자 관계에 관해서 설명한다. 네트워크에 접속된 복수의 노드 중, 단(leaf)에 위치하는 노드가 몇개인가 존재한다. 버스 리셋 직후, 각 노드는 자체가 리프인지의 여부를 판정한다. 각 노드가 리프인지의 여부의 판정은 자체에 몇개의 케이블이 접속되어 있는가를 인식함으로써 행해진다. 즉, 1개밖에 포트를 갖지 않거나 혹은 복수의 포트를 가지고 있어도 1개밖에 케이블이 접속되지 않은 노드는 리프로 된다. 각 리프는 그 접속선의 노드(모 노드)에 대하여 조회를 행한다. 조회를 받은 노드는 조회가 있었던 포트에 접속된 조회된 노드를 자로 하고, 또한 모자 관계가 결정되지 않은 포트로부터 접속선에 대하여 조회를 행한다. 이렇게하여, 네트워크내의 모자 관계가 결정된다. 마지막에, 어떤 포트도 모로 된 노드가 루트로 된다.
물리층에서 송신한 아비트레이션 신호의 라인 상태
아비트레이션 송신 라인상태명 비 고
Arb_A_Tx Arb_B_Tx
Z Z IDLE 갭을 나타내기 위해 송신된다.
Z Z TX_REQUSEST 버스를 요구하기 위해 모 노드에송신된다.
TX_GRANT 버스가 주어졌을 때에 자노드로송신된다
0 Z TX_PARENT_NOTIFY Tree-ID 페이즈에 있어서 모후보의노드로 송신된다
0 1 TX_DATA_PREFIX 패킷 데이터의 전 또는 연결된서브액션의 패킷 데이터 간에 있어서송신된다
1 Z TX_CHILD_NOTIFY PARENT NOTIFY를 이해하기 위해자노드로 성신된다.
TX_IDENT_DONE self-ID 페이즈가 완료한 것을나타내기 위해 모노드로 송신된다.
1 0 TX_DATA_END 패킷 전송 종료시에 송신된다.
1 1 BUS_RESET 버스를 재구축하기 위해 송신된다.
피지컬. 레이어에서는 다음의 표 5에 나타낸 규칙에 의거하여, 보간 아비트레이션 신호(Arb_A, Arb_B)를 라인 상태로 디코드한다.
물리층에서 수신한 아비트레이션 신호의 라인 상태
보간 아트레이션신호 라인상태명 비 고
Arb_A Arb_B
Z Z IDLE 접속되어 있는 인접노드의 PHY는동작하고 있지 않다.
Z 0 RX_PARENT_NOTIFY 접속되어 있는 인접노드의 PHY는자(子)의 노드로 되려고 한다.
RX_REQUEST_CANCEL 접속되어 있는 인접노드의 PHY는요구를 포기하였다.
Z 1 RX_IDENT_DONE 자(子) 노드의 PHY는 self-ID페이즈를 완료하였다.
0 Z RX_SELF_ID_GRANT 노드의 PHY는 self-ID를 위한버스를 준다.
0 0 RX_ROOT_CONTENTION 이 노드 및 접속되어 있는인접노드의 PHY는 양쪽과자(子)노드로 되려고 한다.
RX_GRANT 모(母) 노드의 PHY는 버스의제어를 준다.
0 1 RX_PARENT_HANDSHAK 접속되어 있는 인접노드의 PHY는PARENT_NOTIFY를 이해하고 있다.
RX_DATA_END 접속되어 있는 인접노드의 PHY는데이터 블록의 송신을 종료하여버스를 해방하고 있다.
1 Z RX_CHILD_HANDSHAKE 접속되어 있는 인접노드의 PHY는TX_CHILD_NOTIFY를 이해하고 있다.
1 0 RX_DATA_PREFIX 접속되어 있는 인접노드의 PHY는패킷 데이터를 송신하려고 하든가또는 데이터 블록의 송신을 종료한후에 데이터를 송신하려고 한다.
1 1 BUS_RESET 버스를 재구축하기 위해서 송신된다.
상술의 IEEE1394 규격에서는 영상을 취급하는 민생기기를 컴퓨터에 연결하는 인터페이스로서 필요한 조건이 구비되어 있고, 일반 가정내에서 오디오 기기, 표시기기나 퍼스널 컴퓨터 등의 각종 기기간을 1개의 케이블로 간단히 접속하여 가정내 네트워크를 구축할 수가 있고, 이것에 의해, 각종 기기를 간단히 조작하는 것이 가능하게 된다.
그렇지만, 상기 IEEE1394 규격에서는 접속하는 기기간의 거리 즉, 노드간 케이블 길이는 최대로 4.5m로 규정되어 있기 때문에, 가정내에서도 예컨대 여러 방에 걸쳐서 네트워크를 구축하고자 하면, 케이블의 중계를 위해서만 필요한 다수의 노드를 마련하지 않으면 안된다.
또한, 상기 IEEE1394 규격에 있어서의 물리층의 방식을 변경하지 않고, 케이블 길이를 연장하고자 하면, 케이블을 굵게 하지 않으면 않되고, 네트워크를 위한 케이블의 끌고다니는 등의 작업성이 저하될 뿐 아니라, 케이블 자체가 고가로 된다.
본 발명은 디지털 데이터를 전송하기 위한 전송장치 및 그 방법에 관한 것이다.
도 1은 IEEE1394 규격에 있어서의 전송 데이터의 신호 구성을 도시한 타임챠트이다.
도 2는 IEEE1394 규격으로 규정된 케이블의 단면도이다.
도 3은 IEEE1394 규격을 채용한 네트워크의 구성예를 도시한 도이다.
도 4는 IEEE1394 규격에 준거한 인터페이스의 구성 요소와 프로토콜·아키텍처를 도시한 도이다.
도 5는 어싱크로너스 전송의 패킷를 도시한 도이다.
도 6a,6b는 아비트레이션에 의한 버스 사용권의 취득 상태를 도시한 도이다. 도 7은 아이소크로너스 전송은 패킷을 도시한 도이다.
도 8은 IEEE1394 규격에 있어서의 피지컬·레이어의 실제의 구성예를 도시한 블럭도이다.
도 9는 본 발명에 따른 디지털 시리얼 데이터의 인터페이스 장치의 실시예를 도시한 블럭도이다.
도 10은 본 발명에 따른 디지털 시리얼 데이터의 인터페이스 장치의 다른 실시예를 도시한 블럭도이다.
도 11은 본 발명에 따른 디지털 시리얼 데이터의 인터페이스 장치의 또다른 실시예를 도시한 블럭도이다.
본 발명의 목적은 상술과 같은 종래의 실정을 감안하여, 데이터의 전송에 앞서서 버스 사용권의 아비트레이션을 행하도록 한 디지털 시리얼 데이터 인터페이스에 있어서의 노드간 케이블 길이의 연장을 꾀하여, 장거리 전송을 가능하게 한 디지털 시리얼 데이터의 인터페이스 장치를 제공하는 것에 있다.
본 발명은 데이터 및 제어 코드를 송수신하는 데이터 전송장치에 있어서, 입출력 포트와, 송신되는 데이터를 n 비트 코드로부터 m 비트 코드로 변환하여 상기 입출력 포트에 출력함과 동시에, 상기 입출력 포트로부터 수신되는 데이터를 m 비트 코드로부터 n 비트 코드로 변환하는 데이터 변환 처리 수단과, 상기 입출력 포트에 접속된 전송로의 사용권을 획득하기 위한 송신 제어 신호를, 데이터에 할당되어 있는 m 비트 코드 이외의 m 비트 코드로 이루어진 제어 코드로 변환하여 입출력 포트에 출력함과 동시에, 입출력 포트로부터 수신된 m 비트의 제어 코드를 제어 신호로 변환하는 제어 신호 변환 처리 수단을 구비한다.
또한 본 발명은 데이터 및 제어 코드를 송수신하는 데이터 전송방법에 있어서, 송신되는 데이터를 n 비트 코드로부터 m 비트 코드로 변환하여 입출력 포트로 출력하는 송신 데이터 변환처리 스텝과, 입출력 포트로부터 수신되는 데이터를 m 비트 코드로부터 n 비트 코드로 변환하는 수신 데이터 변환 처리 스텝과, 상기 입출력 포트에 접속되는 전송로의 사용권을 획득하기 위한 송신 제어 신호를, 데이터에 할당되어 있는 m 비트 코드 이외의 m 비트 코드로 이루어진 제어코드로 변환하는 송신 제어 신호 변환 스텝과, 입출력 포트로부터 수신된 m 비트의 제어 코드를 제어 신호로 변환하는 수신 제어 신호 변환 처리 스텝을 구비한다.
이하, 본 발명을 실시하기 위한 가장 양호한 형태를 도면을 참조하면서 상세히 설명한다.
본 발명에 따른 디지털 시리얼 데이터의 인터페이스 장치는 예컨대 도 9에 도시된 바와 같이 구성된다.
이 도 9에 도시된 인터페이스장치는 물리층 논리 블럭(PHY LOGIC)(1), 셀렉터 블럭 (RXCLOCX/ DATA SELECTOR)(2), 변환 처리 블럭(4B/5B CONN VERTER & ARB. SIGNAL CONNVERTER)(3), 각 스크램블 블럭(SCRAMBLE1, SCRAMBLE2)(4A, 4B), 각 디스크램블 블럭(DE­SCRAMBLE1, DE­SCRAM BLE2)(5A, 5B), 각 송신 블럭(P/S1, P/S2)(6A, 6B), 각 수신 블럭(RX­PLL1 P/S, RX­PLL2 P/S)(7A, 7B), 포트 논리 블럭(PORT LOGIC)(8), 아날로그·드라이버(ANALOG DRIVER)(9) 및 클럭 발생 블럭(PLL)(10)을 구비하게 된다.
상기 물리층 논리 블럭(1)은 IEEE1394 하이·퍼포먼스·시리얼 버스 규격(이하, IEEE1394 규격이라 한다)에 있어서의 링크·레이어의 I/O 제어 및 아비트레이션 제어를 행함으로써, IEEE1394 규격에 준거한 링크·레이어·콘트롤러(100)에 접속되어 있는 동시에, 상기 셀렉터 블럭(2) 및 변환 처리 블럭(3), 포트 논리 블럭(8)에 접속되어 있다.
여기서, 상기 물리층 논리 블럭(1)에 있어서의 링크·레이어의 I/O는 IEEE 1394 규격과 동등이고, 링크·레이어와 피지컬·레이어 간의 통신은 데이터 신호(DATA)와 제어신호(CTRL)의 송수신에 의해서 행해지고, 이것에 추가하여 링크·레이어로부터 피지컬·레이어에의 송신 요구로서 링크 요구 신호(LREQ)가 물리층 논리 블럭(1)에 입력된다.
상기 물리층 논리 블럭(1)은 아비트레이션 콘트롤러가 내장되어 있어, 아비트레이션 콘트롤러에 의해 아비트레이션 프로세스와 버스의 송수신을 제어한다. 링크, 레이어로부터 패킷의 송신 요구가 있으면, 물리 논리 블럭(1)은 적절한 갭 시간후에 아비트레이션을 개시한다. 또, 상기 갭 시간은 아비트레이션의 종류에 따라 다르다. 또한, 상기 물리층 논리 블럭(1)은 링크·레이어로부터의 패킷 데이터(DATA)를 셀렉터 블록(2)으로 이송하고, 링크·레이어로부터의 아비트레이션 요구를 변환 처리 블럭(3) 및 포트 논리 블럭(8)으로 이송한다.
상기 셀렉터 블럭(2)은 변환처리 블럭(3)을 통해 수신하는 데이터(DATA1, DATA2) 및 그 수신 클럭(RXCLK1, RXCLK2), 포트 논리 블럭(8)을 통해 수신하는 데이터(DATA3) 및 그 수신 클럭(RXCLK3)의 1조를 선택함으로써, 물리층 논리 블럭(1), 변환 처리 블럭(3), 각 수신 블럭(7A, 7B) 및 포트 논리 블럭(8)에 접속되어 있다.
이 셀렉터 블럭(2)은 데이터의 송신의 경우, 물리층 논리 블럭(1)으로부터 이송된 패킷 데이터(DATA)를 변환처리 블럭(3) 및 포트 논리 블럭(8)으로 이송된다. 이것에 의해, 모든 송신 포트에 대하여 송신 데이터가 이송된다. 또한, 수신의 경우, 변환 처리 블럭(3) 또는 포트 논리 블럭(8)을 통해 수신하는 패킷 데이터(DATA1, DATA2, DATA3) 및 그 수신 클럭(RXCLK1, RXCLK2,정 RXCLK3)의 1조를 선택하여, 선택한 예컨대, 패킷 데이터(DATA1)와 그 수신 클럭(RXCLK1)을 물리층 논리 블럭(1)으로 이송한다. 그리고 셀렉터 블럭(2)에 의해 선택된 패킷 데이터, 예컨대 변환 처리 블럭(3)에서 수신된 패킷 데이터(DATA1)는 그 수신 클럭(RXCLK1)에 의해 물리층 논리 블럭(1)내의 FIFO 메모리에 기록된다. 이 FIFO 메모리에 기록된 패킷 데이터는 클럭 발생 블럭(10)에 의해 주어지는 시스템 클럭(SYSCLK)에 의해 판독 출력된다.
변환 처리 블럭(3)은 데이터의 4비트/5비트 변환 처리 수단으로서 기능함과 동시에, 4비트/5비트 변환 처리에 있어서, 데이터에 할당된 5비트 심볼 이외의 5비트심볼을 아비트레이션 신호에 할당하는 아비트레이션 신호 변환 처리 수단에서 기능하는 것으로서, 아비트레이션 시에는 물리층 논리 블럭(1)으로부터 이송된 아비트레이션 신호(ARB.SIGNAL1, ARB.SIGNAL2)를 표 6에 나타낸 바와 같이 할당된 1개 또는 2개의 5비트 심볼로 변환하여, 각 스크램블 블럭(4A, 4B)으로 이송한다. 즉, 송신시에는 표 6에 나타낸 바와 같이, TX_DATA_PREFIX와 BUS_RESET를 제외한 각 아비트레이션에 1심볼을 할당하여, TX_DATA_PREFIX에는 2 심볼(11000 10001)을 할당하여, BUS_RESET에는 2심볼(00000 11111)을 할당하여 송신한다. 또, 본 실시예에 있어서의 표 6은 IEEE1394 규격에 있어서의 표 4에 해당한다.
동시에, 변환처리 블럭(3)은 각 디스크램블 블럭(5A, 5B)에서 이송된 5비트 의 아비트레이션의 심볼을 표 7에 나타낸 테이블에 따라서 아비트레이션 상태에 대응하는 신호로 변환하여 물리층 논리 블럭(1)으로 이송한다. 이 변환은 수신된 5비트의 수신 심볼과, 이 포트로부터 송신하고 있는 5비트의 송신 심볼에 따라서 행하여진다. 표 5에 나타낸 바와 같이, IEEE1394 규격에 있어서 이미 정해져 있는 아비트레이션에는 자와 모의 아비트레이션 신호의 송신 상태에 의존하는 것이 있다. 예컨대 모 노드와 자 노드가 동시에 각각에 대하여 TX_PARENT_NOTIFY를 발행한 경우, IEEE1394 규격에 있어서는 표 4에 따라서 Arb_A_Tx=0, Arb_B_Tx=Z로 되며, 각각의 노드에 있어서는 표 3에 따라서 Arb_A=0, Arb_B=0으로 된다. 즉, 각각의 노드로부터 송신된 신호가 서로 부정하는 형이 된다. 본 실시예의 경우, 트위스트 페어선에 디지털 시리얼 신호를 전송하기 위해서, 이 서로 부정함이 행해지지 않는다. 그 때문에, 송신 심볼을 변환 처리 블럭(3)내의 메모리 혹은 레지스터에 기억되어 있고, 이 기억된 송신 심볼과, 각각으로 디스크램블 블럭(5A, 5B)에서 이송된 수신 심볼에 따라서, 아비트레이션 상태를 결정하여, 대응하는 아비트레이션 신호를 물리층 논리 블럭(1)에 출력하도록 구성되어 있다. 이 때, 물리층 논리 블럭(1)에 송신되는 아비트레이션 신호는 IEEE1394 규격에 대응하여 "1", "0", "Z"를 나타내기 위해서 2비트의 신호를 할당하여, 송신 심볼 및 수신 심볼로부터 대응하는 아비트레이션 상태를 구하여, 표 8에 의거하여 아비트레이션 신호를 생성하고, 물리층 블럭(1)으로 이송한다.
또한, 도시하지 않은 스태이트 머신내에 송신한 심볼에 의거하여 노드의 상태를 관리함으로써, 수신 심볼과 노드의 상태에 따라서, 아비트레이션 상태를 결정하도록 구성하는 것도 가능하다. 또, 본 실시예에 있어서의 표 7은 IEEE1394 규격에 있어서의 표 5에 해당한다.
또한, 패킷 데이터의 송신시에는 변환 처리 블럭(3)은 셀렉터 블럭(2)을 통해 이송된 패킷 데이터(DATA1, DATA2)를 각각 4비트 신호로부터 표 9에 나타낸 바와 같이 할당한 5비트 신호로 변환하여 각 스크램블 블럭(4A, 4B)으로 이송한다. 동시에, 각 디스크램블 블럭(5A, 5B)에서 이송된 5비트의 수신 패킷 데이터를 5비트 신호로부터 4비트 신호로 변환하여 셀렉터 블럭(2)으로 이송한다.
여기서, 상기 변환 처리 블럭(3)에 있어서의 4비트/5비트 변환 처리에서는 표9에 나타낸 바와 같이, 클럭 성분을 대부분 포함하는 5비트 심볼이 패킷 데이터(DATA1, DATA2)에 할당되어 있다. 이것에 의해, 수신측에서 패킷 데이터(DAT A1, DATA2)의 수신측에서는 그 수신 클럭(RXCLK1, RXCLK2)을 수신 신호로부터 PLL에 의해 확실하게 생성할 수가 있다.
또한, IEEE1394 규격의 아비트레이션에 있어서의 아이들 상태에 IDLE (111 11), 즉 클럭 정보를 가장 많이 포함하는「11111」로 되는 5비트 심볼을 할당해 놓음으로써, 아비트레이션에 있어서의 아이들 상태에서도 수신측의 PLL의 로크 상태를 유지시켜 놓고, 아비트레이션을 확실하게 실행할 수 있다.
각 스크램블 블럭(4A, 4B)은 패킷 데이터의 송신시에 변환 처리 블럭(3)으로부터 이송된 5비트 송신 신호에 시프트 레지스터를 사용한 스크램블 처리를 실시함으로써, 5비트 송신 신호의 불필요한 복사를 저감시킨다. 송신 블럭(6A, 6B)에는 각 스크램블 블럭(4A, 4B)에 의해 스크램블 처리가 실시된 5비트 송신 신호가 이송된다.
또한, IDLE(11111), TX_DATA_PREFIX(11000 10001) 및 TX_DATA_ END (01101) 이외의 심볼은 모두 2비트의「0」이 선두로 되어 있기 때문에, 시리얼/병렬 변환 후에 심볼 동기를 갖을 때, 2비트의「0」을 찾아 내면 그것을 심볼의 선두로 가정하여, 그것을 포함한 5비트를 1심볼로서 각 아비트레이션 신호를 확정할 수가 있다. 단지, BUS_RESET(00000 11111)에 관해서는 2비트 의「0」을 고려하지 않고, 연속되는 5비트의「0」을 수신하면 확정한다.
여기서, BUS­RESET에(00000 11111)의 2심볼이 할당되어 있는 것은 PLL을 로크하며, 또한 그 로크를 유지하기 위해서이다. BUS_RESET에(00000)의 1심볼만이 할당된 것에서는 BUS_RESET를 수신했을 때에 PLL을 로크하고, 로크를 유지할 수 없게 된다. 또한, 데이터 및 아비트레이션 상태에의 5비트 심볼의 할당은 DC 균형이 치우치지 않고 또한 NRZI 코드로 변환했을 때에 PLL을 로크할 수 있는 코드를 선정하고 있다. 그러나, 이러한 조건을 만족할 수 있는 5비트의 심볼 수에는 한계가 있기 때문에, 2심볼 조합함으로써 이들의 조건을 만족한 코드를 얻을 수 있다. TX_DATA_PREFIX(11000 10001)에 관해서는 그 밖의 아비트레이션 신호와는 독립하여 검출을 행한다. 즉, 수신 데이터를 1비트씩 어긋나게하여 5종류의 데이터열(길이 10비트)를 준비하여, TX_DATA_PREFIX의 비트 패턴(11000 10001)과 비교하여 일치하면 TX_DATA_PREFIX의 수신을 확정한다. 패킷 데이터는 TX_D ATA_PREFIX의 직후에 연속하여 수신되기 때문에, TX_DATA_PREFIX의 수신에 의해서 패킷 데이터의 심볼 동기를 갖을 수 있다.
또한, TX_DATA_END(01101)는 패킷 데이터의 직후에 연속하여 수신되기 때문에, TX_DATA_PREFIX 및 패킷 데이터와 같은 심볼 동기에 의해서 검출 가능하다. 또, TX_DATA_PREFIX의 비트 패턴(11000 10001)은 표 9에 의해서 변환되는 패킷 데이터의 데이터열에는 나타나지 않는 패턴이기 때문에, 가령 심볼 동기를 갖지 않았고 해도 패킷 데이터의 도중에 검출되지 않고, 오류 데이터의 수신은 일어나지 않는다. 또한, TX_DATA_PREFIX의 검출 후, TX_DATA_END 및 BUSRE SET 이외의 아비트레이션 신호의 검출은 행하지 않는다.
또한, 각 디스크램블 블럭(5A, 5B)은 상기 스크램블 블럭(4A, 4B)에 의한 스크램블 처리에 대응하는 디스크램블 처리를 수신 블럭(7A, 7B)에서 이송된 5비트 수신 신호에 실시함으로써, 5비트 수신 신호의 스크램블을 실시한 변환처리 블럭(3)에는 각 디스크램블 블럭(5A, 5B)에 의해 스크램블이 실시된 5비트 수신 신호가 보내진다.
여기서, 스크램블 블럭(4A, 4B) 및 디스크램블 블럭(5A, 5B)은 각 동작의 온 오프를 바꿔 설정할 수 있도록 되어 있다.
각 송신 블럭(6A, 6B)은 각 스크램블 블럭(4A, 4B)에 의해 스크램블 처리가 실시된 5비트 송신 신호를 병렬 데이터로부터 시리얼 데이터로 변환하고, 또한 NR ZI(Non Return to Zero)데이터로부터 NRZI(Non Return to Zero Inverse)데이터로 변환하여 송신한다.
또한, 각 수신 블럭(7A, 7B)은 수신 신호를 NRZI 데이터로부터 NRZ 데이터로 변환하며, 또한, 시리얼 데이터로부터 병렬 데이터로 변환하여 5비트 수신 신호를 각 디스크램블 블럭(5A, 5B)으로 이송한다. 또한, 각 수신 블럭(7A, 7B)과, 수신한 데이터로부터 PLL에 의해 수신 클럭(RXCLK, RXCLK2)을 생성하여 셀렉터 블럭(2)으로 이송한다.
포트 논리 블럭(8)은 IEEE1394 규격의 피지컬·레이어에 준거한 아비트레이션 신호(ARB.SIGNAL3)와 데이터(DATA3)의 송수신을 행하는 것으로서, 아날로그 드라이버(9)를 통해 이송된 데이터와 그 스트로브 신호로부터 수신 클럭(RXCLK3)을 생성한다. 또한, 이 포트 논리 블럭(8)은 아비트레이션 시에, 아비트레이션 신호(ARB.SIGNAL3)가 물리층 논리 블럭(1)으로부터 이송된다.
그리고, 데이터의 송신시에는 이 포트 논리 블럭(8)은 물리층 논리 블럭(1)으로부터 셀렉터 블럭(2)을 통해 이송된 패킷 데이터(DATA3)를 클럭 발생 블럭(1)0에 의해 주어지는 송신 클럭(TXCLK)으로 시리얼 데이터로 변환하여 아날로그 드라이버(9)를 통해 송신한다.
또한, 데이터의 수신시에는 이 포트 논리 블럭(8)은 아날로그 드라이버(9)를 통해 수신한 패킷 데이터(DATA3)를 그 수신 클럭(RXCLK3)과 함께 셀렉터 블럭(3)을 통해 물리층 논리 블럭(1)으로 이송된다. 그리고, 이 포트 논리 블럭(8)이 셀렉터 블럭(3)에 의해 선택되어 있는 경우에, 패킷 데이터(DATA3)는 그 수신 클럭(RXCLK3)에 의해 물리층 논리 블럭(1)내의 FIFO 메모리에 기록된다.
클럭 발생 블럭(10)은 수정 발진기(11)에 의해 주어지는 24.576MHz의 클럭으로부터 49.152MHz의 시스템 클럭(SYSCLK)과 98.304MHz의 송신 클럭(TXC[K)을 생성하게 되어 있다.
이러한 구성의 디지탈 시리얼 데이터의 인터페이스 장치에서는 아비트레이션신호(ARB.SIGNAL1, ARB.SIGNAL2) 및 패킷 데이터(DATA1, DATA2)에 대하여 4비트/5비트 변환 처리를 행하는 변환 처리 블럭(3)을 구비함으로써, 5비트의 코드 데이터로서 아비트레이션 신호(ARB.SIGNAL1, ARB.SIGNAL2) 및 패킷 데이터(DATA1, DATA2)를 각 송신 블럭(6A, 6B) 및 각 수신 블럭(7A, 7B)을 통해 송수신할 수 있고, 광파이버 케이블이나 염가로 입수 가능한 UTP(Unshie1ded Twisted Pair) 케이블을 전송 케이블에 사용하여 장거리 전송을 행할 수 있다. 또한, 이 인터페이스 장치에서는 또한, IEEE1394 규격의 피지컬·레이어에 준거한 포트 논리 블럭(8) 및 아날로그 드라이버(9)를 구비함으로써, IEEE1394 규격에 준거한 케이블에 의한 전송로와 광파이버 케이블이나 UTP 케이블에 의한 전송로의 공존이 가능하다.
즉, 예컨대 도 10에 도시된 실시예의 인터페이스 장치와 같이, 상술의 도 9에 도시된 인터페이스 장치에 있어서의 송신 블록(6A)과 수신 블럭(7A)으로 이루어진 송수신 블럭(67A)에 광접속 모듈(20A)을 접속함으로써, 이 광접속 모듈(29A)을 통해 광파이버 케이블을 접속할 수가 있다. 마찬가지로, 상기 송신 블럭(6B)과 수신 블럭(7B)으로 이루어진 송수신 블럭(67B)에 광접속 모듈(20B)을 접속함으로써, 이 광접속 모듈(20B)을 통해 광파이버 케이블을 접속할 수가 있다.
상기 광접속 모듈(20A, 20B)은 데이터 송신시에는 송수신 블럭(67A, 67B)에서의 NRZI의 전기 신호를 광신호로 변환하여 광파이버 케이블로 이송한다. 또한, 데이터 수신시에는 광파이버 케이블을 통해 이송된 광신호를 NRZI의 전기 신호로 변환하여 송수신 블럭(67A, 67B)으로 이송한다.
또, 도 10에 도시된 실시예에 있어서의 인터페이스 장치는 도 9에 도시된 인터페이스 장치에 있어서의 포트 논리 블럭(8) 및 상기 아날로그 드라이버(9)를 생략하여, 광파이버 케이블에 의한 접속 전용의 구성으로 되어 있다. 또한, 도 9에 도시된 인터페이스 장치에 있어서의 셀렉터 블럭(RXCLOCK/DATA SELECTOR)(2) 및 변환처리 블럭(4B/5B CONNVERTER & ARB.SIGNAL CONNVERTER)(3)이 1개의 신호처리 블럭(23)으로 되어 있다. 광파이버 케이블을 전송로로 하는 경우에는 불필요한 복사가 발생하지 않기 때문에, 상기 스크램블 블럭(SCRAMBLE1, SCRA MBLE2)(4A, 4B) 및 디스크램블 블럭(DE_SCRAMBLE1, DE_SCRAMBLE2)(5A, 5B)는 생략되어 있다.
또한, 예컨대 도 11에 도시된 실시예의 인터페이스 장치와 같이, 상술의 도 10에 도시된 인터페이스 장치에 있어서의 광접속 모듈(20A, 20B)을 UTP 접속 모듈(30A, 30B)로 교환함으로써, UTP 케이블을 접속할 수가 있다. 즉, 송수신 블럭(67A)에 케이블 트랜시버(20A)를 접속하고, 상기 케이블 트랜시버(31A)에 펄스 트랜스(32A)를 통해 RJ45 커넥터(33A)를 접속함으로써, 상기 RJ45 커넥터(33A)를 통해 UTP 케이블을 접속할 수 있다. 마찬가지로, 송수신 블럭(67B)에 케이블 트랜시버(31B)를 접속하여, 이 케이블 트랜시버(31B)에 펄스 트랜스(32B)를 통해 UTP 케이블 접속용 RJ45 커넥터(33b)를 접속함으로써, 상기 RJ45 커넥터(33B)를 통해 UTP 케이블을 접속할 수가 있다.
상기 케이블 트랜시버(31A, 31B)에서는 예컨대 마이크로 리니어사제의 ML6 671이 사용된다.
그리고, 케이블 트랜시버(31A, 31B)는 데이터 송신시에는 송수신 블럭(67A, 67B)에서의 NRZI 신호를 MLT-3신호로 변환하여 펄스 트랜스(32A, 32B)로 이송된다. 또한, 데이터 수신시에는 펄스 트랜스(32A, 32B)를 통해 이송되어 MLT-3신호를 NRZI 신호로 변환하여 송수신 블럭(67A, 67B)으로 이송한다. 또, 펄스 트랜스(32A, 32B)는 케이블 트랜시버와 케이블을 직류적으로 차단하기 위한 것이다.
또, 도 11에 도시된 실시예에 있어서의 인터페이스 장치는 UTP 케이블 접속전용으로 되어 있다. 또한, 도 9에 도시된 인터페이스 장치에 있어서의 셀렉터 블럭(RXCLOCX/DATA SELCTOR)(2), 변환처리 블럭(4B/5B CONNVERTER & AE B.SIGNAL CONNVERTER(3), 각 스크램블 블록(SCRAMBLE1, SCRAMBLE2)(4A, 4B), 각 디스크램블 블럭(DE_SCRAMBLE1, DE_SCRAMBLE2)(5A, 5B)이 1개의 신호 처리 블럭(25)으로 되어 있다.
상술과 같이, 도 9에 도시된 인터페이스 장치에서는 접속 모듈의 교환에 의해서 광파이버 케이블 또는 UTP 케이블을 접속하여, 디지털 시리얼 데이터의 장거리 전송을 행할 수 있다. 그리고, 스크램블 블럭(4A, 4B) 및 디스크램블 블럭(5A, 5B)은 각 동작의 온 오프를 바꿔 설정할 수 있도록 되어 있기 때문에, UTP 케이블을 접속하는 경우에는 스크램블 블럭(4A, 4B) 및 디스크램블 블럭(5A, 5B)을 온으로 해둠으로써, 불필요한 복사를 방지할 수가 있다.
다음에, 제2 실시예에 관해서 설명한다.
상술의 실시예에서는 표 6에 나타낸 바와 같이 각 아비트레이션 신호에 1심볼 또는 2심볼을 할당하도록 하였지만, 예를 들면, 표 10에 나타낸 바와 같이, IDLE (11111)를 제외한 각 5비트 심볼 앞에, 수신측에서 시리얼/병렬 변환의 심볼 동기를 갖기 위한 스트링·데리미터로서 2심볼(11000 10001)을 부가하여 송신할 수가 있다. 이 경우, 수신시에는 표 11에 나타낸 바와 같이, 수신 심볼과 송신 심볼을 합친 10비트로써, 아비트레이션 상태로 할당한다.
이상과 같이, 본 발명에 따른 디지털 시리얼 데이터의 인터페이스 장치를 구성함으로써, 데이터에 대하여 4비트/5비트 변환 처리를 행하는 4비트/5비트 변환처리 수단과, 이 4비트/5비트 변환 처리에 있어서 데이터에 할당된 5비트 심볼 이외의 5비트 심볼을 아비트레이션 신호에 할당되는 아비트레이션 신호 변환 처리 수단을 구비함으로써 5비트의 코드 데이터로서 아비트레이션 신호 및 패킷 데이터를 송수신할 수가 있고, 광파이버 케이블이나 염가로 입수 가능한 UTP 케이블을 전송 케이블에 사용하여 장거리 전송을 행할 수 있다.
또한, UTP 케이블을 접속하는 경우에는 스크램블 블럭 및 디스크램블 블럭을 온으로 해둠으로써, 불필요한 복사를 방지할 수가 있다.
또한, 4비트/5비트 변환 처리 수단 및 아비트레이션 신호 변환 처리 수단 및 IEEE1394 하이.퍼포먼스·시리얼·버스 규격에 준거한 물리층을 구성하는 포트 논리의 동작을 선택 수단에 의해 전환하고, 입출력 포트를 통해 송수신하는 데이터의 선택을 행함으로써, IEEE1394 규격에 준거한 케이블에 의한 전송로와 광파이버 케이블이나 UTP 케이블에 의한 전송로의 전환이 가능하다.
또한, 본 발명에 따른 디지털 시리얼 데이터의 인터페이스 장치에서는 IEEE 1394 규격의 아비트레이션에 있어서의 아이들 상태에 IDLE(11111) 즉, 클럭 정보를 가장 많이 포함하는「11111」로 되는 5비트 심볼을 할당하여 놓음으로써 아비트레이션에 있어서의 아이들 상태에서도 수신측의 PLL의 로크 상태를 유지시켜 두고, 아비트레이션을 확실하게 실행할 수가 있다.
5비트의 코드데이터로서 아비트레이션신호 및 패킷 데이터를 송수신할 수가 있고, 광파이버 케이블이나 염가로 입수가능한 UTP 케이블을 전송 케이블에 사용하여 장거리 전송을 할 수 있다.

Claims (21)

  1. 데이터 및 제어 코드를 송수신하는 데이터 전송장치에 있어서,
    입출력 포트와,
    송신되는 데이터를 n 비트 코드로부터 m 비트 코드로 변환하여 상기 입출력 포트에 출력함과 동시에, 상기 입출력 포트로부터 수신되는 데이터를 m 비트 코드로부터 n 비트 코드로 변환하는 데이터 변환 처리 수단과,
    상기 입출력 포트에 접속되는 전송로의 사용권을 획득하기 위한 송신 제어 신호를, 데이터에 할당되어 있는 m비트 코드 이외의 m 비트 코드로 이루어진 제어 코드로 변환하여 입출력 포트에 출력함과 동시에, 입출력 포트로부터 수신된 m 비트의 제어 코드를 제어 신호로 변환하는 제어신호 변환 처리 수단을 구비하는 것을 특징으로 하는 데이터 전송장치.
  2. 제 1 항에 있어서, 상기 데이터 변환 처리 수단은 데이터를 4 비트 코드로부터 5 비트 코드로 변환하는 것을 특징으로 하는 데이터 전송장치.
  3. 제 2 항에 있어서, 상기 데이터 변환 처리 수단은 5 비트 코드에 " 11110", "1001", "l0100", " 10101", "1010", "1011", "1110", "1111", "10010", "10011", "10110", "10111", "11010", "11011", "11100", "11101"을 사용하는 것을 특징으로 하는 데이터 전송장치.
  4. 제 1 항에 있어서, 상기 제어신호 변환 처리 수단은 m 비트 코드의 선두의 소정 수의 비트값이 같은 비트치로 이루어진 코드로 변환하는 것을 특징으로 하는 데이터 전송장치.
  5. 제 4 항에 있어서, 상기 제어신호 변환 처리 수단은 m 비트 코드의 선두가
    "0"의 2비트의 값을 갖는 코드로 변환하는 것을 특징으로 하는 데이터 전송장치.
  6. 제 1 항에 있어서, 상기 제어신호 변환처리 수단은 데이터를 송신하지 않고 있는 기간에 걸쳐 송신되는 아이들 신호를 비트치 "1"이 연속되는 m 비트 코드로 변환하는 것을 특징으로 하는 데이터 전송장치.
  7. 제 1 항에 있어서, 상기 제어신호 변환 처리 수단은 자체가 송신하고 있는 m 비트 코드를 사용하여, 수신된 m 비트 코드의 데이터를 제어신호로 변환하는 것을 특징으로 하는 데이터 전송장치.
  8. 제 1 항에 있어서, 상기 데이터 변환 처리 수단 및 상기 제어신호 변환 처리수단과 입출력 포트 간에, 불필요한 복사를 삭감하기 위한 스크램블/디스크램블 처리 수단을 또한 구비하는 것을 특징으로 하는 데이터 전송장치.
  9. 제 8 항에 있어서, 상기 스크램블/디스크램블 처리 수단은 처리 동작의 온 오프를 전환하는 것이 가능한 것을 특징으로 하는 데이터 전송장치.
  10. 제 1 항에 있어서, 신호 변환 처리 수단은 상기 입출력 포트에 접속되는 전송로를 리셋하기 위한 버스 리셋 신호를 m 비트 코드를 2심볼 할당된 제어 코드로 변환하는 것을 특징으로 하는 데이터 전송장치.
  11. 제 7 항에 있어서, 상기 제어 신호 변환 처리 수단은 버스 리셋 신호를 비트치 "0"이 연속되는 제1 m 비트 코드와 "1"이 연속되는 제2 m 비트 코드로 구성된 제어 코드로 변환하는 것을 특징으로 하는 데이터 전송장치.
  12. 제 1 항에 있어서, IEEE1394 하이.퍼포먼스·시리얼 버스 규격에 준거한 링크층으로부터 데이터와 제어신호를 입력하는 것을 특징으로 하는 데이터 전송장치.
  13. 데이터 및 제어 코드를 송수신하는 데이터 전송방법에 있어서, 송신되는 데이터를 n 비트 코드로부터 m 비트 코드로 변환하여 입출력 포트에 출력하는 송신 데이터 변환 처리 스텝과,
    입출력 포트로부터 수신되는 데이터를 m 비트 코드로부터 n 비트 코드로 변환하는 수신 데이터 변환 처리 스텝과,
    상기 입출력 포트에 접속되는 전송로의 사용권을 획득하기 위한 송신 제어 신호를, 데이터에 할당되어 있는 m 비트 코드 이외의 m 비트 코드로 이루어진 제어 코드로 변환하는 송신 제어 신호 변환 스텝과,
    입출력 포트로부터 수신된 m비트의 제어 코드를 제어 신호로 변환하는 수신제어 신호 변환 처리 스텝을 구비하는 것을 특징으로 하는 데이터 전송방법.
  14. 제 13 항에 있어서, 상기 송신 데이터 변환처리 스텝과, 데이터를 4 비트 코드로부터 5 비트 코드로 변환하는 것을 특징으로 하는 데이터 전송방법.
  15. 제 14 항에 있어서, 상기 송신 데이터 변환 처리 스텝에 있어서, 5 비트 코드에 "11110", "1001", "10100", "10101", "1010", "1011", "0l110", "1111", "10010", "10011", "10110", "10111", "11010", "11011", "11100", "11101"을 사용하는 것을 특징으로 하는 데이터 전송방법.
  16. 제 13 항에 있어서, 상기 송신제어 신호 변환처리 스텝에 있어서, m 비트 코드의 선두의 소정수의 비트치가 같은 비트치로 이루어진 코드로 변환하는 것을 특징으로 하는 데이터 전송방법.
  17. 제 16 항에 있어서, 상기 송신제어 신호 변환 처리 스텝에 있어서, m 비트 코드의 선두가 "0"의 2비트의 값을 갖는 코드로 변환하는 것을 특징으로 하는 데이터 전송방법.
  18. 제 13 항에 있어서, 상기 송신제어 신호변환 처리 스텝에 있어서, 데이터를 송신하지 않고 있는 기간에 걸쳐 송신된 아이들 신호를 비트치 "1"이 연속되는 m 비트 코드로 변환하는 것을 특징으로 하는 데이터 전송방법.
  19. 제 13 항에 있어서, 상기 수신제어 신호 변환 처리 스텝에 있어서, 상기 송신제어 신호 변환 처리 스텝에 있어서 자체가 송신하고 있는 m 비트 코드를 사용하여, 수신된 m 비트 코드의 데이터를 제어 신호로 변환하는 것을 특징으로 하는 데이터 전송방법.
  20. 제 13 항에 있어서, 상기 송신 제어 신호 변환 처리 스텝에 있어서, 입출력 포트에 접속된 전송로를 리셋하기 위한 버스 리셋 신호를 m 비트 코드를 2심볼할당한 제어 코드로 변환하는 것을 특징으로 하는 데이터 전송방법.
  21. 제 20 항에 있어서, 상기 제어신호 변환 처리 스텝에 있어서, 버스 리셋 신호를 비트치 "0"이 연속되는 제1 m 비트 코드와 "1"이 연속되는 제2 m 비트 코드로 구성된 제어 코드로 변환하는 것을 특징으로 하는 데이터 전송방법.
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