WO1998004068A1 - Procede de transmission de donnees numeriques et appareil correspondant - Google Patents

Procede de transmission de donnees numeriques et appareil correspondant Download PDF

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WO1998004068A1
WO1998004068A1 PCT/JP1997/002511 JP9702511W WO9804068A1 WO 1998004068 A1 WO1998004068 A1 WO 1998004068A1 JP 9702511 W JP9702511 W JP 9702511W WO 9804068 A1 WO9804068 A1 WO 9804068A1
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WO
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data
bit
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bit code
conversion processing
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PCT/JP1997/002511
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Sumihiro Okawa
Akira Nakamura
Hiroshi Takizuka
Takahiro Fujimori
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Sony Corporation
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    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H04L25/4906—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes

Definitions

  • the present invention relates to a transmission device for transmitting digital data and a method thereof.
  • IEEE 1394 standard High performance serial bus standard
  • a cable 200 having a structure shielded by 204 is specified.
  • two types of methods can be used: a digi- tine and a node branch.
  • a digi- tine In the daisy-chain system, up to 16 nodes (equipment with 1394 ports) can be connected, and the longest distance between the nodes is 4.5 m.
  • the longest distance between the nodes As shown in Fig. 3, by using node branching together, it is possible to connect up to the standard maximum of 63 nodes (physical node 'addresses).
  • the IEEE 1394 standard it is possible to connect and disconnect a cable with the above structure while the device is operating, that is, while the power is on, and when a node is added or deleted.
  • the 1394 network is automatically reconfigured.
  • the device of the connected node can be automatically recognized, and the ID and arrangement of the connected device are managed on the interface.
  • FIG. 4 shows the components and protocol architecture of the interface that conforms to the IEEE1394 standard.
  • the 394 interface is divided into hardware and firmware.
  • the hardware consists of a physical layer (physical layer: PHY) and a link-layer (link layer).
  • the physical layer directly drives signals of the IEEE1394 standard.
  • the link 'layer has an interface between the host' interface and the physical 'layer.
  • the firmware consists of a transaction layer consisting of a management driver that performs actual operations on the interface that conforms to the IEEE 1394 standard, and an IEEE 1394 called SBM (Serial Bus Management). It consists of a management layer consisting of drivers for network management conforming to the four standards.
  • the application layer consists of the software used by the user and the management software that interfaces the transaction layer and the management layer.
  • a transfer operation performed in a network is called a subaction, and the following two types of subactions are defined.
  • an asynchronous transfer mode called “asynchronous”
  • a synchronous transfer mode that guarantees a transfer band called “isochronous” are defined as two sub-actions.
  • Each subaction is further divided into the following three parts, and takes a transfer state called "arbitration”, "packet 'transmission”, and "acknowledgement”.
  • asynchronous transfer is performed.
  • FIG. 5 which shows a temporal transition state in this transfer mode
  • the first subaction gap shows the idle state of the bus.
  • the node determines that it can use the bus and performs arbitration to gain control of the bus.
  • the decision to actually stop the bus is made by the node B located at the root as shown in FIGS. 6 (a) and (b).
  • the node that has obtained the bus control right by this arbitration then executes the overnight transfer, that is, the packet transmission.
  • the node receiving the data returns an acknowledgment to the transferred data by returning an acknowledgment (acknowledgement return code) according to the received result.
  • acknowledgement return code an acknowledgment to the transferred data by returning an acknowledgment (acknowledgement return code) according to the received result.
  • the state returns to the sub-action gap, that is, the bus idle state, and the above-described transfer operation is repeated.
  • the transfer in the asynchronous subaction basically, the transfer having the same structure as the asynchronous transfer is performed, but as shown in Fig. 7, the transfer is performed with higher priority than the asynchronous transfer in the asynchronous subaction. .
  • the isochronous transfer in the isochronous sub-action is executed at approximately 8 kHz in priority to the asynchronous transfer in the asynchronous sub-action, thereby providing a transfer mode in which the transfer band is guaranteed. As a result, real-time data transfer is realized.
  • a channel ID for discriminating the content is set in the transfer data and the necessary real-time data is transmitted. Day Receive only evenings.
  • the physical layer in the IEEE 1394 standard is For example, as shown in FIG. 8, a physical layer logical block (PHY LOGIC) 102, a selector block (RXCLOCK / DATA SELECTOR) 103, each port logical block (PORT L0GIC1.PORT LOG IC2, PORT L0GIC3) 104, 105, 106, each cable port (CABLE P0RT1, CABLE P0RT2, CABLE PORT 3) 1 07, 1 108, 1 109 and a clock generation circuit (PL 110).
  • PHY LOGIC physical layer logical block
  • RXCLOCK / DATA SELECTOR each port logical block
  • PORT L0GIC1.PORT LOG IC2, PORT L0GIC3 104, 105, 106, each cable port (CABLE P0RT1, CABLE P0RT2, CABLE PORT 3) 1 07, 1 108, 1 109 and a clock generation circuit (PL 110).
  • the physical layer logical block 102 performs I / O control and arbitration control with the link layer in the IEEE 1394 standard, so that it is connected to the link layer controller 100. Both are connected to the selector block 103 and each port logic block 104, 105, 106.
  • the selector block 103 receives the data (DATA1, DATA1) received via the logical blocks 104, 105, 106 connected to the respective cable port ports 107, 108, 109. DATA2, DATA3) and their receiving clocks (RXCLK1, RXCLK2, RXCLK3). They are connected to the physical layer logical block 102 and each of the port logical blocks 104, 105, 106. ing.
  • the selector block 103 transmits the bucket data (DATA) sent from the physical layer logical block 102 to all port logical blocks 104, 105, and 100 in the case of data transmission. Send to 6.
  • the packet data (DATA1, DATA2, DATA3) received via each port logical block 104, 105, 106 and its received clock (RX CLK1, RXCLK2, RXCLK3) A pair is selected, and the bucket data received via cable ports 107, 108, 109 and the received clock are sent to the physical layer logical block 102.
  • a port logic block 1 If the packet data (DATA1) received via the port 104 and the reception clock (RXCLK1) thereof are selected, the packet data (DATA1) received by the port logical block 104 via the cable port 107 is selected. ) And its received clock (RXCLK1) to the physical layer logical block 102. Then, the bucket data selected by the selection block 103 is written to the FIF 0 memory in the physical layer logical block 102 by the received clock. The packet data written in this FIFO memory is read by the system clock (SYSCLK) given by the clock generation program 110.
  • SYSCLK system clock
  • the port logic circuit 104 transmits and receives an arbitration signal (ARB. SIGNAL) and data (DATA1) via the cable port 107, and the cable port 1 It has the function of generating a receive clock (RXCLK1) from the data signal sent via the 07 and its strobe signal.
  • the port logical block 104 receives an arbitration signal (ARB. SIGNAL) from the physical layer logical block 102 at the time of arbitration.
  • the port logical block 1. 4 transmits the packet data (DATA 1) transmitted from the physical layer logical circuit 102 via the selector block 103 to the clock generating program 110. Is converted to serial data by the transmission clock (TXCLK) given by, and transmitted from the cable port 107.
  • TXCLK transmission clock
  • the port logic block 104 converts the bucket data (DATA1) received via the cable port 107 together with its reception clock (RXCLK1) to the selector block 104. Through to the physical layer logical block 102. And this port logical block When the clock 104 is selected by the selector block 103, the packet data (DATA1) is written to the FIFO memory in the physical layer logical block 102 by the received clock (RXCLK1).
  • the port logical block 105 transmits and receives the error signal (ARB. SIGNAL) and data (DATA2) via the cable port 108, and transmits and receives the data signal (DATA2) via the cable port 108. It has a function to generate a reception clock (RXCLK2) from the transmitted overnight signal and its strobe signal.
  • the port logical block 105 is transmitted from the physical layer logical block 102 at the time of arbitration.
  • the port logical block 1. 5 transmits the packet data (DATA 2) transmitted from the physical layer logical circuit 102 via the selector block 103 to the clock generating circuit 1.
  • the data is converted to serial data by the transmission clock (TXCLK) given by 10 and transmitted from the cable port 108.
  • the port logical block 105 transmits the packet data (DATA2) received via the cable port 108 together with its reception clock (RXCLK2) via the selector block 103. To the physical layer logical block 102. When the port logical block 105 is selected by the selector block 103, the packet data (DATA2) is transferred to the FIFO memory in the physical layer logical block 102 by the received clock RX CLK2. Written.
  • the port logical block 106 transmits and receives an arbitration signal (ARB. SIGNAL) and data (DATA3) via the cable port 109, and is transmitted via the cable port 109. Signal And a function to generate the reception clock (RXCLK3) from the strobe signal.
  • the port logical block 106 receives an arbitration signal (ARB.SIGNAL) from the physical layer logical block 102 at the time of arbitration.
  • the port logical block 106 transmits the packet data (DATA3) transmitted from the physical layer logical block 102 via the selector block 103 to the clock generation routine 110. Is converted to serial data by the transmission clock (TXCLK) given by and transmitted from the cable port 109.
  • TXCLK transmission clock
  • the port logic block 106 transmits the packet data (DATA3) received via the cable port 109 together with the reception clock (HXCLK3) via the selector block 103. To the physical layer logical block 102.
  • the packet data (DATA1) is generated in the physical layer logic block 102 by the received clock (RXCLK1). Is written to the FIFO memory.
  • the cable port 107 drives the twisted pair cable with the signal sent from the port logic block 104, and converts the level of the signal sent via the twisted pair cable to port logic. Send to block 104.
  • the cable port 108 drives the twisted pair cable with the signal sent from the port logic block 105 and converts the level of the signal sent via the twisted pair cable to the port logic block. Send to Rock 1 105.
  • Cable port 109 is sent from port logic block 106.
  • the twisted pair cable is driven by the received signal, and the level of the signal sent via the twisted pair cable is converted and sent to the port logic block 106.
  • the clock generation block 110 is configured from the clock of 24.576 MHz given by the crystal oscillator 111 to the system clock (SYSCLK) of 49.152 MHz and 98.304 MHz.
  • SYSCLK system clock
  • TXCLK transmission clock
  • the logical values of the arbitration signal in the physical layer are three values of "1", “0", and “Z”, and are generated according to the rules shown in the following 1 and Table 2, and shown in Table 3. Decoded by rules.
  • the value "Z" indicates the inoperative state of the driver.
  • one twisted pair wire T PAZT PA * transmits the strobe signal (Strb_Tx) and receives the data signal (Datajix).
  • the second twisted pair line TPB / TPB * transmits a data signal (Data-Tx) and receives a strobe signal (Strb_Rx).
  • the Strb_Tx signal, Data_Tx signal, Strb_Enable signal and Data_Enable signal are used to generate arbitration signals (Arb-A_Rx, Arb_B-Rx).
  • each node determines whether it is a leaf. Each node is a leaf The determination of whether or not it is made is made by recognizing how many cables are connected to itself. In other words, a node that has only one port or has multiple ports but only one cable connected is a leaf. Each leaf makes an inquiry to the connected node (parent node). The inquired node has the inquiring node connected to the inquired port as a child, and makes inquiries to the connection destination from a port whose parent-child relationship has not been determined. In this way, a parent-child relationship in the network is determined. Finally, the root node is the parent node of any port.
  • the physical layer decodes the interpolation calibration signals (Arb_A, Arb_B) to the line state based on the rules shown in Table 5 below.
  • Table 5 Arbitration-Related IH Stars Used in the Physical Calendar
  • RX—PARENT—NOTIFY The PHY of the connected W node is about to become a child node.
  • the PHY of the RX-REQUEST child node is requesting a path.
  • the PHY is trying to be a child of both.
  • RX_GRANT Parent node PHY is giving path control.
  • RX—DATA-END The PHY of the connection node that is connected is transmitting data locks to release the noise.
  • the above-mentioned IEEE 1394 standard provides the necessary conditions as an interface for connecting consumer devices that handle video to a convenience store, such as audio devices, visual devices, and personal convenience devices in ordinary households. It is possible to easily connect various devices with a single cable to build a home network, which makes it easy to operate various devices.
  • the inter-node cable length is specified to be 4.5 m at the maximum in the IEEE1394 standard, even in a home, for example, a network extending over a plurality of rooms. In order to build a talk, there must be a large number of nodes needed only for cable transit.
  • the cable length is to be increased without changing the physical layer method in the IEEE1394 standard, the cable must be made thicker, and workability such as cable routing for a network is required. Not only does the cost drop, but the cable itself becomes expensive.
  • An object of the present invention is to provide a digital serial data bus in which arbitration of a bus use right is performed prior to data transfer in view of the conventional situation as described above. It is an object of the present invention to provide a digital serial data interface device which enables long-distance transmission by extending a cable length between nodes in a wireless interface.
  • the present invention relates to a data transmission / reception device for transmitting and receiving data and a control code, and includes an input / output port, and converts transmitted data from an n-bit code to an m-bit code and outputs the converted data to the input / output port.
  • Data conversion processing means for converting the data received from the pre-filled output port from an m-bit code to an n-bit code; and for obtaining a right to use a transmission line connected to the input / output port. Is converted to a control code consisting of m-bit codes other than the m-bit code assigned to the data, output to the I / O port, and received from the I / O port. Control signal conversion processing means for converting the m-bit control code into a control signal.
  • the present invention also relates to a data transmission method for transmitting and receiving data and a control code, wherein the transmission data is converted from an n-bit code to an m-bit code and output to an input / output port.
  • a conversion processing step a reception data conversion processing step of converting data received from the input / output port from an m-bit code to an n-bit code, and a right to use a transmission path connected to the input / output port.
  • a reception control signal conversion step of converting a bit control code into a control signal.
  • FIG. 1 shows the signal structure of transfer data in the IEEE 1394 standard. It is a time chart shown.
  • FIG. 2 is a cross-sectional view of a cable specified in the IEEE1394 standard.
  • FIG. 3 is a diagram showing a configuration example of a network adopting the IEEE 1394 standard.
  • FIG. 4 is a diagram showing the components and protocol architecture of an interface according to the IEEE1394 standard.
  • FIG. 5 is a diagram showing a packet of the sink-mouth eggplant transfer.
  • FIG. 6 is a diagram showing a state in which the right to use the bus is acquired by arbitration.
  • FIG. 7 is a diagram showing a packet in the iso-mouth eggplant transfer.
  • FIG. 8 is a block diagram illustrating an actual configuration example of a physical layer in the IEEE 1394 standard.
  • FIG. 9 is a block diagram showing an embodiment of a digital serial interface device according to the present invention.
  • FIG. 10 is a block diagram showing another embodiment of the digital serial data interface device according to the present invention.
  • FIG. 11 is a block diagram showing still another embodiment of the digital serial data interface device according to the present invention.
  • the digital serial data interface device is configured, for example, as shown in FIG.
  • the interface device shown in FIG. 9 includes a physical layer logical block (PHY LOGIC) 1, a selector block (RXCLOCK / DATA SELECTOR) 2, a conversion processing block (4B / 5B CONNVERTER & ARB.
  • PHY LOGIC physical layer logical block
  • RXCLOCK / DATA SELECTOR selector block
  • conversion processing block (4B / 5B CONNVERTER & ARB.
  • SIGNAL CONNVERTE 3 and a scramble block ( SCRAMBLE1, SCRAMBLE2) 4 A, 4 mm, each descramble block (DE-SCRAMBLER DE-SCMMBLE2) 5 A, 5 mm, each transmission block (P / S1, P / S2) 6 A, 6 B, each reception block ( RX-PLL1 P / S, RX-PLL2 P / S) 7 A, 7 B, port logic block (PORT LO GIC) 8, analog 'dryno ANALOG DRIVER) 9 and clock generation block (PLL) 10 Become.
  • the physical layer logical program 1 is used to control I / O with a link layer in the IEEE 1394 high performance serial bus standard (hereinafter referred to as the IEEE 1394 standard) and to monitor the I / O.
  • a link layer that conforms to the IEEE 1394 standard. It is connected to the controller 100 and has the above-mentioned selector block 2, conversion processing block 3, and port logic block 8. It is connected to the.
  • the I / O with the link layer in the physical layer logical block 1 is equivalent to the IEEE1394 standard, and the communication between the link layer and the physical layer is a data signal (DATA).
  • the link request signal (LREQ) is input to the physical layer logical block 1 as a transmission request from the link layer to the physical layer.
  • This physical layer logical block 1 is a bit-rate controller.
  • the arbitration controller controls transmission and reception between the arbitration process and the bus.
  • the physical logical block 1 starts arbitration after an appropriate gap time. Note that the above-mentioned gap time differs depending on the type of arbitration.
  • the physical layer logical block 1 sends packet data (D ATA) from the link layer to the selector block 2 and converts an arbitration request from the link layer into a conversion processing block 3 and a port logical block 8. Send to
  • the selector block 2 includes the data (MTA1, DATA2) received via the conversion processing block 3 and the received clocks (RXCLK1, RXCLK2), the data received via the port logic circuit 8 (DATA3), and It selects one set of the received clocks (RXCLK3), and is connected to the physical layer logical block 1, the conversion processing block 3, each of the receiving blocks 7A and 7B, and the port logic block 8.
  • the selector block 2 When transmitting data, the selector block 2 sends the bucket data (DATA) sent from the physical layer logical block 1 to the conversion processing block 3 and the port logical block 8. As a result, transmission data is transmitted to all transmission ports. In the case of reception, one set of the packet data (DATA1, DATA2, DATA3) received via the conversion processing block 3 or the port logic block 8 and its reception clock (RXCLK1, RXCLK2, RXCLK3) is selected. Then, for example, the selected packet data (DATA1) and its reception packet (RXCLK1) are sent to the physical layer logical block 1. The packet data selected by the selector block 2, for example, the packet data (DATA 1) received by the conversion processing block 3, Lock (RXCLK1) is written to FIF 0 memory in physical layer logical block 1. The bucket data written in the FIFO memory is read out by the system clock SYSCLK provided by the clock generation block 10.
  • the conversion processing block 3 functions as a 4-bit / 5-bit conversion processing means for data, and a 5-bit symbol other than the 5-bit symbol allocated in the evening in the 4-bit / 5-bit conversion processing. Functioning as an arbitration signal conversion processing means for allocating the arbitration signal to the arbitration signal.
  • the arbitration signal (A RB.SIGNAL1) sent from the physical layer logical block 1 is transmitted.
  • ARB.SIGNAL2) is converted to one or two 5-bit symbols assigned as shown in Table 6, and sent to each scramble block 4A, 4B.
  • Table 6 that is, at the time of transmission, as shown in Table 6, one symbol is assigned to each arbitration except for TX_DATA_PREFIX and BUSJIESET, two symbols (11000 10001) are assigned to TX-DATA_PREFIX, and two symbols (00000 11111) is assigned and transmitted.
  • Table 6 in this embodiment corresponds to Table 4 in the IEEE 1394 standard.
  • the conversion processing block 3 converts the 5-bit arbitration symbols sent from the descrambling blocks 5A and 5B into signals corresponding to the arbitration state based on the table shown in Table 7. Convert and send to physical layer logical block 1. This conversion is performed based on the received 5-bit received symbol and the 5-bit transmitted symbol transmitted from this port. As shown in Table 5, the arbitration specified in the IEEE 1394 standard is Some depend on the transmission status of the child and parent arbitration signals.
  • the erbitration state is determined, and a corresponding arbitration signal is output to the physical layer logical program 1.
  • the arbitration signal transmitted to the physical layer logical block 1 is a 2-bit signal to represent "1", "0", and "Z” in accordance with the IEEE1394 standard.
  • the corresponding arbitration state is determined from the allocation, the transmitted symbol and the received symbol, and an arbitration signal is generated based on Table 8 and sent to the physical layer block 1.
  • the state of the node is managed based on the symbol transmitted in the state machine (not shown), so that the arbitration state is determined based on the state of the received symbol and the state of the node. Is also possible. Note that Table 7 in this embodiment corresponds to Table 5 in the IEEE 1394 standard. Useful symbols assigned to arbitration
  • the conversion processing block 3 converts the packet data (DATA1, DAT A2) transmitted via the selector block 2 from the 4-bit signal to the data as shown in Table 9.
  • the signal is converted to the 5-bit signal assigned to the scramble block 4A and 4B.
  • the 5-bit received bucket data sent from each of the descrambling blocks 5A and 5B is converted from a 5-bit signal to a 4-bit signal and sent to the selector block 2.
  • Table 9 Symbols to be assigned for one night
  • Each of the scramble blocks 4A and 4B performs 5-bit transmission by performing a scramble process using a shift register on the 5-bit transmission signal-transmitted from the conversion processing block 3 when transmitting packet data. Reduce unnecessary radiation of signals.
  • symbols other than IDLE (11111), TX_DATA_PREFIX (11000 10001) and TX-DATA_END (01101) all have 2-bit ⁇ 0 '' at the beginning, so when synchronizing symbols after serial / parallel conversion, If two bits of "0" are found, that bit is assumed to be the head of a symbol, and each arbitration signal can be determined using five bits including the bit as one symbol. However, BUS_RESET (00000 11111) is determined when consecutive 5 bits of “0” are received without considering 2-bit “0”.
  • the two symbols (00000 11111) are assigned to BUS_RESET to lock the PLL and further maintain the lock.
  • a code that does not bias the DC balance and locks the PLL when converted to an NRZI code is selected.
  • a code that satisfies these conditions can be obtained by combining two symbols.
  • TX_DATA_PREFIX (11000 10001) is detected independently of other arbitration signals. In other words, the received data is shifted one bit at a time to prepare five data strings (length 10 bits), and if they match with the TX-DATA_PREFIX bit pattern (11000 10001), TX_DATA_PREF Determines IX reception. Since the packet data is received immediately after TX—DATA—PREF IX, symbol synchronization of the packet data can be achieved by receiving TX_DATA_PREF IX.
  • TX_DATA_END (01101) is continuously received immediately after the packet data, it can be detected by the same symbol synchronization as TX-DATA_PREFIX and bucket data. 7 _0 7 —?
  • the bit pattern of & £? (11000 10001) is a pattern that does not appear in the data sequence of the bucket data converted according to Table 9, so that even if symbol synchronization is not achieved, the packet is not synchronized. It is not detected in the middle of the night, and incorrect data reception does not occur.
  • no other arbitration signals other than TXJATA_END and BUS-RESET are detected.
  • Each of the descrambling blocks 5A and 5B receives a descramble process corresponding to the scramble process by the above scramble blocks 4A and 4B, and receives a 5-bit signal from the reception blocks 7A and 7B. De-scrambles the 5-bit received signal by applying it to the received signal.
  • the conversion processing block 3 receives the 5-bit received signal descrambled by the descrambling programs 5A and 5B.
  • the scramble blocks 4A, 4B and the descramble blocks 5A, 5B can be set to switch on and off of each operation.
  • Each of the transmission blocks 6A and 6B converts the 5-bit transmission signal scrambled by each of the scramble blocks 4A and 4B from parallel data to serial data, and further converts the NRZ (Non Return from Zero to Zero) to NRZI (Non Return to Zero Inverse).
  • each of the receiving programs 7A and 7B converts the received signal from NRZI data to NRZ data, converts the serial data from NRZI data to parallel data, and descrambles the 5-bit received signal. Send to block 5 A, 5 B.
  • the receiving blocks 7A and 7B generate reception clocks (RXCLK1 and RXCLK2) by PLL from the received data and send them to the selector block 2.
  • the port logic circuit 8 transmits and receives an arbitration signal ARB.SIGNAL3 and data (DATA3) conforming to the physical layer of the IEEE1394 standard, and transmits the data via the analog driver 9.
  • the receive clock (RXCLK3) is generated from the received data and its strobe signal.
  • an arbitration signal (ARB.SIGNAL3) is sent from the physical layer logic block 1 at the time of erbitration.
  • this port logical block 8 The bucket data (DATA3) sent from the logical layer block 1 via the selector block 2 is converted to serial data by the transmission clock (TXCLK) given by the clock generation program 10 and the analog driver 9 is turned on. To send through.
  • TXCLK transmission clock
  • the port logic block 8 transmits the packed data (DATA3) received via the analog driver 9 together with the reception clock (RXCLK3) via the selection block 3 to the physical layer logic block. Send to Lock 1.
  • the packet data (DATA3) is written to the FIF0 memory in the physical layer logical block 1 by the received clock (RXCLK3).
  • the clock generation block 10 is provided with a system clock (SYSCLK) of 49.15.2 MHz and a transmission clock (TXCLK) of 9.8.404 MHz from the clock of 25.776 MHz provided by the crystal oscillator 11. ) Is generated.
  • SYSCLK system clock
  • TXCLK transmission clock
  • the digital serial data interface device having such a configuration, 4-bit / 5-bit data for the arbitration signal (ARB.SIGNAL1, ARB.SIGNAL2) and the packet data (DATA1, DATA2) are output.
  • the arbitration signal ARB.SIGNAL1, ARB.SIGNAL2
  • the packet data DATA1, MTA2
  • the arbitration signal ARB.SIGNAL1, ARB.SIGNAL2
  • the packet data DATA1, MTA2
  • this interface device also supports IEEE 13 Equipped with a port logic block 8 and an analog driver 9 compliant with the physical ⁇ ⁇ layer of the 94 standard, a transmission path using a cable compliant with the IEEE 1394 standard and a transmission path using an optical fiber cable or a UTP cable are provided. Can coexist.
  • the transmission / reception block 6 composed of the transmission block 6A and the reception block 7A in the interface device shown in FIG.
  • an optical fiber cable can be connected via the optical connection module 20A.
  • the optical connection module 20B to the transmission / reception program 67B including the transmission block 6B and the reception block 7B, the optical fiber is connected via the optical connection module 20B.
  • One pull can be connected.
  • the optical connection modules 20A and 20B convert the NRZI electric signal from the transmission / reception blocks 67A and 67B into an optical signal and transmit it to the optical fiber cable at the time of data transmission.
  • the optical signal transmitted via the optical fiber cable is converted into an NRZI electric signal and transmitted to the transmission / reception blocks 67A and 67B.
  • the interface device in the embodiment shown in FIG. 10 is different from the interface device shown in FIG. 9 in that the port logic block 8 and the analog driver 9 are omitted.
  • the configuration is exclusively for connection using an optical fiber cable.
  • the selector block (RXCLOCK / DATA SELECT OR) 2 and the conversion processing block (4B / 5B CONNVERTER & ARB. SIGNAL CO NNVERTER) 3 in the interface device shown in FIG. I have.
  • Light fa When a transmission cable is used as a transmission line, unnecessary radiation does not occur. Therefore, the above scramble block (SCRAMBLE1, SCRAMBLE2) 4A, 4 ⁇ and descramble block (DE-SCRAMBLE1, DE-SCRAMBLE2) 5A ,
  • the optical connection modules 20 ⁇ and 20 ⁇ in the interface device shown in FIG. 10 described above are connected to the UT ⁇ connection modules 30A and 30 30.
  • B you can connect a UTP cable. That is, by connecting the cable transceiver 20A to the transmission / reception process 67A and connecting the RJ45 connector 33A to the cable transceiver 31A via the pulse transformer 32A, the RJ45 connector 33A is connected to the cable transceiver 31A. To connect a UTP cable.
  • the cable transceivers 31A and 31B for example, ML6671 manufactured by Microphone Linear Corporation is used.
  • the cable transceivers 31A and 3IB convert the NRZI signal from the transmission / reception proc- esses 67A and 67B into an MLT-3 signal and send it to the pulse transformers 32A and 32B. Also, at the time of data reception, the MLT-3 signal transmitted through the pulse transformers 32A and 32B is converted into an NRZI signal, and the transmission / reception block 67A,
  • the pulse transformers 32 A and 32 B are It is also for disconnecting the transceiver and the cable in a DC manner.
  • the interface device in the embodiment shown in FIG. 11 is exclusively used for connecting a UTP cable.
  • the selector block (RXCLOCK / DATA SELE CT0R) 2 the conversion processing block (4B / 5B CONNVERTER & ARB. SIGNAL CO NNVERTER) 3, and the scramble blocks (SCRAMBLE1, SCRAMBLE2) in the interface device shown in FIG. ) 4 A, 4 B, each descrambling block (DE-SCRAMBLED DE-SCRAMBLE 2) 5 A, 5 B is one signal processing block 25.
  • a long-distance transmission of digital serial data can be performed by connecting an optical fiber cable or a UTP cable by exchanging connection modules. Since the scramble blocks 4A and 4B and the descramble blocks 5A and 5B can be set to switch on and off the respective operations, when the UTP cable is connected, the scramble blocks 4A and 4B are used. By turning on 4B and the descrambling blocks 5A and 5B, unnecessary radiation can be prevented.
  • a second embodiment will be described.
  • one or two symbols are assigned to each arbitration signal as shown in Table 6, but for example, as shown in Table 10, each symbol except IDLE (lllll) is assigned.
  • IDLE lllll
  • two symbols (11000 10001) can be added as a string delimiter for synchronizing symbols for serial / parallel conversion on the receiving side.
  • the received symbol and the transmitted symbol are combined using 10 bits.
  • a 4-bit / 5-bit conversion process for performing 4-bit / 5-bit conversion processing on data is performed.
  • the operation of the 4-bit / 5-bit conversion processing means, the arbitration signal conversion processing means, and the operation of the port logic constituting the physical layer conforming to the IEEE 1394 high performance serial bus standard By selecting the data transmission and reception via the input / output port by switching with the selection means, the transmission path using a cable conforming to the IEEE1394 standard and the transmission path using an optical fiber cable or UTP cable The transfer with is possible.
  • the idle state in the IEEE 1394 standard aviation scheme includes IDLE (llll), that is, “111” that contains the most clock information.
  • IDLE llll
  • the arbitration can be performed reliably even if the idle state of the arbitration is maintained while maintaining the lock state of the PLL on the receiving side.

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Description

明 細 書 デジタルデータ伝送装置及び伝送方法
技 術 分 野 本発明は、 ディジ夕ルデータを伝送するための伝送装置及びその 方法に関するものである。
背 景 技 術 デ一夕転送のためのィン夕一フェースを目的として高速デ一夕転 送、 リアルタイム転送をサポート したィンターフェース規格として、
1 E E E 1 394ハイ 'パフォーマンス · シリアル · バス規格 （以 下、 I E E E 1394規格という） が知られている。
この I EEE 1394規格では、 100Mbp s (98.304Mbps),
200 Mb s (196.608Mbps), 400 Mbp s (393.216Mbps)での デ一夕転送速度が規定されている。 上位転送速度を持つ 1 394ポ 一トは、 その下位転送速度との互換性を保持するように規定されて いる。 これにより、 100Mbp s , 200 Mb s, 400 Mb sのデ一夕転送速度が同一ネッ トワーク上で混在可能になってい る。 また、 I EEE 1394規格では、 図 1に示すように、 転送デ —夕がデータ信号とその信号を補うス トローブ信号の 2信号に変換 されており、 この 2信号の排他的論理和をとることによりクロック を生成することができるようにした D S— L i n k (Data/Strobe L ink)符号化方式の転送フォーマッ トが採用されている。 さらに、 図 2の断面図にケーブル構造を示してあるように、 第 1のシールド層 2 0 1によりシールドされた 2組のツイス トペア線 （信号線） 2 0 2と電源線 2 0 3を束ねたケーブル全体をさらに第 2のシールド層
2 0 4によりシールドした構造のケーブル 2 0 0が規定されている。 また、 I E E E 1 3 9 4規格における接続方式は、 ディ ジチエー ンとノ一ド分岐の 2種類の方式が使用できる。 デイ ジチェーン方式 では、 最大 1 6ノード （ 1 3 9 4ポートを持つ機器） が接続でき、 そのノード間の最長距離が 4 . 5 mとなっている。 図 3に示すよう に、 ノード分岐を併用することにより、 規格最大の 6 3 ノー ド （物 理的なノード ' アドレス） まで接続することが可能である。
また、 I E E E 1 3 9 4規格では、 上述のような構造のケーブル の抜き差しを機器が動作している状態すなわち電源の入っている状 態で行うことが可能で、 ノードが追加又は削除された時点で、 自動 的に 1394ネヅ トワークの再構成を行うようになつている。 このとき、 接続されたノードの機器を自動的に認識することができ、 接続され た機器の I Dや配置はィン夕一フェース上で管理される。
この I E E E 1 3 9 4規格に準拠したィ ン夕一フエースの構成要 素とプロ トコル · アーキテクチャを図 4に示してある。 I E E E 1
3 9 4のイン夕一フエースは、 ハードウェアとファームウェアに分 けることができる。
ハードウェアは、 フィジカル ' レイヤ （物理層 ： P H Y ) 、 リン ク - レイヤ （リンク層） から構成される。 そして、 フィ ジカル . レイヤでは、 直接 I E E E 1 3 9 4規格の 信号を ドライブする。 また、 リンク ' レイヤはホス ト ' インターフ エースとフィジカル ' レイヤのイン夕一フェースを備える。
ファームウェアは、 I E E E 1 3 9 4規格に準拠したィン夕一フ エースに対して実際のオペ一レーションを行う管理ドライバからな る トランザクション · レイヤと、 S B M ( Serial Bus Management ) と呼ばれる I E E E 1 3 9 4規格に準拠したネッ トワーク管理用の ドライバからなるマネージメン ト · レイヤとから構成される。
さらに、 アプリケーション · レイヤは、 ユーザの使用しているソ フ トウェアと トランザクション · レイヤやマネージメン ト · レイヤ をィン夕一フェースする管理ソフ トウエアからなる。
I E E E 1 3 9 4規格では、 ネッ トワーク内で行われる転送動作 をサブァクションと呼び、 次の 2種類のサブァクションが規定され ている。 すなわち、 2つのサブアクションとして、 「ァシンクロナ ス」 と呼ばれる非同期転送モード及び、 「ァイソクロナス」 と呼ば れる転送帯域を保証した同期転送モードが定義されている。 また、 さらに各サブァクションは、 それぞれ次の 3つのパートに分かれて おり、 「アービトレーション」 、 「パケッ ト ' トランスミ ツショ ン」 及び 「ァクノ リ ッジメン 卜」 と呼ばれる転送状態をとる。
ァシンクロナス · サブアクションでは、 非同期転送を行う。 この 転送モードにおける時間的な遷移状態を示す図 5において、 最初の サブァクション · ギヤヅプは、 バスのアイ ドル状態を示している。 このサブアクション · ギヤヅプの時間をモニタすることにより、 直 前の転送が終わり、 新たな転送が可能か否か判断する。
そして、 一定時間以上のアイ ドル状態が続く と、 転送を希望する ノードはバスを使用できると判断して、 バスの制御権を獲得するた めにァ一ビトレ一ションを実行する。 実際にバスの停止の判断は、 図 6 ( a ) , ( b ) に示すようにルートに位置するノード Bが下す。 このァービ卜レーションでバスの制御権を得たノ一ドは、 次にデ一 夕の転送すなわちパケヅ ト · トランスミ ツションを実行する。 デー 夕転送後、 データを受信したノードは、 その転送されたデ一夕に対 して、 その受信結果に応じた a c k (受信確認用返送コード） の返 送により、 応答するァクノ リ ッジメン トを実行する。 このァクノ リ ッジメン 卜の実行により、 送信及び受信ノードともに転送が正常に 行われたことを上記 a c kの内容によって確認することができる。 その後、 再びサブァクシヨン · ギャップすなわちバスのアイ ドル 状態に戻り、 上記転送動作が繰り返される。
また、 ァイソクロナス · サブアクションでは、 基本的には非同期 転送と同様な構造の転送を行うのであるが、 図 7に示すように、 ァ シンクロナス ·サブァクションでの非同期転送よりも優先的に実行 される。 このアイソクロナス ■ サブアクションにおけるァイソクロ ナス転送は、 約 8 k H z每にァシンクロナス · サブアクションでの 非同期転送に優先して実行されることにより、 転送帯域を保証した 転送モードとなる。 これにより、 リアルタイム ， データの転送を実 現する。
同時に、 複数ノ一ドでリアルタイム · デ一夕のァイソクロナス転 送を行う場合には、 その転送デ一夕には内容 （発信ノード） を区別 するためのチャンネル I Dを設定して、 必要なリアルタイム · デー 夕だけを受け取るようにする。
上述の如き I E E E 1 3 9 4規格におけるフィジカル · レイヤは、 例えば図 8に示すように、 物理層論理プロヅク（PHY LOGIC) 1 0 2、 セレクタブロック（ RXCLOCK/DATA SELECTOR ) 1 0 3、 各ポート論理 プロヅク（PORT L0GIC1.PORT LOG IC2, PORT L0GIC3) 1 04， 1 0 5 , 1 0 6、 各ケーブルポート（CABLE P0RT1, CABLE P0RT2, CABLE PORT 3) 1 0 7 , 1 0 8， 1 0 9及びクロック発生プロヅク（PLい 1 1 0 から構成される。
物理層論理ブロック 1 0 2は、 I E E E 1 3 9 4規格におけるリ ンク · レイヤとの I /0制御及びァービトレ一ション制御を行うも ので、 リンク · レイヤ ' コントローラ 1 0 0に接続されていると共 に、 セレクタブロック 1 0 3及び各ポート論理ブロック 1 04， 1 0 5 , 1 0 6に接続されている。
セレクタブロック 1 0 3は、 各ケーブルポートポート 1 0 7 , 1 0 8 , 1 0 9に接続された論理ブロック 1 0 4， 1 0 5 , 1 0 6を 介して受信するデ一夕（DATA1,DATA2，DATA3) 及びその受信クロヅク (RXCLK1，RXCLK2，RXCLK3)の選択を行うもので、 物理層論理プロック 1 0 2及び各ポー卜論理ブロック 1 0 4， 1 0 5 , 1 0 6に接続さ れている。
このセレクタブロック 1 03は、 デ一夕の送信の場合、 物理層論 理ブロック 1 0 2から送られてきたバケツ トデ一夕（DATA)を全ての ポート論理プロック 1 04， 1 0 5 , 1 0 6に送る。 また、 受信の 場合、 各ポート論理ブロック 1 04， 1 0 5， 1 0 6を介して受信 するパケッ トデ一夕（DATA1，DATA2，DATA3)及びその受信クロック（RX CLK1,RXCLK2，RXCLK3)の 1組を選択して、 ケーブルポート 1 0 7， 1 0 8， 1 0 9を介して受信したバケツ トデ一夕とその受信クロック を物理層論理プロック 1 0 2に送る。 例えばポ一ト論理プロック 1 0 4を介して受信するバケツ トデ一夕（DATA1) 及びその受信クロヅ ク（RXCLK1)を選択した場合、 ケーブルポート 1 0 7を介してポート 論理ブロック 1 0 4が受信したパケヅ トデ一夕（DATA1) とその受信 クロック（RXCLK1)を物理層論理ブロック 1 0 2に送る。 そして、 セ レク夕ブロック 1 0 3により選択されたバケツ トデ一夕は、 その受 信クロックにより物理層論理プロック 1 0 2内の F I F 0メモリに 書き込まれる。 この F I F Oメモリに書き込まれたパケッ トデータ は、 クロック発生プロヅク 1 1 0により与えられるシステムクロッ ク（SYSCLK)により読み出される。
ポ一ト論理プロヅク 1 0 4は、 ケ一ブルポート 1 0 7を介してァ 一ビ ト レ一ション信号（ARB. SIGNAL)とデ一夕（DATA1) の送受信を行 うもので、 ケーブルポート 1 0 7を介して送られてく るデータ信号 とそのス 卜ローブ信号から受信クロック（RXCLK1)を生成する機能を 有している。 また、 このポート論理ブロック 1 0 4は、 ァ一ビトレ ーション時に、 ァ一ビトレーション信号（ARB. SIGNAL)が物理層論理 ブロック 1 0 2から送られてく る。
そして、 デ一夕の送信時には、 このポート論理ブロック 1 ◦ 4は、 物理層論理プロヅク 1 0 2からセレクタブロック 1 0 3を介して送 られてくるパケヅ トデータ（DATA1) をクロック発生プロヅク 1 1 0 により与えられる送信クロヅク（TXCLK) でシリアルデ一夕に変換し てケーブルポート 1 0 7から送信する。
また、 デ一夕の受信時には、 このポート論理ブロック 1 0 4は、 ケーブルポ一ト 1 0 7を介して受信したバケツ トデ一夕（DATA1) を その受信クロック（RXCLK1 )と共にセレクタブロック 1 0 3を介して 物理層論理プロック 1 0 2に送る。 そして、 このポート論理ブロッ ク 1 04がセレクタブロック 1 03により選択されている場合に、 パケヅ トデータ（DATA1) は、 その受信クロック（RXCLK1)により物理 層論理ブロック 1 0 2内の F I FOメモリに書き込まれる。
ポート論理ブロック 1 0 5は、 ケーブルポート 1 0 8を介してァ —ビトレ一ション信号（ARB. SIGNAL)とデ一夕（DATA2) の送受信を行 うもので、 ケーブルポート 1 0 8を介して送られてく るデ一夕信号 とそのス トローブ信号から受信クロック（RXCLK2)を生成する機能を 有している。 また、 このポー卜論理ブロック 1 0 5は、 ァ一ビトレ —ション時に、 ァ一ビ トレ一ション信号（ARB.SIGNAいが物理層論理 ブロック 1 02から送られてく る。
そして、 データの送信時には、 このポート論理ブロック 1 ◦ 5は、 物理層論理プロヅ ク 1 02からセレクタブロック 1 0 3を介して送 られてく るパケッ 卜デ一夕（DATA2) をクロヅク発生プロヅ ク 1 1 0 により与えられる送信クロヅク（TXCLK) でシリアルデータに変換し てケ一ブルポ一卜 1 0 8から送信する。
また、 デ一夕の受信時には、 このボート論理ブロック 1 0 5は、 ケーブルポ一ト 1 08を介して受信したパケヅ トデ一夕（DATA2) を その受信クロック（RXCLK2)と共にセレクタブロック 1 03を介して 物理層論理プロック 1 02に送る。 そして、 このポート論理ブロッ ク 1 0 5がセレクタブロック 1 03により選択されている場合に、 パケッ トデ一夕（DATA2) は、 その受信クロック RX C L K 2により 物理層論理プロック 1 02内の F I F Oメモリに書き込まれる。 ポート論理プロック 1 0 6は、 ケーブルポート 1 0 9を介してァ —ビトレーション信号（ARB. SIGNAL)とデ一夕（DATA3) の送受信を行 うもので、 ケーブルポート 1 09を介して送られてく るデ一夕信号 とそのス トローブ信号から受信ク口ック（RXCLK3)を生成する機能を 有している。 また、 このポート論理プロック 1 0 6は、 ァ一ビトレ —ション時に、 ァ一ビトレーション信号（ARB. SIGNAL)が物理層論理 ブロック 1 0 2から送られてく る。
そして、 デ一夕の送信時には、 このポート論理ブロック 1 0 6は、 物理層論理プロック 1 0 2からセレクタプロック 1 0 3を介して送 られてく るパケヅ トデータ（DATA3) をクロヅク発生プロヅク 1 1 0 により与えられる送信クロック（TXCLK) でシリアルデータに変換し てケーブルポート 1 0 9から送信する。
また、 デ一夕の受信時には、 このポー ト論理ブロック 1 0 6は、 ケーブルポー卜 1 0 9を介して受信したパケッ トデータ（DATA3) を その受信クロック（HXCLK3)と共にセレクタブロック 1 0 3を介して 物理層論理プロック 1 0 2に送る。 そして、 このポ一ト論理プロッ ク 1 0 4がセレクタブロック 1 0 3により選択されている場合に、 パケッ トデ一夕（DATA1)は、 その受信クロック（RXCLK1) により物理 層論理ブロック 1 0 2内の F I F Oメモリに書き込まれる。
ケーブルポート 1 0 7は、 ポ一卜論理プロック 1 0 4から送られ てきた信号でツイス トペアケーブルを駆動し、 また、 ツイス トペア ケーブルを介して送られてきた信号をレベル変換してポート論理ブ ロック 1 0 4に送る。
ケーブルポート 1 0 8は、 ポート論理ブロック 1 0 5から送られ てきた信号でヅイス 卜ペアケ一ブルを駆動し、 また、 ツイス トペア ケーブルを介して送られてきた信号をレベル変換してポート論理ブ ロヅク 1 0 5に送る。
ケーブルポー卜 1 0 9は、 ポート論理ブロック 1 0 6から送られ てきた信号でツイス トペアケーブルを駆動し、 また、 ヅィス トペア ケーブルを介して送られてきた信号をレベル変換してポ一ト論理ブ ロック 1 0 6に送る。
クロック発生ブロック 1 1 0は、 水晶発振器 1 1 1により与えら れる 24. 5 7 6 MH zのクロックから 4 9. 1 5 2 MH zのシス テムクロック（SYSCLK)と 9 8. 3 04 MH zの送信クロック（TXCL K)を生成するようになっている。
フィ ジカル · レイヤにおけるァービトレーション信号の論理値は、 " 1 " , "0" , "Z" の 3値であって、 次の 1及び表 2に示す 規則に従って生成され、 表 3に示す規則によりデコードされる。 な お、 値 "Z" は、 ドライバの不作動状態を表す。
ここで、 2組のツイス トペア線 2 0 2のうち、 一組のツイス トべ ァ線 T PAZT PA* はス トローブ信号（Strb_Tx) を送信すると共 に、 デ一夕信号（Datajix) を受信する。 一方、 第二組目のツイス ト ペア線 T P B/T P B* はデ一夕信号（Data— Tx) を送信すると共に、 ス トロ一ブ信号（Strb_Rx) を受信する。 Strb_Tx 信号， Data_Tx 信 号， Strb_Enable 信号及び Data_Enable 信号は、 ァービトレ一ショ ン信号（Arb— A_Rx，Arb_B— Rx) を生成するために用いられる。
[以下余白]
表 1 ： アービトレーション信号発生規則
Figure imgf000012_0001
[以下余白]
表 3 ：アービトレーション信号デコード規則
Figure imgf000013_0001
また、 フィジカル · レイヤでは、 次の表 4に示す規則を用いて、 2つの送信ァービトレ一ション信号（Arb— A— Tx Arb_B— Tx ) をライン 状態にエンコードする。 これらの状態は、 表 4に示したように、 親 ノードに送るか又は子ノードに送るかによつて異なる意味を持って いる。
ここで、 I Ε Ε Ε 1 3 9 4規格における親子関係について説明す る。 ネッ トワークに接続された複数のノ一ドのうち、 端 （リーフ） に位置するノ一ドが幾つか存在する。 バスリセッ ト直後、 各ノード は自分がリーフであるか否かを判定する。 各ノードがリーフである か否かの判定は、 自分自身に何本のケーブルが接続されているかを 認識することによって行われる。 すなわち、 1つしかポートをもた ない若しくは複数のポートを持っていても 1本しかケーブルが接続 されていないノードは、 リーフとなる。 各リーフは、 その接続先の ノード （親ノード） に対して問い合わせを行う。 問い合わせを受け たノードは、 問い合わせのあったポートに接続された問い合わせて きたノードを子とし、 さらに親子関係が決まっていないポ一卜から 接続先に対して問い合わせを行う。 このようにして、 ネッ トワーク 内の親子関係が決められる。 最後に、 どのポートも親となったノー ドがルートとなる。
[以下余白]
表 4 ：物理層で送信されるアービトレーションのライン状態
Figure imgf000015_0001
フィ ジカル · レイヤでは、 次の表 5に示す規則に基づいて、 補間 ァ一ビ ト レーション信号（Arb_A，Arb_B ) をライ ン状態にデコ一ドす る 0 表 5 ： 物理暦で受 «したアービトレーショ ン僂号のライ ン状饑 補 IHァ - トレ-シ
ヨン信号 ラィ ン状 IBS名 備 考
Arb一 A Arb B
Z Z IDLE 接練されている W接ノー ドの PHYは動作して いない。
RX— PARENT— NOTIFY 接続されている W接ノ 一 ドの PHYは子のノ一 ドになろうとしている。
Z 0
RX_REQUEST_CAN CKL 接練されている隣接ノ一ドの PHYは要求を放 棄した。
Z 1 RX_IDENT DONE 子のノ一ドの PHYは self-ll)フ ェーズを完了し た。
RX—SELFJD— GRANT 親のノ一ドの PHYは seば- IDのためにパスを与 えている。
0 z
RX一 REQUEST 子のノ ー ドの PHYはパスを要求している。
RX— ROOT— CONTENTION このノ ー ド及び接轆されている |«接ノ ー ドの
PHYは、 両方と子のノ ー ドになろうと してい る。
0 0
RX_GRANT 親のノ ー ドの PHYはパスの制御を与えてい
る。
RX一 PARENT一 HANDSHAK 接練されている晴接ノー ドの PHYは PARENT— E NCTHFYを了解している。
0 1
RX— DATA一 END 接 されている晴接ノー ドの PHYはデ一タブ ロックの送儅を Λ ·Γ してノ スを解放してい る。
1 z RX一 CHILD一 HANDSHAKE 接繞されている隣接ノー ドの ΡΗΥは TX— CHIL
D_NcrriFYを了解している。
1 0 RX一 DATA一 PREFIX 接練されている »接ノ一ドの PHYはパケッ ト データを送信しょうとしているか又はデータ プロックの送值を終了した後さらにデータを 送信しようと している。
1 1 BUS— RESET パスを再構築するために送信される。 P 7 2 11
15 上述の I E E E 1 3 9 4規格では、 映像を扱う民生機器をコンビ ユー夕につなぐイン夕一フェースとして必要な条件を備えており、 一般家庭内においてオーディォ機器、 ビジュアル機器やパーソナル コンビュ一夕等の各種機器間を 1本のケーブルで簡単に接続して家 庭内ネッ トワークを構築することができ、 これにより、 各種機器を 簡単に操作することが可能になる。
しかしながら、 上記 I E E E 1 3 9 4規格では、 接続する機器問 の距離すなわちノード間ケーブル長は最大で 4 . 5 mと規定されて いるために、 家庭内であっても例えば複数の部屋に跨るネッ トヮー クを構築しょうとすると、 ケーブルの中継のためにのみ必要な多数 のノードを設けなければならない。
また、 上記 I E E E 1 3 9 4規格における物理層の方式を変更す ることなく、 ケーブル長を延長しょうとすると、 ケーブルを太く し なければならず、 ネッ トワークのためのケーブルの引き回しなどの 作業性が低下するばかりでなく、 ケーブル自体が高価になってしま う。
発 明 の 閧 示 本発明の目的は、 上述の如き従来の実状に鑑み、 デ一夕の転送に 先立ってバス使用権のァ一ビトレ一シヨンを行うようにしたデジ夕 ルシリアルデータィン夕ーフエースにおけるノード間ケーブル長の 延長を図り、 長距離伝送を可能にしたデジタルシリアルデータのィ ンターフェ一ス装置を提供することにある。 本発明は、 データ及び制御コードを送受信するデ一夕伝送装置で あって、 入出力ポートと、 送信されるデータを nビッ トコードから mビッ トコ一ドに変換して前記入出力ポートに出力すると共に、 前 記入出力ポートから受信されるデ一夕を mビッ トコードから nビッ トコ一ドに変換するデータ変換処理手段と、 前記入出力ポートに接 続される伝送路の使用権を獲得するための送信制御信号を、 データ に割り当てられている mビッ トコ一ド以外の mビッ 卜コードでなる 制御コ一ドに変換し入出力ポ一卜に出力すると共に、 入出力ポ一ト から受信された mビッ トの制御コードを制御信号に変換する制御信 号変換処理手段とを具備する。
また本発明は、 データ及び制御コードを送受信するデ一夕伝送方 法であって、 送信されるデータを nビッ トコードから mビッ トコ一 ドに変換して入出力ポートに出力する送信デ一夕変換処理ステツプ と、 入出力ポートから受信されるデータを mビッ トコードから nビ ッ トコ一ドに変換する受信デ一夕変換処理ステップと、 前記入出力 ポートに接続される伝送路の使用権を獲得するための送信制御信号 を、 データに割り当てられている mビッ トコード以外の mビッ トコ ードでなる制御コードに変換する送信制御 ίί! ¾変換ステップと、 入 出力ポー卜から受信された mビッ 卜の制御コードを制御信号に変換 する受信制御信号変換処理ステップとを具備する。
図面の簡単な説明 図 1は、 I E E E 1 3 9 4規格における転送データの信号構成を 示すタイムチャートである。
図 2は、 I E E E 1 394規格で規定されたケーブルの断面図で ある。
図 3は、 I EEE 1394規格を採用したネッ トワークの構成例 を示す図である。
図 4は、 I E E E 1 394規格に準拠したィ ン夕一フエースの構 成要素とプロ トコル · アーキテクチャを示す図である。
図 5は、 ァシンク口ナス転送のパケッ トを示す図である。
図 6は、 ァ一ビトレーションによるバス使用権の取得状態を示す 図である。
図 7は、 アイソク口ナス転送はパケッ 卜を示す図である。
図 8は、 I EEE 1394規格におけるフイジカル · レイヤの実 際の構成例を示すプロック図である。
図 9は、 本発明に係るデジタルシリアルデ一夕のィンターフェ一 ス装置の実施の形態を示すプロック図である。
図 10は、 本発明に係るデジタルシリアルデータのィン夕一フエ ース装置の他の実施の形態を示すプロック図である。
図 1 1は、 本発明に係るデジタルシリアルデータのインターフエ ース装置のさらに他の実施の形態を示すプロック図である。
発明を実施するための最良の形態 以下、 本発明を実施するための最良の形態を図面を参照しながら 詳細に説明する。 本発明に係るデジタルシリアルデータのィ ン夕一フヱ一ス装置は、 例えば図 9に示すように構成される。
この図 9に示したインターフェース装置は、 物理層論理プロヅク (PHY LOGIC) 1、 セレクタブロック（RXCLOCK/DATA SELECTOR) 2、 変換処理プロック（4B/5B CONNVERTER & ARB. SIGNAL CONNVERTE ) 3、 各スクランブルブロック（SCRAMBLE1，SCRAMBLE2) 4 A , 4 Β、 各デスクランブルブロック（DE- SCRAMBLER DE-SCMMBLE2) 5 A , 5 Β、 各送信ブロック（P/S1,P/S2) 6 A, 6 B、 各受信ブロック（RX- PLL1 P/S,RX-PLL2 P/S) 7 A, 7 B、 ポート論理ブロック（PORT LO GIC)8、 アナログ ' ドライノ ANALOG DRIVER) 9及びクロヅ ク発生 プロック（PLL) 1 0を備えてなる。
上記物理層論理プロヅク 1は、 I E E E 1 3 94ハイ ' パフォ一 マンス · シ リアル · バス規格 （以下、 I E E E 1 3 9 4規格とい う） におけるリンク · レイヤとの I /O制御及びァ一ビトレ一ショ ン制御を行うもので、 I E E E 1 3 9 4規格に準拠したリンク · レ ィャ . コン トローラ 1 0 0に接続されていると共に、 上記セレク夕 プロック 2及び変換処理プロック 3、 ポート論理プロック 8に接続 されている。
ここで、 この物理層論理ブロック 1におけるリンク · レイヤとの I/Oは I E E E 1 3 9 4規格と同等であり、 リンク ' レイヤとフ イジカル · レイヤ間の通信は、 デ一夕信号（DATA)と制御信号（CTRL) の送受信によって行われ、 これに加えてリンク ' レイヤからフイ ジ カル · レイヤへの送信要求としてリンク要求信号（LREQ)が物理層論 理ブロック 1に入力される。
この物理層論理ブロック 1は、 ァ一ビト レ一シヨンコン トローラ を内蔵しており、 ァ一ビトレ一シヨンコン トローラによりァ一ビト レーシヨンプロセスとバスとの送受信を制御する。 リンク · レイヤ からパケッ トの送信要求があると、 物理論理ブロック 1は、 適切な ギヤヅプ時間後にアービトレーションを開始する。 なお、 上記ギヤ ヅプ時間はアービトレーションの種類によって異なる。 また、 この 物理層論理ブロック 1は、 リンク · レイヤからのパケッ トデータ（D ATA )をセレクタブロック 2に送り、 リンク · レイヤからのァ一ビト レーション要求を変換処理プロック 3及びポ一ト論理プロック 8に 送る。
上記セレク夕ブロック 2は、 変換処理プロック 3を介して受信す るデータ（MTA1，DATA2 ) 及びその受信クロック（RXCLK 1 , RXCLK2 ) 、 ポート論理プロヅク 8を介して受信するデ一夕（DATA3 ) 及びその受 信クロック（RXCLK3 )の 1組を選択するもので、 物理層論理プロック 1、 変換処理ブロック 3、 各受信ブロック 7 A， 7 B及びポート論 理ブロック 8に接続されている。
このセレクタブロック 2は、 データの送信の場合、 物理層論理ブ ロック 1から送られてきたバケツ 卜データ（DATA )を変換処理プロッ ク 3及びポート論理ブロック 8に送る。 これにより、 全ての送信ポ ートに対して送信データが送られる。 また、 受信の場合、 変換処理 ブロック 3又はポート論理ブロック 8を介して受信するパケッ トデ 一夕（DATA1，DATA2 , DATA3 ) 及びその受信クロック（RXCLK 1， RXCLK2 , R XCLK3 )の 1組を選択し、 選択した例えばパケッ トデータ（DATA1 ) と その受信ク口ヅク（RXCLK1 )を物理層論理プロック 1に送る。 そして、 セレクタブロック 2により選択されたバケツ トデ一夕例えば変換処 理ブロック 3で受信されたパケッ トデ一夕（DATA1 ) は、 その受信ク ロック（RXCLK1)により物理層論理プロック 1内の F I F 0メモリに 書き込まれる。 この F I FOメモリに書き込まれたバケツ トデ一夕 は、 クロック発生ブロック 10により与えられるシステムクロック SYS CLKにより読み出される。
変換処理プロック 3は、 データの 4ビッ ト /5ビッ ト変換処理手 段として機能すると共に、 4ビッ ト / 5ビヅ ト変換処理においてデ —夕に割り当てられた 5ビッ トシンボル以外の 5ビッ トシンボルを ァービトレ一ション信号に割り当てるァービトレ一ション信号変換 処理手段として機能するものであって、 アービ トレーション時には、 物理層論理プロック 1から送られてく るァ一ビ ト レ一ション信号（A RB.SIGNAL1,ARB.SIGNAL2) を表 6に示すように割り当てられた 1個 又は 2個の 5ビッ トシンボルに変換して、 各スクランブルブロック 4A, 4 Bに送る。 すなわち、 送信時には、 表 6に示すように、 TX _DATA_PREFIXと BUSJIESET を除く各アービトレーションに 1シンポ ルを割り当て、 TX— DATA_PREFIXには 2シンボル（11000 10001) を割 り当て、 BUS_RESET には 2シンボル（00000 11111 ) を割り当てて送 信する。 なお、 本実施例における表 6は、 I E E E 1394規格に おける表 4に該当する。
同時に、 変換処理ブロック 3は、 各デスクランブルブロック 5 A， 5 Bから送られてきた 5ビッ 卜のァービ トレ一シヨンのシンボルを 表 7に示すテーブルに基づいてァービトレ一ション状態に対応する 信号に変換して物理層論理ブロック 1に送る。 この変換は、 受信さ れた 5ビッ トの受信シンボルと、 このポートから送信している 5ビ ヅ トの送信シンボルに基づいて行われる。 表 5に示したように、 I E E E 1394規格において既定されているァービトレ一シヨンに は、 子と親のァ一ビトレーション信号の送信状態に依存するものが ある。 例えば親ノードと子ノードが同時にそれぞれに対して TX— PAR ENT_NOTIFYを発行した場合、 I E E E 1 3 9 4規格においては、 表 4に基づいて Arb_A_Tx= 0、 Arb_B_Tx= Zとなり、 それぞれのノー ドにおいては、 表 3に基づいて Arb_A= 0、 Arb_B = 0となる。 すな わち、 それぞれのノードから送信された信号が打ち消し合う形とな る。 本実施形態の場合、 ツイス トペア線にディ ジタルシリアル信号 を伝送するため、 この打ち消し合いが行われない。 そのため、 送信 シンボルを変換処理ブロック 3内のメモリ若しくはレジス夕に記憶 しておき、 この記憶された送信シンボルと、 各でデスクランブルブ ロック 5 A， 5 Bから送られてきた受信シンボルに基づいて、 ァー ビトレ一ション状態を決定し、 対応するァービ トレーション信号を 物理層論理プロヅク 1に出力するように構成されている。 この際、 物理層論理プロック 1に送信されるァービトレーション信号は、 I E E E 1 3 9 4規格に対応して " 1 " ， " 0 " ， " Z " を表すため に 2ビッ 卜の信号を割り当て、 送信シンボル及び受信シンボルから 対応するァ一ビトレーション状態を求め、 表 8に基づいてァ一ビ ト レ一ション信号を生成し、 物理層プロック 1に送る。
なお、 図示せぬステ一トマシーン内に送信したシンボルに基づい てノ一ドの状態を管理させることによって、 受信シンボルとノード の状態に基づいて、 ァ一ビトレーション状態を決定するように構成 することも可能である。 なお、 本実施例における表 7は、 I E E E 1 3 9 4規格における表 5に該当する。 アービトレーションに割り付ける送僂シンボル
Figure imgf000024_0001
[以下余白]
：受信したシンポルに割り当てられたアービトレーション
Figure imgf000025_0001
[以下余白]
表 8 ：物理届で受信したアービトレーション «号のライン状態
Figure imgf000026_0001
また、 パケッ トデ一夕の送信時には、 変換処理ブロック 3は、 セ レク夕ブロック 2を介して送られてく るパケッ トデ一夕（DATA1，DAT A2 ) をそれぞれ 4ビッ ト信号から表 9に示すように割り当てた 5 ビ ッ ト信号に変換して各スクランブルプロック 4 A , 4 Bに送る。 同 時に、 各デスクランブルブロック 5 A， 5 Bから送られてきた 5 ビ ッ トの受信バケツ トデ一夕を 5ビッ ト信号から 4ビッ 卜信号に変換 してセレクタブロック 2に送る。 表 9 ：デ一夕に割り当てるシンボル
Figure imgf000027_0001
ここで、 上記変換処理プロック 3における 4 ビヅ ト / 5ビッ ト変 換処理では、 表 9に示すように、 クロック成分を多く含む 5ビッ ト シンボルがパケヅ トデ一夕（DATA1，DATA2 ) に割り当てられている。 これにより、 受信側でパケッ トデ一夕（DATA1，MTA2 ) の受信側では、 その受信クロック（RXCLK1，RXCLK2 ) を受信信号から P L Lにより確 実に生成することができる。
また、 I E E E 1 3 94規格のァ一ビ トレ一シヨンにおけるアイ ドル状態に IDLE(lllll) すなわちクロック情報を最も多く含む 「 1 1 1 1 1」 なる 5ビッ トシンボルを割り当てておくことにより、 ァ —ビトレ一シヨンにおけるアイ ドル状態でも受信側の P L Lのロッ ク状態を維持させておき、 ァ一ビト レ一ションを確実に実行するこ とができる。
各スクランブルブロック 4 A, 4 Bは、 パケッ トデータの送信時 に変換処理プロック 3から送られてく る 5ビッ 卜送信信 -にシフ ト レジスタを用いたスクランブル処理を施すことにより、 5ビッ ト送 信信号の不要輻射を低減させる。 送信ブロック 6 A， 6 Bには、 各 スクランブルブロック 4 A， 4 Bによりスクランブル処理の施され た 5ビッ ト送信信号が送られる。
さらに、 IDLE(11111)、 TX_DATA_PREFIX( 11000 10001 )及び TX— DAT A_END(01101)以外のシンボルは全て 2ビッ トの 「0」 が先頭となつ ているため、 シリアル/パラレル変換後にシンボル同期をとる際、 2ビヅ トの 「0」 を見つけたらそれをシンボルの先頭と仮定し、 そ れを含む 5ビッ トを 1シンボルとして各ァービトレ一ション信号を 確定することができる。 ただし、 BUS_RESET( 00000 11111)について は、 2ビッ トの 「 0」 を考慮しないで、 連続する 5ビヅ トの 「 0」 を受信したら確定する。
ここで、 BUS_RESET に（00000 11111) の 2シンボルを割り当てて いるのは、 P L Lをロックし、 更にそのロックを維持するためであ る。 BUS— RESET に（00000) の 1シンボルのみを割り当てたのでは、 BUS RESET を受信したときに P L Lをロックし、 ロックを維持する ことができなくなってしまう。 また、 デ一夕及びァービトレ一ショ ン状態への 5 ビヅ トシンボルの割り当ては、 D Cバランスが偏らず 且つ N R Z Iコードに変換した際に P L Lをロックできるコードを 選定している。 しかし、 このような条件を満足できる 5 ビッ トのシ ンボルの数には限りがあるため、 2シンボル組み合わせることによ つてこれらの条件を満足したコードを得ることができる。
TX_DATA_PREF IX( 11000 10001 ) については、 その他のァービ トレ —シヨン信号とは独立して検出を行う。 すなわち、 受信デ一夕を 1 ビッ トずつずらして 5通りデ一夕列 （長さ 1 0 ビッ ト） を用意し、 TX— DATA_PREF IXのビッ トパターン（ 11000 10001 ) と比較して一致し たら TX_DATA_PREF IXの受信を確定する。 パケッ トデ一夕は、 TX— DAT A— PREF I Xの直後に連続して受信されるため、 TX_DATA_PREF I Xの受信 によってパケッ トデ一夕のシンボル同期をとることができる。
また、 TX_DATA_END( 01101 )は、 パケッ トデータの直後に連続して 受信されるため、 TX— DATA_PREF IX及びバケツ トデ一夕と同じシンポ ル同期によって検出可能である。 なお、 7 _0 7 —？&£? のビヅ トパ 夕一ン（ 11000 10001 ) は、 表 9によって変換されるバケツ トデ一夕 のデ一夕列には現れないパターンであるため、 たとえシンボル同期 がとれなかったとしてもパケッ トデ一夕の途中で検出されることは なく、 誤ったデータの受信は起こらない。 さらに、 TX— DATA_PREF IX の検出後、 TXJATA_END 及び BUS— RESET 以外のァ一ビト レーション 信号の検出は行わない。
また、 各デスクランブルブロック 5 A , 5 Bは、 上記スクランプ ルブロック 4 A , 4 Bによるスクランブル処理に対応するデスクラ ンブル処理を受信ブロヅク 7 A， 7 Bから送られてく る 5 ビッ ト受 信信号に施すことにより、 5ビッ ト受信信号のスクランブルを解く。 変換処理ブロック 3には、 各デスクランブルプロヅク 5 A， 5 Bに よりスクランブルの解かれた 5ビッ ト受信信号が送られる。
ここで、 スクランブルブロック 4 A , 4 B及びデスクランブルブ ロック 5A， 5Bは、 各動作のオンオフが切替え設定できるように なっている。
各送信ブロック 6 A， 6 Bは、 各スクランブルブロック 4 A， 4 Bによりスクランブル処理の施された 5ビヅ ト送信信号をパラレル デ一夕からシリアルデ一夕に変換し、 さらに NR Z (Non Return to Zero)デ一夕から N R Z I (Non Return to Zero Inverse)デ一夕に 変換して送信する。
また、 各受信プロヅク 7 A, 7 Bは、 受信信号を NR Z Iデータ から NR Zデ一夕に変換し、 さらに、 シリアルデ一夕からパラレル データに変換して 5ビヅ ト受信信号を各デスクランブルプロック 5 A， 5 Bに送る。 また、 各受信ブロック 7A， 7 Bは、 受信したデ —夕から P LLにより受信クロヅク（RXCLK1，RXCLK2) を生成してセ レクタブロック 2に送る。
ポート論理プロヅク 8は、 I E E E 1 394規格のフイ ジカル ' レーャに準拠したァービトレ一シヨン信号 AR B . S I GN A L 3 とデータ（DATA3) の送受信を行うものであって、 アナログドライバ 9を介して送られてく るデ一夕とそのス トローブ信号から受信クロ ック（RXCLK3)を生成する。 また、 このポート論理ブロック 8は、 ァ —ビトレーシヨン時に、 アービトレーション信号（ARB.SIGNAL3) が 物理層論理プロック 1から送られてく る。
そして、 デ一夕の送信時には、 このポート論理ブロック 8は、 物 理層論理プロック 1からセレクタブロック 2を介して送られてく る バケツ トデ一夕（DATA3) をクロック発生プロヅク 1 0により与えら れる送信クロック（TXCLK) でシリアルデータに変換してアナログド ライバ 9を介して送信する。
また、 デ一夕の受信時には、 このポート論理ブロック 8は、 アナ ログドライバ 9を介して受信したパックデ一夕（DATA3) をその受信 クロック（RXCLK3)と共にセレク夕ブロック 3を介して物理層論理ブ ロック 1に送る。 そして、 このポー ト論理ブロック 8がセレクタブ ロック 3により選択されている場合に、 パケヅ 卜データ（DATA3) は、 その受信クロック（RXCLK3)により物理層論理プロック 1内の F I F 0メモリに書き込まれる。
クロック発生ブロック 1 0は、 水晶発振器 1 1により与えられる 24. 5 7 6MH zのクロックから 4 9. 1 5 2 MH zのシステム クロック（SYSCLK)と 9 8. 3 04 MH zの送信クロック（TXCLK) を 生成するようになっている。
このような構成のジタルシリアルデ一夕のィ ンターフェース装置 では、 ァ一ビトレーシヨン信号（ARB.SIGNAL1,ARB.SIGNAL2) 及びパ ケヅ トデ一夕（DATA1，DATA2) に対して 4ビッ ト /5ビッ 卜変換処理 を行う変換処理ブロック 3を備えることにより、 5ビッ 卜のコード データとしてァ一ビトレ一ション信号（ARB.SIGNAL1，ARB.SIGNAL2) 及びパケッ トデ一夕（DATA1，MTA2) を各送信ブロック 6 A, 6 B及 び各受信ブロック 7 A, 7 Bを介して送受信することができ、 光フ アイバーケーブルや安価に入手可能な U T P (Unshielded Twisted Pair) ケーブルを伝送ケーブルに用いて長距離伝送を行うことがで きる。 また、 このインターフェース装置では、 さらに I E E E 1 3 94規格のフィ ジカル ' レイヤに準拠したポ一ト論理ブロック 8及 びアナログドライバ 9を備えることにより、 I E E E 1 3 94規格 に準拠したケーブルによる伝送路と光ファイバ一ケーブルや U T P ケーブルによる伝送路との共存が可能である。
すなわち、 例えば図 1 0に示す実施の形態のィン夕一フェース装 置ように、 上述の図 9に示したィン夕一フェース装置における送信 ブロック 6 Aと受信ブロック 7 Aからなる送受信ブロック 6 7 Aに 光接続モジュール 20 Aを接続することによって、 この光接続モジ ユール 20 Aを介して光フアイバ一ケーブルを接続することができ る。 同様に、 上記送信ブロック 6 Bと受信ブロック 7 Bからなる送 受信プロヅク 6 7 Bに光接続モジュール 2 0 Bを接続することによ つて、 この光接続モジュール 2 0 Bを介して光フアイバ一ケ一プル を接続することができる。
上記光接続モジュール 20 A， 2 0 Bは、 デ一夕送信時には送受 信ブロック 6 7 A, 6 7 Bからの NR Z Iの電気信号を光信号に変 換して光ファイバーケ一ブルに送る。 また、 デ一夕受信時には、 光 ファイバーケーブルを介して送られてく る光信号を NR Z Iの電気 信号に変換して送受信ブロック 6 7 A, 6 7 Bに送る。
なお、 図 1 0に示した実施の形態におけるィン夕一フェース装置 は、 図 9に示したイン夕一フヱ一ス装置におけるポート論理ブロッ ク 8及び上記アナログ · ドライバ 9を省略して、 光ファイバ一ケ一 ブルによる接続専用の構成となっている。 また、 図 9に示したイン 夕一フェース装置におけるセレクタプロック（RXCLOCK/DATA SELECT OR) 2及び変換処理ブロック（4B/5B CONNVERTER & ARB. SIGNAL CO NNVERTER) 3が 1つの信号処理ブロック 23となっている。 光ファ ィバ—ケーブルを伝送路とする場合には、 不要輻射は発生しないの で、 上記スクランブルブロック（SCRAMBLE1，SCRAMBLE2) 4 A , 4 Β 及びデスクランブルブロック（ DE-SCRAMBLE 1，DE-SCRAMBLE2) 5 A ,
5 Βは、 省略されている。
また、 例えば図 1 1に示す実施の形態のインターフヱ一ス装置よ うに、 上述の図 10に示したィン夕一フェース装置における光接続 モジュール 20 Α， 20 Βを UT Ρ接続モジュール 30 A, 30 B に交換することにより、 U T Pケーブルを接続することができる。 すなわち、 送受信プロヅク 67 Aにケーブルトランシーバ 20 Aを 接続して、 このケーブルトランシ一バ 3 1 Aにパルス トランス 32 Aを介して RJ 45コネクタ 33 Aを接続することによって、 上記 RJ 45コネクタ 33Aを介して UT Pケーブルを接続することが できる。 同様に、 送受信プロック 67 Bにケーブルトランシ一パ 3 1 Bを接続して、 このケーブル トランシーバ 3 1 Bにパルス 卜ラン ス 32 Bを介して U T Pケ一ブル接続用の R J 45コネクタ 33 B を接続することによって、 上記 RJ 45コネクタ 33 Bを介して U TPケーブルを接続することができる。
上記ケーブルトランシーバ 3 1 A, 3 1 Bとしては例えばマイク 口リニア社製の M L 667 1が用いられる。
そして、 ケーブルトランシーバ 3 1 A， 3 I Bは、 デ一夕送信時 には送受信プロヅク 67A, 67Bからの NRZ I信号を M L T— 3信号に変換してパルス トランス 32 A， 32 Bに送る。 また、 デ —夕受信時には、 パルス トランス 32 A， 32 Bを介して送られて ML T— 3信号を NR Z I信号に変換して送受信ブロック 67 A,
67 Bに送る。 なお、 パルス トランス 32 A, 32 Bは、 ケーブル トランシ一バとケーブルを直流的に遮断するためものもである。 なお、 図 1 1に示した実施の形態におけるィンターフェ一ス装置 は、 U T Pケーブル接続専用となっている。 また、 図 9に示したィ ン夕ーフヱ一ス装置におけるセレクタブロック（RXCLOCK/DATA SELE CT0R) 2、 変換処理ブロック（4B/5B CONNVERTER & ARB. SIGNAL CO NNVERTER) 3、 各スクランブルブロック（SCRAMBLE1， SCRAMBLE2 ) 4 A, 4 B、 各デスクランブルブロック（DE- SCRAMBLED DE- SCRAMBLE 2) 5 A, 5 Bが 1つの信号処理プロック 2 5 となっている。
上述のように、 図 9に示したインターフェース装置では、 接続モ ジュールの交換によって光ファイバ一ケーブル又は U T Pケーブル を接続して、 デジタルシリアルデ一夕の長距離伝送を行うことがで きる。 そして、 スクランブルブロック 4 A， 4 B及びデスクランプ ルブロック 5 A, 5 Bは各動作のオンオフを切替え設定できるよう になっているので、 U T Pケーブルを接続する場合には、 スクラン ブルブロック 4 A， 4 B及びデスクランブルブロック 5 A , 5 Bを オンにしておくことにより、 不要輻射を防止することができる。 次に、 第 2の実施の形態について説明する。
上述の実施の形態では、 表 6に示したように各ァービトレ一ショ ン信号に 1 シンボル又は 2シンボルを割り当てるようにしたが、 例 えば表 1 0に示すように、 IDLE(lllll) を除く各 5 ビッ トシンボル の前に、 受信側でシリアル/パラレル変換のシンボル同期を取るた めのス ト リング · デリイ ミ夕として 2シンボル（11000 10001 ) を付 加して送信することができる。 この場合、 受信時には、 表 1 1に示 すように、 受信シンボルと送信シンボルを合わせた 1 0ビッ トによ つて、 アービトレーション状態へ割り当てる
表 1 0 ： ァービトレーシヨンに割り付ける送信シンポル
Figure imgf000035_0001
[以下余白]
表 1 1 ： アービトレーションに割り付けるシンポル
Figure imgf000036_0001
以上のように、 本発明に係るデジタルシリアルデ一夕のインター フェース装置を構成することにより、 デ一夕に対して 4ビッ ト / 5 ビヅ ト変換処理を行う 4 ビヅ ト / 5 ビッ ト変換処理手段と、 この 4 ビッ ト / 5 ビッ ト変換処理においてデ一夕に割り当てられた 5 ビッ トシンボル以外の 5ビッ トシンボルをァービ 卜レーション信号に割 り当てるァービトレーション信号変換処理手段を備えることにより、 5ビッ トのコ一ドデ一夕としてァ一ビトレ一ション信号及びバケツ トデ一夕を送受信することができ、 光ファイバ一ケーブルや安価に 入手可能な U T Pケーブルを伝送ケーブルに用いて長距離伝送を行 うことができる。
さらに、 U T Pケーブルを接続する場合には、 スクランブルプロ ック及びデスクランブルプロックをオンにしておくことにより、 不 要輻射を防止することができる。
また、 4ビッ ト/ 5ビッ ト変換処理手段及びァービトレ一シヨン 信号変換処理手段及び I E E E 1 3 9 4ハイ · パフォーマンス · シ リアル · バス規格に準拠した物理層を構成するポー卜ロジックの動 作を選択手段により切り換えて、 入出力ポー卜を介して送受信する デ一夕の選択を行うことにより、 I E E E 1 3 9 4規格に準拠した ケーブルによる伝送路と光ファイバ一ケーブルや U T Pケーブルに よる伝送路との乗換えが可能である。
また、 本発明に係るデジタルシリアルデータのイン夕一フェース 装置では、 I E E E 1 3 9 4規格のァ一ビ トレーシヨンにおけるァ ィ ドル状態に IDLE( ll l l l ) すなわちクロック情報を最も多く含む 「 1 1 1 1 1」 なる 5 ビッ トシンボルを割り当てておくことにより、 アービトレーションにおけるアイ ドル状態でも受信側の P L Lの口 ック状態を維持させておき、 ァ一ビトレ一ションを確実に実行する ことができる。

Claims

請 求 の 範 囲
1. デ一夕及び制御コ一ドを送受信するデ一夕伝送装置であって、 入出力ポートと、
送信されるデータを nビッ トコ一ドから mビッ トコードに変換し て前記入出力ポー 卜に出力すると共に、 前記入出力ポ一トから受信 されるデ一夕を mビヅ 卜コードから nビッ トコードに変換するデ一 夕変換処理手段と、
前記入出力ポー 卜に接続される伝送路の使用権を獲得するための 送信制御信号を、 デ一夕に割り当てられている mビッ トコ一ド以外 の mビッ トコードでなる制御コ一ドに変換し人出力ポー 卜に出力す ると共に、 入出力ポー卜から受信された mビッ 卜の制御コ一ドを制 御信号に変換する制御信号変換処理手段と
を具備することを特徴とするデータ伝送装置。
2. 上記デ一夕変換処理手段は、 データを 4ビッ トコードから 5 ビッ トコ一ドに変換することを特徴とする請求項 1に記載のデータ 伝送装置。
3. 上記デ一夕変換処理手段は、 5ビッ トコードに " 1 1 1 10 ，， ， "0 1 00 1" , "10 100" , " 1 0 10 1" , "0 1 0 10，， ， "0 10 1 1" , "0 1 1 1 0" , "0 1 1 1 1" , " 1 00 10" , " 1 00 1 1" , " 1 0 1 1 0" , "10 1 1 1" , "1 10 1 0" ， " 1 10 1 1" , " 1 1 100" , " 1 1 1 0 1
" を用いることを特徴とする請求項 2に記載のデ一夕伝送装置。
4. 上記制御信号変換処理手段は、 mビッ トコードの先頭の所定 数のビッ ト値が同じビッ 卜値でなるコ一ドに変換することを特徴と する請求項 1に記載のデータ伝送装置。
5 . 上記制御信号変換処理手段は、 mビッ トコードの先頭が " 0 0 " の 2ビッ トの値を有するコードに変換することを特徴とする請 求項 4に記載のデータ伝送装置。
6 . 上記制御信号変換処理手段は、 データを送信していない期間 にわたつて送信されるアイ ドル信号をビッ ト値 " 1 " が連続する m ビッ トコ一ドに変換することを特徴とする請求項 1に記載のデータ 伝送装置。
7 . 上記制御信号変換処理手段は、 自分自身が送信している mビ ッ トコードを用いて、 受信された mビッ トコードをデ一夕を制御信 号に変換することを特徴とする請求項 1に記載のデ一夕伝送装置。
8 . 上記デ一夕変換処理手段及び上記制御信号変換処理手段と入 出力ポートの間に、 不要輻射を削減するためのスクランブル/デス クランブル処理手段を更に具備することを特徴とする請求項 1に記 載のデータ伝送装置。
9 . 上記スクランブル/デスクランブル処理手段は、 処理動作の オンオフを切り換えることが可能であることを特徴とする請求項 8 に記載のデータ伝送装置。
1 0 . 上記制御信号変換処理手段は、 上記入出力ポー卜に接続さ れる伝送路をリセッ トするためのパスリセッ ト信号を mビッ トコ一 ドを 2シンボル割り当てた制御コードに変換することを特徴とする 請求項 1に記載のデータ伝送装置。
1 1 . 上記制御信号変換処理手段は、 バスリセッ ト信号をビッ ト 値 " 0 " が連続する第 1の mビッ トコードと " 1 " が連続する第 2 の mビッ トコードから構成される制御コードに変換することを特徴 とする請求項 7に記載のデ一夕伝送装置。
12. I EEE 1394ノヽィ · パフォーマンス . シリアル ' ノ、'ス 規格に準拠したリンク層からデ一夕と制御信号を入力することを特 徴とする請求項 1に記載のデータ伝送装置。
13. データ及び制御コ一ドを送受信するデータ伝送方法であつ て、
送信されるデ一夕を nビヅ トコ一ドから mビッ トコ一ドに変換し て入出力ポ一トに出力する送信デ一夕変換処理ステツプと、
入出力ポートから受 βされるデ一夕を mビッ トコードから nビッ トコ一ドに変換する受信データ変換処理ステップと、
前記入出力ポートに接続される伝送路の使用権を獲得するための 送信制御信号を、 データに割り当てられている mビッ トコード以外 の mビッ トコードでなる制御コードに変換する送信制御信 ^変換ス テツフ 'と、
入出力ポー卜から受信された mビッ 卜の制御コ一ドを制御信号に 変換する受信制御信号変換処理ステツプと
を具備することを特徴とするデータ伝送方法。
14. 請求項 1 3に記載のデータ伝送方法において、
上記送信デ一夕変換処理ステップは、 デ一夕を 4ビッ トコ一ドか ら 5ビッ トコ一ドに変換することを特徴とする請求項 1 3に記載の データ伝送方法。
1 5. 上記送信デ一夕変換処理ステップにおいて、 5ビッ トコー ドに " 1 1 1 10，， ， "0 100 1" , " 1 0 100，， ， "10 1 0 1" , "0 10 10" , "0 10 1 1，， ， "01 1 10" , " 0 1 1 1 1，， ， " 1 0 0 1 0" , " 1 00 1 1 " , " 1 0 1 1 0" , " 1 0 1 1 1 " , " 1 1 0 1 0" , " 1 1 0 1 1，， ， " 1 1 1 00 " ， " 1 1 1 0 1 " を用いることを特徴とする請求項 1 4に記載の データ伝送方法。
1 6. 上記送信制御信号変換処理ステップにおいて、 mビッ トコ
―ドの先頭の所定数のビヅ ト値が同じビッ ト値でなるコ一ドに変換 することを特徴とする請求項 1 3に記載のデータ伝送方法。
1 7. 上記送信制御信号変換処理ステップにおいて、 mビッ トコ —ドの先頭が "0 0" の 2ビヅ トの値を有するコードに変換するこ とを特徴とする請求項 1 6に記載のデ一夕伝送方法。
1 8. 上記送信制御信号変換処理ステップにおいて、 デ一夕を送 信していない期間にわたって送信されるアイ ドル信 をビッ ト値 " 1 " が連続する mビッ トコ一ドに変換することを特徴とする請求項 1 3に記載のデータ伝送方法。
1 9. 上記受信制御信号変換処理ステップにおいて、 上記送信制 御信号変換処理ステツプにおいて自分自身が送信している mビッ ト コードを用いて、 受信された mビッ トコ一ドをデ一夕を制御信号に 変換することを特徴とする請求項 1 3に記載のデ一夕伝送方法。
20. 上記送信制御信号変換処理ステップにおいて、 入出力ポー 卜に接続される伝送路をリセッ 卜するためのバスリセッ ト信号を m ビッ トコ一ドを 2シンボル割り当てた制御コードに変換することを 特徴とする請求項 1 3に記載のデータ伝送方法。
2 1. 上記制御信号変換処理ステップにおいて、 バスリセッ ト信 号をビッ 卜値 "0" が連続する第 1の mビッ トコ一ドと " 1 " が連 続する第 2の mビッ トコ一ドから構成される制御コードに変換する ことを特徴とする請求項 2 0に記載のデ一夕伝送方法。
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