KR20060025461A - 반도체 소자의 리세스 게이트 형성 방법 - Google Patents

반도체 소자의 리세스 게이트 형성 방법 Download PDF

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Abstract

본 발명에 따른 반도체 소자의 리세스 게이트 형성 방법은 활성 영역 형성시 리세스 게이트를 동시에 형성하여 오정렬을 방지하고, 리세스 게이트 형성 공정시 저장 전극 콘택 영역 및 비트 라인 콘택 영역 사이의 소자 분리막을 식각하여 리세스 게이트를 형성함으로써 측벽 잔여물이 방지됨으로써 전기적 특성을 향상시키는 기술이다.

Description

반도체 소자의 리세스 게이트 형성 방법{METHOD FOR FORMING RECESS GATE OF SEMICONDUCTOR DEVICE}
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 리세스 게이트 형성 방법을 도시한 단면도 및 평면도.
도 2a 내지 도 2b는 종래 기술에 따른 반도체 소자의 리세스 게이트 형성 방법의 문제점을 도시한 단면도 및 평면도.
도 3a 내지 도 3c는 종래 기술에 따른 반도체 소자의 리세스 게이트 형성 방법의 문제점을 도시한 단면도 및 평면도.
도 4a 내지 도 4e는 본 발명의 제 1 실시예에 따른 반도체 소자의 리세스 게이트 형성 방법을 도시한 단면도 및 평면도들.
도 5 및 도 6은 본 발명의 제 2 및 제 3 실시예에 따른 반도체 소자의 리세스 게이트 형성 방법을 도시한 단면도 및 평면도.
< 도면의 주요 부분에 대한 부호 설명 >
10, 100 : 반도체 기판 20, 130 : 활성 영역
30, 170 : 게이트 산화막 40, 180 : 게이트 폴리
50 : 소자 분리 산화막 60, 190 : 게이트 패턴
110: 절연막 패턴 70, 120, 150 : 감광막 패턴
160 : 리세스
본 발명은 반도체 소자의 리세스 게이트 형성 방법에 관한 것으로, 본 발명에 따른 반도체 소자의 리세스 게이트 형성 방법은 활성 영역 형성시 리세스 게이트를 동시에 형성하여 오정렬을 방지하고, 리세스 게이트 형성 공정시 저장 전극 콘택 영역 및 비트 라인 콘택 영역 사이의 소자 분리막을 식각하여 리세스 게이트를 형성함으로써 측벽 잔여물이 방지됨으로써 전기적 특성을 향상시키는 기술이다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 리세스 게이트 형성 방법을 도시한 평면도 및 단면도이다.
도 1a 및 도 1b의 우측에는 평면도가 도시되어 있으며, 좌측에는 상기 평면도의 A-A' 절단면을 따라 도시한 단면도가 도시되어 있다.
도 1a를 참조하면, 반도체 기판(10)의 활성 영역(20)상에 소자 분리 영역을 정의하는 트렌치(미도시)를 형성한다. 다음에 상기 트렌치(미도시)를 소자 분리 산화막(미도시)으로 매립하고 평탄화 식각하여 소자 분리막(미도시)을 형성한다. 다음에는, 상기 소자 분리막을 소정 깊이 식각하여 리세스(미도시)를 형성한 후 상기 리세스(미도시)에 게이트 산화막(30) 및 게이트 폴리(40)를 매립하여 리세스 게이트를 형성한다.
도 1b를 참조하면, 리세스 게이트 상부에 게이트 패턴(60)을 형성한다.
도 2a 및 도 2b는 종래 기술에 따른 반도체 소자의 리세스 게이트 형성 방법 및 문제점을 도시한 평면도이다.
도 2a를 참조하면, 소자 분리 영역(50) 및 활성 영역(20)을 형성한 후 리세스 게이트 영역을 정의하는 감광막 패턴(70)을 형성한다.
그러나, 실제로는 도 2b와 같이 리세스 게이트 마스크의 오정렬이 발생하면서 활성 영역(20) 일부에 감광막 패턴(70)이 형성되지 않아 "B"와 같이 활성 영역(20)이 드러나고 식각 공정 및 게이트 폴리 형성 과정에서 상기 "B" 부분에 게이트 폴리가 남아있게 되는 문제점을 나타낸다.
도 3a 및 도 3b는 종래 기술에 따른 반도체 소자의 리세스 게이트 형성 방법의 문제점을 도시한 단면도 및 평면도이다.
도 3a를 참조하면, 소자 분리 영역(40) 및 활성 영역(20)을 형성한 후 감광막 패턴(70)으로 반복적인 스페이스를 형성한다. 다음에 감광막 패턴(70)이 형성되지 않은 부분의 반도체 기판을 소정 깊이 식각하여 활성 영역(20) 상부에 사각형의 단차를 형성한다.
도 3b는 도 3a를 A-A' 절단면을 따라 도시한 단면도로서 도 3b를 참조하면, 활성 영역(40)이 일정한 기울기를 가지고 형성된다.
도 3c를 참조하면, 활성 영역(40)을 식각하여 리세스 게이트를 형성하는 공정에서 "C"부분과 같이 측벽에 게이트 폴리가 남아있게 된다.
상술한 종래 기술에 따른 반도체 소자의 리세스 게이트 형성 방법은 리세스 게이트 마스크 형성 공정의 오정렬으로 인해 발생하는 게이트 폴리의 잔여물이 제 거되지 않아 전기적 성능이 악화되는 문제점이 발생한다. 이 문제점을 개선하기 위해 활성 영역의 폭을 작게 형성하면 저장 전극 콘택 영역이 감소하여 콘택 저항이 증가되는 문제점이 발생한다.
상기 문제점을 해결하기 위하여, 활성 영역 형성시 리세스 게이트 영역을 동시에 형성하여 오정렬을 방지하고, 리세스 게이트 형성 공정시 저장 전극 콘택 영역 및 비트 라인 콘택 영역 사이의 소자 분리막을 식각하여 리세스 게이트를 형성함으로써 측벽 잔여물이 방지됨으로써 전기적 특성을 향상시키는 반도체 소자의 리세스 게이트 형성 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 리세스 게이트 형성 방법은
반도체 기판 상부에 패드 절연막을 형성하는 단계와,
상기 패드 절연막 상부에 비트 라인 콘택 영역 및 저장 전극 콘택 영역을 도포하고 게이트 영역 및 소자 분리 영역을 노출시키는 감광막 패턴을 형성하는 단계와,
상기 감광막 패턴을 마스크로 상기 반도체 기판을 소정 깊이 식각하여 트렌치를 형성하는 단계와,
상기 트렌치를 매립하는 산화막을 형성하고 평탄화 식각하여 소자 분리막을 형성하는 단계와,
상기 저장 전극 콘택 영역 및 비트 라인 콘택 영역 사이의 소자 분리막을 소 정 깊이 식각하여 리세스를 형성하는 단계와,
상기 리세스를 매립하는 게이트 산화막 및 게이트 폴리를 형성하는 단계
를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 4a 내지 4e는 본 발명에 따른 반도체 소자의 리세스 게이트 형성 방법의 제 1 실시예를 도시한 평면도 및 단면도들이다.
도 4a 내지 도 4e의 우측에는 평면도를 나타내고 있으며, 좌측에는 상기 평면도의 A-A'절단면을 따라 도시한 단면도를 나타낸다.
도 4a를 참조하면, 반도체 기판(100) 상부에 패드 절연막(110)을 형성하고, 패드 절연막(110) 상부에 비트 라인 콘택 영역 및 저장 전극 콘택 영역은 도포하고 게이트 영역 및 소자 분리 영역을 노출시키는 감광막 패턴(120)을 형성한다.
도 4b를 참조하면, 감광막 패턴(도 4a의 120)을 마스크로 반도체 기판(100)을 소정 깊이 식각하여 트렌치(미도시)를 형성하고, 상기 감광막 패턴을 제거한 다음 상기 트렌치(미도시)를 매립하는 소자 분리 산화막(미도시)을 형성하고 평탄화 식각하여 소자 분리막(140)을 형성한다.
도 4c를 참조하면, 활성 영역(130)을 노출시키는 감광막 패턴(150)을 형성한다. 이때 감광막 패턴(150)이 형성되지 않은 부분이 활성 영역(130)의 범위를 벗어나지 않도록 형성하는 것이 바람직하다.
도 4d를 참조하면, 저장 전극 콘택 영역 및 비트 라인 콘택 영역 사이의 소 자 분리막을 소정 깊이 식각하여 리세스(160)를 형성한다. 이때, 소자 분리막(140)을 형성하고 있던 소자 분리 산화막(미도시)이 일부 제거되면서 "D"와 같은 단차를 형성하게 된다.
도 4e를 참조하면, 리세스(160)를 매립하는 게이트 산화막(170) 및 게이트 폴리(180)를 형성하여 리세스 게이트를 형성한다.
상기 리세스 게이트는 게이트 폴리, 텅스텐층 및 이들의 적층 구조로 형성하는 것이 바람직하다.
도 5 및 도 6는 본 발명의 제 2 및 제 3 실시예에 따른 반도체 소자의 리세스 게이트 형성 방법을 도시한 평면도들이다.
먼저 도 4a 및 도 4b의 공정을 진행한다.
도 5를 참조하면, 리세스 게이트 마스크(190)의 y방향이 활성 영역(130)을 벗어나지만 각각의 리세스 게이트 영역간에 연결되지 않는 감광막 패턴(150)을 형성하여 리세스 게이트를 형성한다.
도 6을 참조하면, 리세스 게이트가 형성될 부분 양측의 활성 영역(130)의 선폭을 다른 부분의 활성 영역(130)의 선폭보다 크게 형성하여 리세스 게이트를 형성한다. 이때, 후속 공정시 리세스 게이트의 채널 길이를 보상할 수 있다.
본 발명에 따른 반도체 소자의 리세스 게이트 형성 방법은 활성 영역 형성 단계에서 리세스 게이트를 동시에 형성하여 오정렬을 방지하고, 리세스 게이트 형성 공정시 저장 전극 콘택 영역 및 비트 라인 콘택 영역 사이의 소자 분리막을 식 각하여 리세스 게이트를 형성함으로써 측벽 잔여물이 방지됨으로써 전기적 특성이 향상되는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다

Claims (2)

  1. 반도체 기판 상부에 패드 절연막을 형성하는 단계;
    상기 패드 절연막 상부에 비트 라인 콘택 영역 및 저장 전극 콘택 영역을 도포하고 게이트 영역 및 소자 분리 영역을 노출시키는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 마스크로 상기 반도체 기판을 소정 깊이 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 매립하는 산화막을 형성하고 평탄화 식각하여 소자 분리막을 형성하는 단계;
    상기 저장 전극 콘택 영역 및 비트 라인 콘택 영역 사이의 소자 분리막을 소정 깊이 식각하여 리세스를 형성하는 단계; 및
    상기 리세스를 매립하는 게이트 산화막 및 게이트 폴리를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성 방법.
  2. 제 1 항에 있어서,
    상기 리세스 게이트는 게이트 폴리, 텅스텐층 및 이들의 적층 구조로 형성하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성 방법.
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