KR20060018382A - 트랜지스터 - Google Patents

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KR20060018382A
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한태형
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삼성전자주식회사
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Abstract

정수배로 전류량 조절이 가능한 트랜지스터가 제공된다. 트랜지스터는 활성화 영역이 정의된 반도체 기판 내에 상호 대향하며 형성된 불순물 도핑 영역과, 불순물 영역 사이의 반도체 기판 표면에 형성된 게이트 절연막 및 게이트 절연막 상에 폭이 일정하게 다수개로 분리되어 형성되며 각각 개별적으로 전압이 인가될 수 있도록 형성된 게이트 전극을 포함한다.
트랜지스터, 전류 제어, 게이트 분리

Description

트랜지스터{Transistor}
도 1은 본 발명의 일 실시예에 따른 트랜지스터의 평면도이다.
도 2는 도 1의 A-A' 선을 따라 절단한 트랜지스터의 단면도이다.
도 3은 도 1의 B-B' 선을 따라 절단한 트랜지스터의 단면도이다.
<도면의 주요 부분에 관한 부호의 설명>
100: 트랜지스터 102: 절연막
104a: 드레인 영역 104b: 소스 영역
106: 버퍼층 108a, 108b: 콘택
본 발명은 반도체 소자에 관한 것으로서, 더욱 상세하게는 정수배로 전류량 조절이 가능한 트랜지스터에 관한 것이다.
일반적으로 트랜지스터의 전류는, 전도 채널 길이, 즉 소스 및 드레인 영역 사이의 거리가 일정한 경우, 전도 채널의 폭에 비례한다. 한편, 전도 채널의 폭을 제어하기 위해서는 게이트 전극의 폭을 제어해야 한다. 따라서 트랜지스터의 전류는 게이트 전극의 폭을 조절함으로써 제어할 수 있다.
그런데, 종래에는 회로 내에서 다양한 크기의 전류를 생성시켜야 하는 경우, 트랜지스터의 게이트 전극 폭이 상이한 다수의 트랜지스터를 만들어 사용하였다. 이에 따라 회로의 면적이 증가되는 문제가 있었다.
본 발명이 이루고자 하는 기술적 과제는 정수배로 전류량 조절이 가능한 트랜지스터를 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 회로의 면적을 효율적으로 이용하는 것을 가능하게 하는 트랜지스터를 제공하고자 하는 것이다.
본 발명의 목적들은 이상에서 언급한 목적들로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제들을 달성하기 위한 본 발명의 실시예에 따른 트랜지스터는 활성화 영역이 정의된 반도체 기판 내에 상호 대향하며 형성된 불순물 도핑 영역과, 불순물 영역 사이의 반도체 기판 표면에 형성된 게이트 절연막 및 게이트 절연막 상에 폭이 일정하게 다수개로 분리되어 형성되며 각각 개별적으로 전압이 인가될 수 있도록 형성된 게이트 전극을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다
이하, 도 1을 참조하여 본 발명의 일 실시예 대한 개략적인 구성을 살펴보기로 한다.
도 1은 본 발명의 일 실시예에 따른 트랜지스터(100)의 평면도이다. 도 1을 참조하면, 반도체 기판에 형성된 소스/드레인 영역(104a, 104b) 상에 다수개의 콘택(108b)이 형성되어 있다. 소스/드레인 영역(104a, 104b) 사이의 기판 상에는 폭(W)이 일정하게 4개로 분리된 게이트 전극(110)이 형성되어 있다. 게이트 전극(110)은 절연막(102)으로 덮혀 있으며, 각 게이트 전극(110)은 콘택(108a)에 의해 전압이 개별적으로 인가될 수 있도록 되어 있다.
이하, 도 2를 참조하여 도 1의 트랜지스터(100)의 적층 구조를 보다 상세히 알아보기로 한다.
도 2는 도 1의 A-A'선을 따라 절단한 트랜지스터의 단면도이다. 도 2를 참조하면, 활성화 영역이 정의된 반도체 기판(112) 상에 소스/드레인 영역(104a, 104b)이 형성되어 있다. 또한, 소스/드레인 영역(104a, 104b) 내에는 버퍼층(106) 존재하고, 버퍼층(106) 상에는 도전성 물질, 가령 금속 또는 합금으로 이루어진 콘택 (108b)이 형성된다.
참고로, 버퍼층(106)은, 소스/드레인 영역(104a, 104b)과 극성은 동일하나 농도는 더 짙은 불순물이 주입됨으로써 형성되는데, 이는 콘택(108)을 통해 인가될 전압이 소스/드레인 영역(104a, 104b)을 포함한 반도체 기판(112)에 미칠 전기적 충격을 줄이기 위한 것이다.
계속하여 도 2를 참조하면, 소스/드레인 영역(104a, 104b) 사이의 반도체 기판(112) 상에 게이트 전극(102)이 형성되어 있다. 게이트 전극(110)은 절연막(102)에 의해 둘러싸여 있다. 한편, 게이트 전극(102)은 절연막에 의해 둘러 싸여 있으나, 콘택홀을 통해 형성된 콘택(108a)에 의해 전압이 각각 개별적으로 인가될 수 있도록 구성되어 있다.
참고로, 반도체 기판(112)과 게이트 전극(110) 사이에는 산화막과 같은 게이트 절연막(미도시)이 개재될 수 있다.
이하, 도 3을 참조하여 게이트 전극(110)의 분리 구조에 대해 보다 상세히 알아보기로 한다.
도 3은 도 1의 B-B' 선을 따라 절단한 트랜지스터(100)의 단면도이다. 도 3을참조하면, 반도체 기판(112) 상에 4개의 게이트 전극(110)이 형성되어 있다. 게이트 전극(110)은 앞서 언급한 바와 같이 동일한 폭(W)을 가지며 분리되어 형성되어 있다. 게이트 전극(110)은 절연막(102)으로 덮여 있으며, 4개의 콘택(108a)이 게이트 절연막(102)을 통해 형성된 콘택홀을 통해 각각의 게이트 전극(110)과 연결되도록 형성되어 있다.
이하, 도 1 내지 도 3을 참조하여 본 발명의 일 실시예에 따른 트랜지스터(112)의 동작에 대해 알아보기로 한다. 설명의 편의를 위해, 반도체 기판(100)은 P형인 것으로 가정하고 설명하기로 하나, 본 발명의 기술분야에 종사하는 사람이라면 반도체 기판(112)이 N형인 트랜지스터(100)에 대해서도 본 발명을 적용가능함을 알 것이다.
먼저, 트랜지스터(100)의 소스/드레인 영역(104a)에는 전압을 인가하고 소스/드레인 영역(104b) 및 반도체 기판(112)는 접지시킨다. 이때, 소스/드레인 영역(104a, 104b)은 콘택(108b)을 통해 일괄적으로 동일한 전압이 인가되거나 접지된다.
그런 다음, 게이트 전극(110) 상에 형성된 콘택(108a)을 통해 게이트 전극(110)에도 전압을 인가한다. 이와 같이, 전압이 인가되면, 게이트 전극(110) 하부의 소스/드레인 영역(104a, 104b) 사이에는 전도 채널이 형성되고, 형성된 전도 채널을 통해 전류가 흐르게 된다. 이때 흐르는 전류의 크기는 게이트 전극(110)의 폭(W)에 비례하여 형성될 것이다.
여기서, 본 발명의 일 실시예에 따른 트랜지스터(100)는 게이트 전극(110)에 개별적으로 전압을 인가하는 것이 가능하므로, 분리된 게이트 전극(110) 중 하나의 게이트 전극 폭(W)에 해당하는 양만큼의 전류를 얻고자 할 경우에는, 4개의 게이트 전극(110) 중 하나의 게이트 전극에만 전압을 인가하고 나머지 게이트 전극에는 전압을 인가하지 않으면 된다. 이와 같이 구성하면, 하나의 게이트 전극 하부에만 전도 채널이 형성되므로 하나의 게이트 전극 폭(W)에 해당하는 양만큼의 전류를 얻을 수 있다. 마찬가지로, 분리된 게이트 전극(110) 중 두 개의 게이트 전극의 폭(2W)에 해당하는 양만큼의 전류를 얻고자 할 경우에는, 4개의 게이트 전극(110) 중 두 개의 게이트 전극에만 전압을 인가하고 나머지 전극에는 전압을 인가하지 않으면 된다.
가령, 게이트 전극(110)의 폭(W)에 따라 형성될 수 있는 트랜지스터 전류가 i라고 가정하자. 이때 2i의 전류를 생성시키고자 한다면, 전술한 바와 같이 소스/드레인 영역(104a)에 적절한 전압을 인가하고, 소스/드레인 영역(104b) 및 반도체 기판(112)은 접지 시킨 후, 게이트 전극(110) 중 두 개의 게이트 전극에만 전압을 인가하면 된다.
이와 같이, 소스/드레인 영역(104a, 104b) 및 반도체 기판(112)에 적절한 전압을 인가한 후, 게이트 전극(110)에 인가되는 전압을 개별적으로 제어함으로써 트랜지스터(100)의 전류를 정수배로 증감시키는 것이 가능하게 된다.
이상과 같이 본 발명에 따른 트랜지스터(100)를 예시된 도면을 참조로 설명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 본 발명은 한정되지 않으며 그 발명의 기술사상 범위 내에서 당업자에 의해 다양한 변형이 이루어질 수 있음은 물론이다.
상기한 바와 같은 본 발명의 트랜지스터를 사용하면 하나의 트랜지스터 구조로 전류를 정수배씩 증감시키는 것이 가능하다. 따라서, 전류 증감을 위해 다양한 크기의 폭을 가진 트랜지스터를 다수개 사용할 필요가 없기 때문에 회로의 면적을 상대적으로 줄일 수 있으므로, 회로 면적을 효율적으로 이용할 수 있다.

Claims (4)

  1. 활성화 영역이 정의된 반도체 기판 내에 상호 대향하며 형성된 불순물 도핑 영역;
    상기 불순물 영역 사이의 상기 반도체 기판 표면에 형성된 게이트 절연막; 및
    상기 게이트 절연막 상에 폭이 일정하게 다수개로 분리되어 형성되며 각각 개별적으로 전압이 인가될 수 있도록 형성된 게이트 전극을 포함하는 트랜지스터.
  2. 제 1 항에 있어서,
    상기 다수개의 게이트 전극은 각각 도전성 콘택으로 연결되는 것을 특징으로 하는 트랜지스터.
  3. 제 2 항에 있어서,
    상기 불순물 영역에 연결되는 도전성 콘택은 상기 불순물 영역 내에서 상기 불순물 영역보다 더 높은 농도로 형성된 불순물 영역을 통해 연결되는 것을 특징으로 하는 트랜지스터.
  4. 제 2 항에 있어서,
    상기 게이트 전극은 감싸고 상기 도전성 콘택은 돌출되도록 증착된 절연막을 더 포함하는 것을 특징으로 하는 트랜지스터.
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