KR20060016805A

KR20060016805A - 플라즈마 디스플레이 장치

Info

Publication number: KR20060016805A
Application number: KR1020057023508A
Authority: KR
Inventors: 유키하루 이토
Original assignee: 마쯔시다덴기산교 가부시키가이샤
Priority date: 2004-05-24
Filing date: 2005-05-24
Publication date: 2006-02-22
Also published as: US7545344B2; US20070030213A1; KR100756142B1; CN100463026C; JP2005338119A; JP4509649B2; WO2005114627A1; CN1788299A

Abstract

본 플라즈마 디스플레이 장치는, 주사 전극(SCN1-SCNn) 및 유지 전극(SUS1-SUSn)과 데이터 전극(D1-Dm)과의 교차부에 방전 셀을 형성하여 이루어지는 플라즈마 디스플레이 패널(1)과, 주사 전극(SCN1-SCNn)에 소정의 전압을 인가하기 위한 주사 전극 구동 회로(50)를 갖는다. 여기서, 주사 전극 구동 회로(50)는, 주사 전극(SCN1-SCNn)에 접속되는 주사 회로(3)와, 이 주사 회로(3)에 접속되고 또한 초기화 파형을 발생시키는 초기화 회로(4)와, 주사 회로(3)에 접속되고 또한 유지 펄스를 발생시키는 유지 회로(5)를 포함하며, 전원 투입 후, 소정 시간 경과 후에 구동 파형을 출력하도록 구성한다.

Description

플라즈마 디스플레이 장치{PLASMA DISPLAY DEVICE}

본 발명은, TV 수상기 및 컴퓨터 단말 등의 화상 표시에 사용되는 플라즈마 디스플레이 장치에 관한 것이다.

플라즈마 디스플레이 패널(이하, PDP로 약기한다)로서 대표적인 교류 면방전형 패널은, 대향 배치된 전면판과 배면판의 사이에 다수의 방전 셀이 형성된다. 전면판에는, 1쌍의 주사 전극과 유지 전극으로 이루어지는 표시 전극이, 전면 유리 기판 상에 서로 평행하게 복수 쌍 형성되고, 이들 표시 전극을 덮도록 유전체층 및 보호층이 형성된다. 배면판은, 배면 유리 기판 상에 복수의 평행한 데이터 전극과, 이들을 덮도록 유전체층과, 또 그 위에 데이터 전극과 평행으로 복수의 격벽이 각각 형성되고, 유전체층의 표면과 격벽의 측면에 형광체층이 형성된다.

그리고, 표시 전극과 데이터 전극이 입체 교차하도록 전면판과 배면판이 대향 배치되어 밀봉되고, 내부의 방전 공간에는 방전 가스가 봉입된다. 여기서 표시 전극과 데이터 전극이 대향하는 부분에 방전 셀이 형성된다. 이러한 구성의 패널에 있어서, 각 방전 셀 내에서 가스 방전에 의해 자외선을 발생시켜, 이 자외선으로 RGB 각 색의 형광체를 여기(勵起) 발광시켜 색(color)을 표시한다.

패널을 구동하는 방법으로서는 서브 필드법, 즉 1 필드 기간을 복수의 서브 필드로 분할한 뒤에, 발광시킬 서브 필드의 조합에 의해 계조 표시를 행하는 방법이 일반적이다. 이 방법은, 데이터 전극과 주사 전극의 사이에 기록 펄스를 인가함으로써, 데이터 전극과 주사 전극 사이에서 기록 방전을 행한다. 그리고, 방전 셀을 선택한 뒤, 주사 전극과 유지 전극의 사이에, 교대로 반전하는 주기적인 유지 펄스를 인가함으로써, 주사 전극과 유지 전극의 사이에서 유지 방전을 행해 소정의 표시를 행하는 것이다.

이러한 종래의 플라즈마 디스플레이 장치에 있어서의 패널의 구동 방법은, 예를 들면 일본 특허출원 특개평 11-109915호 공보에 개시되어 있다.

그런데, 이러한 종래의 플라즈마 디스플레이 장치에 있어서, 전원 투입 직후에 초기화 파형이 출력되지 않는 경우가 있어, 이 때문에 하나 전(前)의 통전에 있어서 마지막으로 발생한 전하가 패널의 방전 셀에 남아 있으면, 이들 방전 셀은 초기화 동작이 되지 않고, 전원 투입 후의 최초의 유지 동작에서 유지 방전을 일으켜, 화면상에 일순간 불필요한 발광으로 나타나 표시 품위를 떨어뜨린다는 과제가 있었다.

본 발명의 플라즈마 디스플레이 장치는, 주사 전극 및 유지 전극과 데이터 전극의 교차부에 방전 셀을 형성하여 이루어지는 플라즈마 디스플레이 패널과, 주사 전극에 소정의 전압을 인가하기 위한 주사 전극 구동 회로를 포함한다. 여기에, 주사 전극 구동 회로는, 전원 투입 후, 소정 시간 경과 후에 구동 파형을 출력하도록 구성한 것을 특징으로 하는 것이다.

주사 전극 구동 회로의 구성예로서는, 주사 전극에 접속되는 주사 회로와, 이 주사 회로에 접속되고 또한 초기화 파형을 발생시키는 초기화 회로와, 주사 회로에 접속되고 또한 유지 펄스를 발생시키는 유지 회로를 포함하는 것이다.

이 구성에 의해, 전원 투입 후에, 구동 파형을 출력하기까지의 동안에 소정의 기간을 설정하여, 초기화 파형을 출력한 후, 유지 펄스를 출력하도록 하고 있기 때문에, 방전 셀에 남은 전하를 초기화 동작에서 소멸시킬 수 있어, 이어지는 유지 동작에서 불필요한 방전이 일어나지 않게 되어, 기동시의 표시 품위를 높일 수 있다.

도 1은 본 발명의 일 실시형태에 의한 플라즈마 디스플레이 장치의 블록도이다.

도 2는 도 1에 나타낸 플라즈마 디스플레이 장치의 구동 파형도이다.

도 3은 도 1에 나타낸 플라즈마 디스플레이 장치의 주사 전극 구동 회로의 일례를 나타낸 회로도이다.

도 4는 도 3에 나타낸 주사 전극 구동 회로의 동작 시퀀스를 설명하기 위한 타이밍도이다.

이하, 본 발명의 일 실시형태에 의한 플라즈마 디스플레이 장치에 관해, 도 1 내지 도 4를 참조하면서 설명한다.

도 1은 본 발명의 일 실시형태에 의한 플라즈마 디스플레이 장치의 블록도이 다. 도 1에서, PDP(1)는 투명한 1쌍의 유리 기판을, 사이에 방전 공간이 형성되도록 대향 배치함과 동시에, 전면측의 기판에 설치한 주사 전극 및 유지 전극과 배면측의 기판에 설치한 데이터 전극과의 교차부에 방전 셀(도시 생략)을 형성한 구성이다.

이 PDP(1)의 데이터 전극(D1 내지 Dm)에는, 이들 데이터 전극(D1 내지 Dm)에 소정의 기록 펄스 전압을 인가하기 위한 기록 회로(2)가 접속된다. 주사 전극(SCN1 내지 SCNn)에는, 이들 주사 전극(SCN1 내지 SCNn)에 소정의 주사 전압을 인가하기 위한 주사 회로(3)와, 초기화 회로(4)와, 유지 회로(5)로 이루어지는 주사 전극 구동 회로(50)가 접속된다. 유지 전극(SUS1 내지 SUSn)에는, 이들 유지 전극(SUS1 내지 SUSn)에 소정의 전압을 인가하기 위한 유지 회로(6)와, 소거 회로(7)로 이루어지는 유지 전극 구동 회로가 접속된다.

도 1에 나타낸 플라즈마 디스플레이 장치는, 도 2에 나타낸 것과 같은 구동 파형에 따라 구동된다. 즉, 우선 초기화 기간에서, 주사 전극(SCN1 내지 SCNn)에 초기화 파형(8)을 인가하여 패널 내의 벽전하를 기록 방전에 적합한 상태로 초기화한다. 이어지는 기록 기간에서, 데이터 전극(D1 내지 Dm)에 기록 펄스(9)를 인가하고, 주사 전극(SCN1 내지 SCNn)에 주사 펄스(10)를 인가하여 기록 방전을 행한다. 이어지는 유지 기간에서, 주사 전극(SCN1 내지 SCNn)과, 유지 전극(SUS1 내지 SUSn)에, 교대로 유지 펄스(11)를 인가하고, 기록 방전을 행한 방전 셀에서 유지 방전시켜서 표시 발광을 행한다. 이어지는 소거 기간에서, 유지 전극(SUS1 내지 SUSn)에 소거 파형(12)을 인가하여 유지 방전을 정지시킨다.

또, 도 1에서, 주사 전극 구동 회로(50)는, 구체적으로는 도 3에 나타낸 바와 같이 구성된다. 도 3에서, 주사 전극(SCN1 내지 SCNn)에 접속되는 주사 회로(3)는, 주사 드라이버(20), 다이오드(D1, D2), 및 콘덴서(C1, C2)로 구성된다.

또, 주사 회로(3)에 접속되는 초기화 회로(4)는, 도 2에 나타낸 초기화 파형(8)을 발생시키는 회로이며, 하프 브릿지 드라이버(21), 드라이버(22), FET(Q1 내지 Q3), 다이오드(D3 내지 D5), 콘덴서(C3 내지 C8), 및 저항(R1, R2)으로 구성된다.

또한, 주사 회로(3)에 접속되는 유지 회로(5)는, 도 2에 나타낸 유지 펄스(11)(주사 전극(SCN1 내지 SCNn)에 인가되는 유지 펄스)를 발생시키는 회로이며, 하프 브릿지 드라이버(23), 전력 회수 회로(24), FET(Q4, Q5), 다이오드(D6), 및 콘덴서(C9, C10)로 구성된다.

또, 로직용 전원(25)은, 주사 드라이버(20), 하프 브릿지 드라이버(21, 23) 및 드라이버(22)에 동작용의 전원 전압을 공급하는 것이다. 주사 펄스용 전원(26)은, 주사 펄스(10)를 발생시키기 위한 것이다. 유지 펄스용 전원(27)은, 유지 펄스(11)를 발생시키기 위한 것이다. 초기화 파형용 전원(28)은, 초기화 파형(8)을 발생시키기 위한 것이다.

즉, 도 3에 나타낸 바와 같이, 주사 전극(SCN1 내지 SCNn)에 접속되는 주사 회로(3)는, 주사 펄스를 출력하는 주사 드라이버(20)와, 로직용 전원(25)의 전압을 다이오드(D2), FET(Q2), FET(Q5)를 통해 콘덴서(C1)에 충전하는 부트스트랩 회로와, 주사 펄스용 전원(26)의 전압을 다이오드(D1), FET(Q2), FET(Q5)를 통해 콘덴 서(C2)에 충전하는 부트스트랩 회로로 구성된다.

또, 주사 회로(3)의 음측 급전 라인(100)에 출력 라인이 접속된 초기화 회로(4)는, 초기화 파형(8)의 상승경사 파형을 발생시키기 위한 FET(Q1), 콘덴서(C5), 저항(R1)으로 이루어지는 미러 적분 회로와, 초기화 파형(8)의 하강을 행하는 FET(Q2)와, FET(Q1, Q2)를 구동하는 하프 브릿지 드라이버(21)와, 이 하프 브릿지 드라이버(21)의 로직용 전원(25)의 전압을 다이오드(D3), FET(Q5)를 통해 콘덴서(C4)에 충전하는 부트스트랩 회로와, 로직용 전원(25)의 전압을 다이오드(D3), 다이오드(D4), FET(Q2), FET(Q5)를 통해 콘덴서(C3)에 충전하는 부트스트랩 회로와, 초기화 파형용 전원(28)의 전압을 다이오드(D5), FET(Q5)를 통해 콘덴서(C6)에 충전하는 부트스트랩 회로와, 초기화 파형(8)의 하강경사 파형을 발생시키기 위한 FET(Q3), 콘덴서(C8), 저항(R2)으로 이루어지는 미러 적분 회로와, FET(Q3)를 구동하기 위한 드라이버(22)와, 이 드라이버(22)의 전원으로서의 로직용 전원(25)의 바이패스용 콘덴서(C7)로 구성된다.

또한, 초기화 회로(4)의 FET(Q2)의 소스 및 하프 브릿지 드라이버(21)의 음측 급전 라인(200)에 출력 라인이 접속된 유지 회로(5)는, 유지 펄스용 전원(27)으로부터 유지 펄스(11)의 하이 레벨의 전압 및 초기화 파형의 상승경사 파형에서의 아래의 베이스 부분의 전압을 공급하는 FET(Q4)와, 유지 펄스(11)의 로우 레벨의 전압을 공급하는 FET(Q5)와, FET(Q4, Q5)를 구동하는 하프 브릿지 드라이버(23)와, 로직용 전원(25)의 바이패스용의 콘덴서(C10)와, 하프 브릿지 드라이버(23)의 전원으로서의 로직용 전원(25)의 전압을 다이오드(D6), FET(Q5)를 통해 콘덴서(C9)에 충전하는 부트스트랩 회로와, 유지 펄스(11)의 스위칭시에 패널의 전극 용량과의 LC 공진을 이용해 스위칭 손실을 저감하는 전력 회수 회로(24)로 구성된다.

또, 하프 브릿지 드라이버(21, 23) 및 드라이버(22)에서, S1은 FET(Q4), S2는 FET(Q5), S3는 FET(Q1), S4는 FET(Q2), S5는 FET(Q3)의 각각의 제어 신호가 입력되는 단자이다.

이러한 구성의 회로에서, 음측 급전 라인(100, 200)이, 다른 회로의 출력에 접속되는 회로, 즉 주사 회로(3)와, 초기화 회로(4) 중 하프 브릿지 드라이버(21) 및 FET(Q1, Q2)로 구성되는 블록과, 유지 회로(5) 중 하프 브릿지 드라이버(23)의 하이 사이드측 및 FET(Q4)로 구성되는 블록은, 플로팅 회로로 되어 있다. 이들 플로팅 회로의 전원은, 부트스트랩 회로의 콘덴서(C2, C3, C4, C6, C7, C9)에 충전된 전압을 사용한다.

도 3에 나타낸 회로에서의 전원 투입 후의 동작 시퀀스를 도 4에 나타낸다. 도 4에서, 시각 t1에서 전원을 투입하면, 논리용 전원(25)이 상승하고, 콘덴서(C10)의 전압 및 콘덴서(C7)의 전압이 상승한다. 이때 단자(S1, S2, S3, S4, S5)에 입력되는 제어 신호는 오프의 논리가 입력된다.

다음 시각 t2에서, 단자(S2, S4)에 온의 논리가 입력된다. 이때, 콘덴서(C10)의 전압은, 시각 t1에서 이미 상승되어 있으므로, 하프 브릿지 드라이버(23)는 FET(Q5)에 온 신호를 출력한다. 그리고, 콘덴서(C9, C6)의 전압이 상승한다. 또, 콘덴서(C4)의 전압도 상승하고, 단자(S4)에는 온의 논리가 입력되고 있기 때문에, 하프 브릿지 드라이버(21)는 FET(Q2)에 온 신호를 출력한다. FET(Q2)가 온 하 면, 콘덴서(C3, C1, C2)의 전압이 상승한다.

이어지는 시각 t3에서, 단자(S2, S4)는 오프의 논리가 입력된다. 그 후, 시각 t4에서, 단자(S1, S3)에 온의 논리가 입력되고, 콘덴서(C9, C3)의 전압은 상승하므로, 하프 브릿지 드라이버(21, 23)는 FET(Q4, Q1)에 온 신호를 출력한다. 또, 이때 콘덴서(C6)의 전압도 이미 상승되어 있다. 따라서, FET(Q4)가 온이 되고, 주사 전극(SCN1 내지 SCNn)에 초기화 파형(8)의 Vsus 전위가 인가되어, FET(Q1)가 온이 되고, 주사 전극(SCN1 내지 SCNn)에 초기화 파형(8)의 상승경사 파형 부분이 인가된다.

이어지는 시각 t5에서, 단자(S1, S3)는 오프의 논리가 되고, 단자(S4, S5)는 온의 논리가 되어, 콘덴서(C4)의 전압은 이미 상승되어 있으므로, 하프 브릿지 드라이버(21)는 FET(Q2)에 온 신호를 출력한다. 또, 콘덴서(C7)는 이미 상승되어 있기 때문에, 드라이버(22)는 FET(Q3)에 온 신호를 출력하여, 하강경사 파형이 출력된다.

이처럼 도 3의 회로에서는, 도 4에 나타낸 것과 같은, 전원 투입 후, 플로팅 회로의 전원을 상승하는 시각 t2부터 시각 t3까지의 기간(T0)이 설정되어 있고, 그 기간(T0)의 경과 후에 초기화 파형(8)을 출력하도록 동작한다. 그리고, 그 초기화 파형(8)이 출력된 후, 이후의 기록 기간에서 주사 펄스(10)가, 유지 기간에서 유지 펄스(11)가 각각 출력되어, 주사 전극(SCN1 내지 SCNn)에 인가된다.

이처럼 본 발명의 플라즈마 디스플레이 장치에서는, 전원 투입 후, 소정 시간(T0) 경과 후에 구동 파형(초기화 파형(8), 기록 펄스(9), 주사 펄스(10), 유지 펄스(11), 소거 파형(12) 등)을 출력하도록 구성된다. 이에 의해, 주사 전극(SCN1 내지 SCNn)에 대해 초기화 파형(8)을 출력할 수 없는 경우는 없게 되어, 방전 셀에 남은 전하를 초기화 동작에서 확실히 소멸시킬 수 있으므로, 이어지는 유지 동작에서 불필요한 방전이 일어나지 않게 되어, 기동시의 표시 품위를 높일 수 있다.

본 발명은, 기동시의 불필요한 방전의 발생을 방지할 수 있어, 한층 더 표시 품위를 높인 플라즈마 디스플레이 장치를 제공할 수 있다.

Claims

주사 전극 및 유지 전극과 데이터 전극과의 교차부에 방전 셀을 형성하여 이루어지는 플라즈마 디스플레이 패널과, 상기 주사 전극에 소정의 전압을 인가하기 위한 주사 전극 구동 회로를 포함하고, 여기에, 상기 주사 전극 구동 회로는, 전원 투입 후, 소정 시간 경과 후에 구동 파형을 출력하도록 구성한 것을 특징으로 하는 플라즈마 디스플레이 장치.
제1항에 있어서, 상기 주사 전극 구동 회로는, 상기 주사 전극에 접속되는 주사 회로와, 이 주사 회로에 접속되고 또한 초기화 파형을 발생시키는 초기화 회로와, 상기 주사 회로에 접속되고 또한 유지 펄스를 발생시키는 유지 회로를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
제1항에 있어서, 상기 주사 전극 구동 회로가 출력하는 구동 파형은, 상기 주사 전극에 인가되는 초기화 파형을 포함하는 것을 특징으로 하는 플라즈마 디스플레이 장치.