KR20060010953A - 반도체 제조 설비의 베이크 장치 - Google Patents
반도체 제조 설비의 베이크 장치 Download PDFInfo
- Publication number
- KR20060010953A KR20060010953A KR1020040059568A KR20040059568A KR20060010953A KR 20060010953 A KR20060010953 A KR 20060010953A KR 1020040059568 A KR1020040059568 A KR 1020040059568A KR 20040059568 A KR20040059568 A KR 20040059568A KR 20060010953 A KR20060010953 A KR 20060010953A
- Authority
- KR
- South Korea
- Prior art keywords
- wafer
- guide
- outer guide
- baking apparatus
- semiconductor manufacturing
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/16—Coating processes; Apparatus therefor
- G03F7/168—Finishing the coated layer, e.g. drying, baking, soaking
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
- H01L21/67098—Apparatus for thermal treatment
- H01L21/67103—Apparatus for thermal treatment mainly by conduction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/68—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/687—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
- H01L21/68714—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
- H01L21/68742—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by a lifting arrangement, e.g. lift pins
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
본 발명은 반도체 제조 설비의 베이크 장치에 관한 것이다. 본 발명에서는, 상부로부터 하부에 이르는 경사진 측벽을 가지는 외부 가이드와, 상기 외부 가이드의 내부에 위치하고 있으며 상기 외부 가이드 상부에 웨이퍼가 얹혀지는 오류가 발생할 경우 상기 외부 가이드의 상부면의 오픈 영역으로 솟아올라 상기 외부 가이드와 하나로 일체되어 뾰족한 꼭지점을 가지며 비스듬한 측벽을 가지는 다면체 형상을 구현하여 웨이퍼가 상기 비스듬한 측벽을 따라 미끄러져 내릴 수 있도록 하는, 구동축에 의해 상하이동이 가능한 내부 가이드로 이루어진 2단구조의 가이드를 형성한다. 이러한 2단구조의 가이드로 인해 로딩중 상기 외부 가이드에 웨이퍼가 걸쳐지더라도 내부 가이드를 이용해 웨이퍼를 플레이트상에 정확히 위치시킴으로써, 웨이퍼 손실을 최소화하여 수율을 향상시킬 수 있게 된다.
반도체, 가이드, 플레이트, 베이크
Description
도 1은 종래 기술에 따른 베이크 장치의 개략적인 단면구조를 나타낸다.
도 2a 내지 도 2d는 본 발명의 바람직한 실시예에 따른 베이크 장치를 통해 웨이퍼의 위치가 바로잡아지는 과정을 설명하기 위한 순서도이다.
도 3a 및 도 3b는 본 발명에 따른 베이크 장치의 가이드부의 구조를 설명하기 위한 도면이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100: 플레이트 102: 외부 가이드
104: 내부 가이드 106: 구동축
108: 실린더 110: 스핀
112: 웨이퍼
본 발명은 반도체 제조 설비에 관한 것으로서, 보다 상세하게는 사진 식각 공정을 위해 웨이퍼 상부에 코팅되는 감광막을 건조시키는데 사용되는 베이크 장치에 관한 것이다.
최근 정보 통신 분야의 급속한 발달과 컴퓨터와 같은 정보 매체의 급속한 대중화에 따라 반도체 디바이스도 비약적으로 발전하고 있다. 이로 인해 그 기능적인 면에 있어서도 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구되어 반도체 디바이스의 집적도는 점차 증가되고 있는 실정이다. 이러한 반도체 디바이스의 고집적화 및 대용량화 추세로 인해 메모리셀을 구성하는 각각의 단위소자 사이즈가 축소됨에 따라 제한된 면적내에 다층구조를 형성하는 고집적화기술 또한 눈부신 발전을 거듭하고 있다.
일반적으로 반도체 디바이스는 웨이퍼 표면 상부에 여러 가지 기능을 수행하는 박막을 증착하고 이를 패터닝하여 다양한 회로 기하구조를 형성함으로써 제조하게 되는데, 이러한 반도체 디바이스를 제조하기 위한 공정은 크게 반도체 기판 상에 가공막을 형성하는 증착(deposition)공정, 상기 증착공정으로 형성된 가공막 상에 감광막을 코팅한 뒤, 마스크를 이용하여 감광막을 노광한 후 노광되어 패터닝된 상기 감광막을 식각마스크로서 이용하여 반도체 기판상의 상기 가공막을 패터닝하는 포토리소그래피(photolithography)등과 같은 식각 공정, 그리고 웨이퍼 표면에 층간절연막등을 증착한 후에 일괄적으로 웨이퍼 표면을 연마하여 단차를 없애는 평탄화(CMP: Chemical Mechanical Polishing)공정등과 같은 여러 단위 공정들로 이루어져 있다.
한편, 포지티브 또는 네거티브 타입의 감광막을 사용하여 웨이퍼 상부의 물질막에 미세 패턴을 형성하는 사진 식각 공정에서는, 웨이퍼에 코팅된 감광막에 대해 스핀, 소프트 베이크, 현상(develop), 하드 베이크 과정을 진행하게 된다.
상기 감광막 스핀의 목적은 웨이퍼 전체에 필요한 두께의 감광막을 일정하게 형성하는 데 있으며, 이러한 스핀이 종료되었을 때 액체타입의 감광막에 들어있던 용제의 80∼90% 가 증발되어 웨이퍼 상에 코팅된 감광막은 거의 건조 상태가 된다. 이때 상기 용제가 증발되지 않고 잔류하여 감광막이 완전히 건조되지 않는다면, 노광시 빛이 쪼여질 때 감광물질의 효과적인 상호 연결을 막아 다중체 사슬을 분리시키게 되므로 미세 패턴 형성에 문제점을 가져오게 된다. 따라서 본 분야에서는 용제가 완전히 증발되지 않은 감광막을 건조시키기 위한 소프트 베이크를 실시하게 된다. 상기 소프트 베이크 과정 후에 노광 과정을 거쳐 감광막을 현상하게 되는데, 이러한 현상과정에 의해서 웨이퍼에서 식각되어야 할 부분에 존재하는 감광막이 제거된다. 그리고, 현상 과정 동안에도 약간의 용제가 용해되지 않고 남아 감광막에 흡수되는데, 이는 하드 베이크를 통해 완전히 제거되어진다.
상기와 같은 과정을 거쳐 형성된 감광막 패턴을 마스크로서 이용하여 웨이퍼 상부에 증착되어 있는 물질막을 식각하여 미세 패턴을 형성하게 되는데, 하기의 도 1에는 상기한 감광막 스핀에서 하드 베이크에 이르는 공정이 실시되는 종래 기술에 따른 베이크 장치의 개략적인 단면구조가 도시되어 있다.
도 1을 참조하면, 웨이퍼(14)가 로딩되는 플레이트(10)가 형성되어 있고, 상기 플레이트(10)의 가장자리에는 로딩된 웨이퍼의 움직임을 방지하여 위치를 고정 시키는 가이드부(12)가 형성되어 있다.
그러나, 상기 플레이트(10)에 웨이퍼가 로딩되는 과정에서, 상기 가이드부(12) 사이에 정확히 어레인지 되지 못하고, 도면부호 A로 나타낸 것과 같이, 어느 한쪽의 가이드부(12)에 걸쳐져 비스듬하게 로딩되는 경우가 발생하게 된다. 이와 같이, 웨이퍼(14)가 플레이트(10)상에 수평으로 정확히 로딩되지 못할 경우 웨이퍼(14)의 각 부위별로 열처리가 균일하게 이루어지지 않아 감광막의 코팅 두께 및 균일도가 변화되어 감광막이 현상되지 못하는 언디벨롭(undevelop)이 발생하거나, 현상후 현상부위의 폭을 나타내는 CD(Critical Demension)이 나빠지게 된다. 그 결과, 웨이퍼 로스가 발생하여 반도체 디바이스의 수율 저하되는 문제점이 있다.
상기와 같은 종래의 문제점을 해결하기 위한 본 발명의 목적은, 웨이퍼가 플레이트상의 정확한 영역에 어레인지 되지 못하고 가이드에 걸쳐지게 되어 비스듬히 로딩되는 문제점을 해소할 수 있는 반도체 제조 설비의 베이크 장치를 제공함에 있다.
본 발명의 다른 목적은, 가이드에 걸쳐져 비스듬히 로딩된 웨이퍼를 제위치로 손쉽게 이동시킬 수 있는 반도체 제조 설비의 베이크 장치를 제공함에 있다.
본 발명의 다른 목적은, 웨이퍼 전체 영역에 대해 고른 베이크를 실시하여 언디벨롭 및 CD 특성 저하 문제를 해소할 수 있도록 하는 반도체 제조 설비의 베이크 장치를 제공함에 있다.
본 발명의 다른 목적은, 웨이퍼 로스를 방지하여 반도체 디바이스의 수율을 향상시킬 수 있는 반도체 제조 설비의 베이크 장치를 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명에 따른 반도체 제조 설비의 베이크 장치는, 상부로부터 하부에 이르는 경사진 측벽을 가지는 외부 가이드와 상기 외부 가이드의 내부에 위치하고 있으며, 상기 외부 가이드 상부에 웨이퍼가 얹혀지는 오류가 발생할 경우, 상기 외부 가이드의 상부면의 오픈 영역으로 솟아올라 상기 외부 가이드와 하나로 일체되어 뾰족한 꼭지점을 가지며 비스듬한 측벽을 가지는 다면체 형상을 구현하여 웨이퍼가 상기 비스듬한 측벽을 따라 미끄러져 내릴 수 있도록 하는, 상하이동이 가능한 내부 가이드를 포함함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 보다 상세히 설명하기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 본 발명의 카테고리를 벗어나지 않는 범위내에서 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a 내지 도 2d는 본 발명의 바람직한 실시예에 따른 베이크 장치를 통해 웨이퍼의 위치가 바로잡아지는 과정을 설명하기 위한 순서도이다.
먼저, 도 2a를 참조하면, 웨이퍼(112)가 로딩되는 플레이트(100)가 형성되어 있고, 상기 플레이트(100)의 가장자리에는 로딩된 웨이퍼의 움직임을 방지하여 위 치를 고정시키기 위한 가이드로서, 외부 가이드(102) 및 내부 가이드(104)가 형성되어 있다. 그리고, 상기 내부 가이드(104)를 상하로 이동시키기 위한 구동축(106) 및 실린더(108)가 형성되어 있다. 그리고, 상기 플레이트(100)의 소정영역에는 로딩된 웨이퍼를 지지하는 스핀(110)이 형성되어 있다.
상기 외부 가이드(102) 및 내부 가이드(104)로 이루어진 2단구조의 가이드부는 본 발명의 핵심 구성으로서, 도 3a 및 도 3b를 참조하여 그 구조 및 동작을 상세히 살펴보기로 하자.
도 3a를 참조하면, 속이 빈 형태의 외부 가이드(102) 속에 내부 가이드(104)가 형성되어 있고, 상기 내부 가이드(104)에는 이를 상하로 이동시키기 위한 구동축(106)이 연결되어 있다.
플레이트상에 웨이퍼가 정상적으로 로딩될 경우에는 상기와 같은 상태를 유지하게 되나, 플레이트로 로딩되는 과정에서 웨이퍼의 위치가 정확히 어레인지 되지 못하여 상기 외부 가이드(102) 상부에 걸쳐지는 경우가 발생한다. 이러한 경우 웨이퍼가 플레이트 상에 수평으로 로딩되지 못하고 비스듬한 상태로 로딩되어 감광막이 균일하게 코팅되지 못할뿐더러 현상등의 후속공정에서도 언디벨롭등의 문제가 발생되어 웨이퍼 로스를 유발시키게 되는데, 종래에는 이러한 문제를 해소할 수 있는 방법이 없었다. 그러나, 본 발명에서는 도 3b에 도시된 것과 같이 구동축(106)에 의해 내부 가이드(104)가 외부 가이드(102) 상부의 오픈된 영역으로 솟아오를 수 있는 구조로 이루어져 있다. 따라서, 웨이퍼가 외부 가이드(102)에 걸쳐질 경우 도 3b에서와 같이 내부 가이드(104)가 돌출되어 꼭지점은 뾰족하고 경사진 측벽을 가지는 삼각뿔등의 다면체 형상을 이루게 되고, 이에 따라 웨이퍼가 미끄러져 내려 플레이트의 정확한 위치에 어레인지 되도록 한다.
계속해서, 도 2b를 참조하면, 감광막 스핀, 베이크등의 공정을 실시하기 위해 상기 웨이퍼(112)를 플레이트에 안착시키게 된다. 이러한 과정은 상기 웨이퍼(112)를 받치고 있는 스핀(110)이 하강함에 따라 이루어지게 되는데, 참조부호 B로 나타낸 것과 같이 웨이퍼(112)의 한쪽영역이 외부 가이드(102)에 걸쳐지는 오류가 발생하는 경우가 있다.
도 2c를 참조하면, 상기 웨이퍼(112)가 외부 가이드(102)에 걸쳐있는 상태에서, 상기 실린더(108)에 의해 구동축(106)이 들어 올려지게 된다. 상기 구동축(106)이 들어 올려짐에 따라 상기 구동축(106)에 연결되어 있는 내부 가이드(104) 또한 윗방향으로 상승하게 된다. 그 결과, 참조부호 C로 나타낸 것과 같이, 내부 가이드(104)가 외부 가이드(102) 상부의 오픈 영역으로 솟아오르게 되어 외부 가이드(102)에 걸쳐 있는 웨이퍼(112) 또한 들어올려지게 된다. 그 결과, 상기 외부 가이드(102)와 내부 가이드(104)가 하나로 합체되어 꼭지점이 뾰족하고 경사진 측면을 가지는 삼각뿔 등의 다면체 형상을 구현하게 되는데, 상기 웨이퍼(112)는 이러한 2단구조 가이드의 경사진 측벽을 따라 미끄러져 내리게 되는 것이다. 이때, 상기 외부 가이드(102)와 내부 가이드(104)로 구현될 수 있는 다면체 형상으로서는 삼각뿔 이외에도 피라밋 형태 또는 프리즘 형태등으로도 구현될 수 있다.
도 2d를 참조하면, 상기 외부 가이드(102) 상부의 오픈 영역을 통해 솟아오른 내부 가이드(104)로 인해 들어 올려졌던 웨이퍼(112)가 외부 가이드(102)와 내 부 가이드(104)로 이루어진 다면체 형상의 경사진 측벽을 따라 미끄러져 내려 플레이트(100)에 정확히 어레인지 된다.
이와 같이, 본 발명에서는 상기 도 2b의 도면부호 B로 나타낸 것과 같이, 플레이트의 소정 영역에 형성되어 있는 외부 가이드 상부에 웨이퍼가 걸쳐져 비스듬하게 로딩되더라도, 상기 외부 가이드(102) 및 상기 외부 가이드(102) 내부에 형성되어 있으며 상하 이동이 가능한 내부 가이드(104)로 인하여 웨이퍼(112)가 플레이트(100) 상에 정확히 어레인지 될 수 있다. 그 결과, 웨이퍼 전체 영역에 대해 균일한 열처리 공정을 실시할 수 있게 되어 종래의 언디벨롭(undevelop) 문제를 해소할 수 있고, CD 특성 또한 향상시켜 웨이퍼 로스를 줄일 수 있게 된다.
상기한 바와 같이 본 발명에서는, 상부로부터 하부에 이르는 경사진 측벽을 가지는 외부 가이드와 상기 외부 가이드 상부의 오픈된 영역으로 솟아올라 상기 외부 가이드와 하나로 일체되어 뾰족한 꼭지점을 가지며 비스듬한 측벽을 가지는 다면체 형상을 이루는 내부 가이드로 이루어진 2단구조의 가이드를 통해, 상기 외부 가이드에 웨이퍼가 걸쳐지는 오류가 발생하더라도 상기 2단구조 가이드의 비스듬한 측벽을 따라 웨이퍼가 미끄러지도록 한다. 그 결과, 웨이퍼 전체 영역에 대한 고른 열처리 공정이 가능하게 되어 언디벨롭 또는 CD 특성 저하 문제를 해소할 수 있고, 이로 인해 웨이퍼 로스를 줄이고 수율을 향상시킬 수 있게 된다.
Claims (4)
- 반도체 제조 설비의 베이크 장치에 있어서:상부로부터 하부에 이르는 경사진 측벽을 가지는 외부 가이드;상기 외부 가이드의 내부에 위치하고 있으며, 상기 외부 가이드 상부에 웨이퍼가 얹혀지는 오류가 발생할 경우, 상기 외부 가이드의 상부면의 오픈 영역으로 솟아올라 상기 외부 가이드와 하나로 일체되어 뾰족한 꼭지점을 가지며 비스듬한 측벽을 가지는 다면체 형상을 구현하여 웨이퍼가 상기 비스듬한 측벽을 따라 미끄러져 내릴 수 있도록 하는, 상하이동이 가능한 내부 가이드를 포함함을 특징으로 하는 반도체 제조 설비의 베이크 장치.
- 제 1항에 있어서, 상기 내부 가이드는 실린더에 연결된 구동축에 의해 상하로 이동됨을 특징으로 하는 반도체 제조 설비의 베이크 장치.
- 제 1항에 있어서, 상기 다면체 구조는 삼각뿔, 피라밋 또는 프리즘 형태임을 특징으로 하는 반도체 제조 설비의 베이크 장치.
- 반도체 제조 설비의 베이크 장치에 있어서:웨이퍼가 로딩되는 플레이트의 소정영역에 형성되어 있으며 상부로부터 하부로 이르는 비스듬한 측벽을 가지는 외부 가이드 및 상기 외부 가이드의 내부에 위치하고 있으며 실린더에 연결된 구동축에 의해 상기 외부 가이드 상부의 오픈된 영역으로 솟아올라 상기 외부 가이드와 합체되어 뾰족한 꼭지점과 비스듬한 측벽을 가지는 다면체 형상을 구현하는 내부 가이드로 이루어진 2단구조의 가이드부를 포함함을 특징으로 하는 반도체 제조 설비의 베이크 장치.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040059568A KR20060010953A (ko) | 2004-07-29 | 2004-07-29 | 반도체 제조 설비의 베이크 장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040059568A KR20060010953A (ko) | 2004-07-29 | 2004-07-29 | 반도체 제조 설비의 베이크 장치 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20060010953A true KR20060010953A (ko) | 2006-02-03 |
Family
ID=37121066
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020040059568A KR20060010953A (ko) | 2004-07-29 | 2004-07-29 | 반도체 제조 설비의 베이크 장치 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR20060010953A (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100811825B1 (ko) * | 2006-09-22 | 2008-03-10 | 세메스 주식회사 | 히터 및 상기 히터를 구비하는 베이크 장치 |
-
2004
- 2004-07-29 KR KR1020040059568A patent/KR20060010953A/ko not_active Application Discontinuation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100811825B1 (ko) * | 2006-09-22 | 2008-03-10 | 세메스 주식회사 | 히터 및 상기 히터를 구비하는 베이크 장치 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4853536B2 (ja) | 塗布、現像装置、塗布、現像方法及び記憶媒体 | |
US7977039B2 (en) | Rinse treatment method, developing treatment method and developing apparatus | |
CN109427553B (zh) | 保护晶圆免受斜面污染的半导体方法 | |
US8609545B2 (en) | Method to improve mask critical dimension uniformity (CDU) | |
JP5192016B2 (ja) | 半導体装置の製造方法及び半導体装置の製造装置 | |
JP4216238B2 (ja) | 塗布処理装置及び塗布処理方法 | |
JP6778548B2 (ja) | 基板処理装置及び基板処理方法 | |
JP2006332185A (ja) | 基板処理装置、及び基板処理方法 | |
US8069816B2 (en) | Coating film processing method and apparatus | |
CN109148270B (zh) | 成膜方法、存储介质和成膜系统 | |
JP4678740B2 (ja) | 塗布処理方法及び塗布処理装置 | |
KR100874900B1 (ko) | 반도체 웨이퍼 링 카세트 안전장치 | |
JP2007214506A (ja) | 基板の処理方法及びプログラム | |
KR20060010953A (ko) | 반도체 제조 설비의 베이크 장치 | |
JP7453757B2 (ja) | 基板処理装置、基板処理システムおよび基板処理方法 | |
JP5501085B2 (ja) | 基板処理方法 | |
JP2011129953A (ja) | 現像装置 | |
KR100619399B1 (ko) | 레지스트 코팅장치 | |
JP4807749B2 (ja) | 露光・現像処理方法 | |
JP5059082B2 (ja) | 基板の処理方法、プログラム及びコンピュータ記憶媒体 | |
CN113140448B (zh) | 一种半导体结构及其制作方法 | |
JP5501086B2 (ja) | 現像処理方法 | |
US9653293B2 (en) | Semiconductor device manufacturing method and semiconductor device manufacturing apparatus | |
KR20060006136A (ko) | 포토리소그라피 공정에 사용되는 그리퍼 | |
TW202347501A (zh) | 形成光阻圖案的方法和在基板上形成圖案的方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
WITN | Withdrawal due to no request for examination |