KR20060010383A

KR20060010383A - 메인 제어부와 부 제어부로 구성된 제어 시스템 및 버스연결 방법

Info

Publication number: KR20060010383A
Application number: KR1020040059061A
Authority: KR
Inventors: 블라디미르 가이두코프
Original assignee: 삼성전자주식회사
Priority date: 2004-07-28
Filing date: 2004-07-28
Publication date: 2006-02-02
Also published as: CN1728120A; KR100602204B1; US20060136609A1; CN100392630C; US7555583B2

Abstract

본 발명은 메인 제어부와 적어도 두 개의 부 제어부들로 구성된 제어 시스템에서 상기 메인 제어부와 부 제어부를 연결하고 있는 시스템 버스의 부하를 감소시킬 수 있는 방안을 제안한다. 이를 위해 메인 제어부와 상기 메인 제어부와 연결된 적어도 두 개의 부 제어부들로 구성된 제어시스템에서, 상기 메인 제어부와 적어도 두 개의 부 제어부들에 대해 중첩되지 않게 어드레스를 할당하고 상기 어드레스를 할당받은 적어도 두 개의 부 제어부들을 하나의 시리얼 버스를 이용하여 연결한다.

복합기, ASB, 메인 제어부, 부 제어부, 시리얼 버스

Description

메인 제어부와 부 제어부로 구성된 제어 시스템 및 버스 연결 방법{CONTROLL SYSTEM HAVE MAIN CONTROLLER AND PERIPHERAL CONTROLLER, METNOD FOR BUS CONNECTION}

도 1은 종래 복합기의 구조를 도시한 도면,

도 2는 도 1에 도시되어 있는 채널의 구조를 상세하게 도시한 도면,

도 3은 본 발명에 따른 복합기의 구조를 도시한 도면,

도 4는 도 3에 도시되어 있는 ASB의 구조를 상세하게 도시한 도면, 및

도 5는 본 발명에 따른 메인 제어부를 구성하고 있는 ASB와 디바이스를 구성하고 있는 부 제어부간에 데이터를 송수신하는 과정을 도시한 도면.

* 도면의 주요부분에 대한 부호의 설명 *

10 : 메인 제어부 20 내지 60 : 디바이스

110 : 중앙 프로세스 160, 65 : ASB

150 : 시스템 버스 140 : 브릿지

80 : 병렬 버스 70 : 스캐너

본 발명은 메인 제어부와 적어도 하나의 부 제어부로 구성된 제어 시스템에 관한 것으로서, 더욱 상세하게는 상기 제어 시스템을 구성하고 있는 시스템 버스의 부하를 감소시킬 수 있는 방법 및 시스템에 관한 것이다.

워크스테이션과 같은 대부분의 컴퓨터 아키텍처는 중앙 프로세서, 응용 프로세서 및 주변 기기(디바이스)와 같은 기능 블럭을 연결하기 위한 버스를 구비한다. 상기 각 블럭은 마스터 또는 슬레이브로 기능한다.

도 1은 일반적인 복합기(multi-functional peripheral: MFP)의 구성을 도시하고 있다. 상기 MFP는 중앙 프로세스(CPU)(110)를 포함하고 있는 메인 제어부(main controller)(10)와 각 디바이스들(20 내지 60)로 구성된다. 상기 메인 제어부(10)는 메모리를 포함하고 있는 중앙 프로세스(110)와 내부 디바이스(130), 복수 개의 채널들(120 내지 12N)로 구성된다. 상기 메인 제어부(10)는 시스템 버스(150)를 이용하여 복수 개의 채널들(120 내지 12N)과 연결된다.

각 디바이스들(20 내지 60)은 디바이스를 구성하고 있는 장치들을 제어하기 위한 제어부(미 도시)를 포함하고 있다. 이하 상기 디바이스에 포함되어 있는 제어부를 부 제어부(peripheral controller)라 한다. 상기 채널과 디바이스는 시리얼 라인을 이용하여 연결된다. 상기 도 1에서 도시되어 있는 바와 같이 복합기의 제어 시스템은 메인 제어부(10)와 각 디바이스를 구성하고 있는 부 제어부들로 구성된다.

이하 상기 도 1의 각 구성들에 대해 순차적을 알아보기로 한다. 상기 중앙 프로세스(110)는 그래픽 데이터를 처리하거나, 시스템 전체의 동작을 제어한다. 상 기 다바이스(20 내지 60)는 복합기를 구성하고 있는 주변 기기를 의미한다. 일 예로 디바이스1(20)은 사용자 인터페이스(표시부, 입력부(키보드)), 디바이스2(30)는 용지 공급부(duplex document feeder), 디바이스3(40)은 피니셔(finisher), 디바이스4(50)는 토너 카트리지(toner cartridge), 디바이스N(60)은 프린터 엔진(printer engine)으로 구성할 수 있다. 상술한 바와 같이 상기 디바이스(20 내지 60)는 부 제어부를 포함하고 있다.

일반적으로 상기 디바이스(20 내지 60)는 상기 중앙 프로세스(110)의 부하를 감소시키기 위해 독립적인 기능을 수행한다. 하지만, 상기 디바이스(20 내지 60)는 상기 중앙 프로세스(110)와 완전히 독립된 기능만을 수행하지 않는다. 즉, 상기 디바이스(20 내지 60)는 상기 중앙 프로세스(110)로부터 필요한 데이터를 전달받거나, 상기 중앙 프로세스(110)로 필요한 데이터를 전달한다. 상기 중앙 프로세스(110)와 상기 디바이스들(20 내지 60)은 시스템 버스(150)와 시리얼 라인을 이용하여 상기 데이터를 송수신한다.

이하 상기 중앙 프로세스(110)와 디바이스(20 내지 60)간의 데이터 송수신을 위한 시스템 버스(150)와 시리얼 라인에 대해 알아보기로 한다. 상기 도 1에서 시스템 버스(150)은 높은 데이터 전송율을 보장하는 버스이며, 상기 시리얼 라인은 상기 시스템 버스에 비해 상대적으로 낮은 데이터 전송율을 보장하는 라인이다.

상기 디바이스1(20)은 채널1(120)을 이용하여 중앙 프로세스(110)와 연결되어 있으며, 상기 디바이스2(30)는 채널2(121)를 이용하여 중앙 프로세스(110)와 연결된다. 상기 디바이스3(40)은 채널3(122)을 이용하여 상기 중앙 프로세스(110)와 연결되어 있으며, 상기 디바이스4(50)는 채널4(123)를 이용하여 상기 중앙 프로세스(110)와 연결된다. 상기 디바이스N(60)은 채널N(12N)을 이용하여 상기 중앙 프로세스(110)와 연결된다.

상기 중앙 프로세스(110)로 송수신되는 데이터는 데이터 양(크기)에 따라 구별된다. 즉, 데이터 양이 작은 제어 명령신호와 데이터 양이 큰 그래픽 데이터로 구분된다. 일반적으로 상기 디바이스1(20) 내지 디바이스N(60)은 데이터 양이 작은 제어 명령신호를 송수신하며, 상기 스캐너(70)는 데이터 양이 큰 그래픽 데이터를 상기 중앙 프로세스(110)로 전달한다.

따라서, 상기 디바이스1(20) 내지 디바이스N(60)은 낮은 데이터 전송율을 보장하는 라인을 이용하여 각 채널과 연결되어 있으며, 상기 스캐너(70)는 높은 데이터 전송율을 보장하는 병렬 버스(80)를 이용하여 브릿지(140)와 연결된다. 즉, 상기 스캐너(70)는 스캔한 데이터를 중앙 프로세스(110)로 전달하기 위해서는 높은 데이터 전송율을 보장하는 버스를 필요로 한다. 상기 브릿지(140)는 상기 메인 제어부(10)의 일부 기능을 할당받아 수행하고 있는 DMA(Direct Memory Access) 제어부와 입출력 프로세스를 구성하고 있다.

도 2는 상기 도 1에 도시되어 있는 채널의 구조를 도시하고 있다. 이하 상기 도 2를 이용하여 상기 채널의 구조에 대해 상세하게 알아보기로 한다.

도 2(a)는 범용 비동기 송수신기(universal asychronous receiver transmitter : UART)를 도시하고 있다. 상기 UART는 상기 채널 뿐만 아니라 상기 디바이스1 내지 디바이스N에도 내재되어 있다. 상기 도 2(a)에 도시되어 있는 바와 같이 상기 UATR는 데이터(data), 칩 선택(chip select :CS), 독출/기록(read/write :R/W), 클럭(CLR) 신호을 인터페이싱한다. 상기 메인 제어부에 포함되어 있는 채널은 상기 CS를 이용하여 상기 채널에 접속한다. 즉, 상기 CS는 상기 채널의 온/오프를 지시한다. 상기 R/W는 상기 채널로 데이터를 전송할지, 상기 채널로부터 데이터를 독출할지 여부를 지시한다. 상기 채널은 수신된 클럭을 이용하여 동기를 획득한다. 상기 채널은 시리얼 라인을 이용하여 해당 디바이스와 연결된다.

도 2(b)는 3개의 라인을 이용하여 3개의 제어 명령신호를 송수신하는 레지스터를 도시하고 있다. 즉, 상기 도 2(a)는 하나의 시리얼 라인을 이용하여 제어 명령신호를 송수신하지만, 상기 도 2(b)는 제어 명령신호별로 설정된 라인을 이용하여 제어 명령신호를 송수신한다.

상기 도 1에 도시되어 있는 바와 같이 상기 복합기는 복수개의 채널들을 이용함으로서, 상기 중앙 프로세스와 채널들간에 연결된 시스템 버스에 과부하를 초래하게 된다. 상기 중앙 프로세스와 채널간의 시스템 버스에 과부하가 초래되면, 상기 브릿지를 통해 상기 중앙 프로세스로 전달하는 그래픽 데이터는 원활하게 전송될 수 없게 된다. 또한, 상기 디바이스가 증가될 때 마다 상기 채널 역시 증가되므로, 제어 시스템의 변경없이 디바이스를 증가시킬 수 있는 방안이 필요하다. 또한, 상기 디바이스의 개수가 증가될수록 상기 시스템 버스의 부하는 증가된다.

상기 문제점을 해결하기 위한 본 발명의 목적은 중앙 프로세스와 채널간의 시스템 버스에서 발생되는 과부하를 감소시킬 수 있는 방법 및 시스템을 제안함에 있다.

본 발명의 다른 목적은 제어 시스템의 변경없이 중앙 프로세스와 연결되는 디바이스의 개수를 증가시킬 수 있는 방법 및 시스템을 제안함에 있다.

상기 본 발명의 목적들을 이루기 위해 메인 제어부와 상기 메인 제어부와 연결된 적어도 두 개의 부 제어부들로 구성된 제어시스템에서, 버스를 이용하여 상기 메인 제어부와 부 제어부를 연결하는 방법에 있어서, 상기 메인 제어부와 적어도 두 개의 부 제어부들에 중첩되지 않게 어드레스를 할당하는 단계; 및 상기 어드레스를 할당받은 메인 제어부와 부 제어부들을 하나의 시리얼 버스를 이용하여 연결하는 단계;로 이루어짐을 특징으로 하는 버스 연결 방법을 제안한다.

바람직하게, 상기 시리얼 버스는 양방향으로 데이터를 전송할 수 있는 버스이며, 상기 메인 제어부는 데이터를 수신할 부 제어부가 할당받은 어드레스를 포함하고 있는 데이터를 생성하고, 상기 생성한 데이터를 상기 시리얼 버스를 이용하여 상기 적어도 2개의 부 제어부들로 전달한다.

바람직하게, 상기 시리얼 버스로 전달받은 데이터에 포함되어 있는 어드레스와 자신의 어드레스가 동일하면 상기 전달받은 데이터가 지시하는 기능을 수행하며, 상기 전달받은 데이터에 포함되어 있는 어드레스와 자신의 어드레스가 동일하지 않으면 상기 전달받은 데이터를 폐기한다. 또한, 상기 메인 제어부와 송수신하는 데이터 양이 설정치를 초과하는 부 제어부는 별도의 버스를 이용하여 연결한다.

상기 본 발명의 목적들을 이루기 위해 고유한 어드레스를 할당받은 메인 제 어부; 및 하나의 시리얼 버스를 이용하여 상기 메인 제어부와 연결하는 고유한 어드레스를 할당받은 적어도 두 개의 부 제어부들:을 포함함을 특징으로 하는 제어 시스템을 제안한다.

바람직하게, 상기 메인 제어부는 상기 메인 제어부를 제어하는 중앙 프로세스와 상기 적어도 두 개의 부 제어부들과 연결되며, 어드레스를 할당받은 어드레스 시리얼 버스(ASB);를 포함한다. 상기 부 제어부는 고유한 어드레스를 할당받은 ASB를 포함한다.

이하, 첨부된 도면들을 참조하여 본 발명을 보다 상세하게 설명한다.

본 발명은 중앙 프로세스를 포함하고 있는 메인 제어부와 연결되는 복수 개의 부 제어부들을 하나의 버스를 이용하여 연결하는 방안을 제안한다. 또한, 상기 메인 제어부와 부 제어부에 고유한 어드레스를 할당함으로서, 각 구성들을 식별할 수 있게 하는 방안을 제안한다. 즉, 상기 메인 제어부와 부 제어부는 할당된 어드레스를 이용하여 데이터 통신을 수행한다.

도 3은 본 발명에 따른 복합기(multi-functional peripheral: MFP)의 구성을 도시하고 있다. 상기 MFP는 중앙 프로세스(110)를 포함하고 있는 메인 제어부(10)와 복수 개의 디바이스들(20 내지 60)로 구성된다. 상기 메인 제어부(10)는 메모리를 포함하고 있는 중앙 프로세스(110)와 내부 디바이스(130), 어드레스 시리얼 버스(address serial bus : ASB)(160), 브릿지(140)로 구성된다. 상기 구성들 이외에 다른 구성이 상기 메인 제어부(10)에 포함될 수 있으나, 설명의 편의를 상기 구성들에 한정하여 설명하기로 한다. 상기 중앙 프로세스(10)는 시스템 버스(150)를 이 용하여 상기 ASB(160), 브릿지(140)와 연결된다. 상기 도 3은 상기 도 1에 비해 시스템 버스(150)의 구조를 간단하게 구현하고 있다. 즉, 상기 중앙 프로세스(110)와 ASB(160)는 하나의 시스템 버스(150)를 이용하여 연결된다.

상기 각 디바이스(20 내지 60) 역시 ASB를 포함하고 있다. 본 발명과 관련하여 상기 ASB는 고유한 어드레스를 할당받는다. 일 예로 상기 ASB(160)는 어드레스0, 디바이스1(20)이 ASB는 어드레스1, 디바이스2(30)의 ASB는 어드레스2, 디바이스3(40)의 ASB는 어드레스3, 디바이스4(50)의 ASB는 어드레스4, 디바이스N(60)의 ASB는 어드레스N을 할당된다고 가정한다. 또한, 상기 복합기는 새로 추가될 다바이스에서 사용할 ASB(65)를 부가적으로 구성하고 있다. 상기 도 3은 하나의 ASB만을 부가적으로 구성되어 있지만, 사용자의 설정에 따라 적어도 2개의 ASB들을 구성할 수 있다. 상기 각 디바이스(20 내지 60)는 시리얼 라인을 이용하여 상기 ASB와 연결된다. 상기 ASB에서 수행되는 상세한 동작은 하기 도 4, 도 5에서 알아보기로 한다.

상기 브릿지(140)와 스캐너(70)는 병렬 버스(80)를 이용하여 연결된다. 상기 스캐너(70)는 많은 데이터를 상기 중앙 프로세스(110)로 전달하여야 하므로, 높은 데이터 전송율을 보장하여 버스를 이용하여 상기 브릿지(140)와 연결되어야 한다. 따라서, 상기 스캐너(70)와 브릿지(140)는 병렬 버스(80)를 이용하여 연결된다. 상기 브릿지(140)는 시스템 버스(150)를 이용하여 상기 중앙 프로세스(110)와 연결된다.

이하, 상기 도 3을 이용하여 어드레스를 이용하여 제어 명령신호를 송수신하는 과정에 대해 알아보기로 한다. 일 예로 상기 중앙 프로세스(110)는 상기 디바이 스1(20)로 전송할 제어 명령신호가 생성되었다고 가정한다.

상기 중앙 프로세스(110)는 상기 다바이스1(20)로 전송할 제어 명령신호가 생성되면, 상기 디바이스1(20)의 어드레스인 어드레스1인 포함된 제어 명령신호를 ASB(160)로 전달한다. 상기 ASB(160)는 전달받은 제어 명령신호를 상기 디바이스1(20) 내지 디바이스N(60)으로 전달한다. 상기 디바이스1(20) 내지 디바이스N(60)은 전달받은 제어 명령신호에 포함된 어드레스와 자신의 어드레스 비교한다. 상기 비교 결과 전달받은 제어 명령신호에 포함된 어드레스와 자신의 어드레스가 동일하면, 디바이스는 전달받은 제어 명령신호를 이용하여 해당 동작을 수행한다. 상기 비교 결과 전달받은 제어 명령신호에 포함된 어드레스와 자신의 어드레스가 동일하지 않으면, 디바이스는 전달받은 제어 명령신호를 폐기한다. 이 경우 상기 디바이스1(20)만이 상기 제어 명령신호를 전달받아 해당 동작을 수행한다.

이하, 상기 디바이스1(20)에서 상기 중앙 프로세스(110)로 전달할 제어 명령신호가 생성된 경우에 대해 알아보기로 한다. 상기 디바이스1(20)은 상기 ASB(160)의 어드레스인 어드레스0이 포함된 제어 명령신호를 상기 ASB(160), 디바이스2(30) 내지 디바이스N(60)으로 전송한다. 상기 ASB(160)는 상기 전달받은 제어 명령신호에 포함된 어드레스와 자신의 어드레스가 동일하므로, 상기 제어 명령신호를 상기 ASB(160)의 버퍼에 저장한다. 상기 ASB(160)는 상기 중앙 프로세스(110)의 제어 명령에 따라 상기 버퍼에 저장된 제어 명령신호를 상기 중앙 프로세스(110)로 전달한다. 이에 대해서는 하기 도 4(b)에서 알아보기로 한다.

도 4는 상기 도 3에 도시되어 있는 ASB의 구조를 도시하고 있다. 이하 상기 도 4에 도시되어 있는 ASB에 대해 순차적으로 알아보기로 한다.

상기 도 4(a)는 상기 ASB가 상기 중앙 프로세스에 내재되어 있는 구조를 도시하고 있다. 상기 도 4(a)는 내부 버스를 이용하여 상기 중앙 프로세스와 ASB를 연결한다. 상기 중앙 프로세스는 상기 내부 버스를 이용하여 상기 ASB를 제어하므로 상기 중앙 프로세스는 부하는 증가된다는 단점을 가지고 있다.

상기 도 4(b)는 상기 ASB가 상기 중앙 프로세스에 외장되어 있는 구조를 도시하고 있다. 상기 도 4(b)를 살펴보면, 상기 중앙 프로세스와 ASB는 데이터 버스, CS 버스, R/W 버스, 클럭 버스로 연결된다. 상기 데이터 버스는 상기 중앙 프로세스와 ASB간에 데이터를 송수신한다. 즉, 상기 ASB의 버퍼에 저장되어 있는 데이터(제어 명령신호)를 상기 중앙 프로세스로 전달하거나, 상기 중앙 프로세스가 생성한 제어 명령신호를 상기 ASB 버퍼로 전달한다.

상기 CS는 상기 ASB의 구동을 지시한다. 상기 ASB는 수신된 CS에 따라 온/오프 동작을 수행한다. 상기 R/W는 상기 중앙 프로세스가 상기 ASB로 데이터를 전송할지, 상기 ASB로부터 데이터를 수신할 지 여부를 지시한다. 즉, 상기 R(독출)이면 상기 ASB의 버퍼에 저장된 제어 명령신호를 독출하며, 상기 W(기록)이면 상기 ASB 버퍼에 제어 명령신호를 기록한다. 상기 ASB는 수신된 클럭을 이용하여 상기 중앙 프로세스와 동기를 획득한다.

상기 ASB는 상기 도 3에 도시되어 있는 바와 같이 시리얼 라인을 이용하여 각 디바이스와 연결된다. 즉, 상기 ASB와 상기 디바이스는 상기 시리얼 라인을 이용하여 상기 데이터를 송수신한다. 본 발명과 관련하여 상기 데이터는 데이터 양이 작은 제어 명령신호임은 상술한 바와 같다. 상기 ASB는 전송하는 제어 명령신호를 수신할 디바이스에 대응되는 어드레스를 상기 제어 명령신호에 부가하여 전송한다. 상기 어드레스는 사용자의 설정에 따라 상기 제어 명령신호의 전단 또는 후단에 부가될 수 있다.

이하, 도 5를 이용하여 상기 ASB(16)와 해당 디바이스(디바이스1(20))의 ASB간에 시리얼 라인을 이용하여 데이터를 송수신하는 과정에 대해 알아보기로 한다. 이하 먼저 도 5(a)에 대해 먼저 알아보기로 한다.

상기 도 5(a)는 두 개의 ASB들을 도시하고 있다. 이하에서는 상기 디바이스1의 ASB를 이용하여 설명하기로 하며, 설명의 편의를 위해 상기 디바이스1과 디바이스의 ASB를 동일한 개념으로 설명하기로 한다. 상기 두 개의 ASB들은 메인 제어부를 구성하고 있는 ASB(160)와 부 제어부를 구성하고 있는 ASB(20)로 구분된다. 이하, 하나의 시리얼 라인을 이용하여 상기 ASB(160)에서 ASB(20)로 데이터를 전송하는 과정에 대해 알아보기로 한다.

각 ASB는 두 개의 앰프(amp)로 구성된다. 상기 ASB(160)가 ASB(20)로 전달하는 데이터는 앰프(500)로부터 엠프(506)로 전달되며, 상기 ASB(20)에서 ASB(160)로 전달하는 데이터는 앰프(504)로부터 엠프(502)로 전달된다. 이와 같은 동작으로 인해 상기 ASB(160)와 ASB(20)는 하나의 시리얼 라인을 이용하여 데이터를 송수신할 수 있게 된다.

상기 도 5(a)는 두 개의 ASB가 상호 연결되어 있는 구조를 도시하고 있다. 하지만, 상기 도 3에 도시되어 있는 바와 같이 적어도 3개의 ASB가 상호 연결될 수 있다. 즉, 와이어드 앤드 메카니즘(wired-AND mechanism)으로 연결될 수 있다.

도 5(b)는 역시 두 개의 ASB를 도시하고 있다. 상기 도 5(b)에서 수행되는 동작은 상기 도 5(a)에서 수행되는 동작과 동일하다. 다만, 상기 도 5(b)는 차분 시리얼 라인을 사용함으로서 상기 도 5(a)에 비해 안정적으로 데이터를 송수신할 수 있다.

도 4(c) 역시 시리얼 라인을 이용하여 디바이스를 구성하고 있는 ASB와 데이터를 송수신하는 구조를 도시하고 있다. 상기 도 4(c)에 도시되어 있는 바와 같이 ASB는 상기 중앙 프로세스에 내재되어 있는 구조를 도시하고 있다. 시리얼 라인을 이용하여 상기 디바이스로부터 데이터를 수신하거나, 상기 디바이스로 데이터를 전송한다.

상기에서는 복합기를 구성하고 있는 장치들간의 버스 연결에 대해 알아보았으나, 이에 한정되는 것은 아니다. 즉, 일반적은 메인 제어부와 복수 개의 부 제어부들로 구성된 시스템은 상술한 ASB를 이용하여 데이터를 송수신할 수 있다.

본 발명은 중앙 프로세스와 디바이스들간에 연결된 시스템 버스의 부하를 감소시키기 위해 어드레스가 할당된 ASB를 제안한다. 상기 어드레스가 할당된 ASB를 이용하여 상기 중앙 프로세스는 해당 디바이스로 연결된다. 이로 인해 본 발명에서 시스템 버스는 간단한 구조를 가지게 되며, 과부하를 방지할 수 있게 된다.

이상에서는 본 발명의 바람직한 실시예에 대해서 도시하고 설명하였으나, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발 명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위 내에 있게 된다.

Claims

메인 제어부와 상기 메인 제어부와 연결된 적어도 두 개의 부 제어부들로 구성된 제어시스템에서, 버스를 이용하여 상기 메인 제어부와 부 제어부를 연결하는 방법에 있어서,

상기 메인 제어부와 적어도 두 개의 부 제어부들에 대해 중첩되지 않게 어드레스를 할당하는 단계; 및

상기 어드레스를 할당받은 메인 제어부와 부 제어부들을 하나의 시리얼 버스를 이용하여 연결하는 단계;로 이루어짐을 특징으로 하는 버스 연결 방법.
제 1항에 있어서,

상기 시리얼 버스는 양방향으로 데이터를 전송함을 특징으로 하는 버스 연결 방법.
제 1항에 있어서,

상기 메인 제어부는 데이터를 수신할 부 제어부가 할당받은 어드레스를 포함하고 있는 데이터를 생성하고, 상기 생성한 데이터를 상기 시리얼 버스를 이용하여 상기 적어도 2개의 부 제어부들로 전달함을 특징으로 하는 상기 버스 연결 방법.
제 3항에 있어서, 상기 시리얼 버스로 전달받은 데이터에 포함되어 있는 어드레스와 자신의 어드레스가 동일하면 상기 전달받은 데이터가 지시하는 기능을 수행하며, 상기 전달받은 데이터에 포함되어 있는 어드레스와 자신의 어드레스가 동일하지 않으면 상기 전달받은 데이터를 폐기함을 특징으로 하는 상기 버스 연결 방법.
제 1항에 있어서, 상기 메인 제어부와 송수신되는 데이터 양이 설정치를 초과하는 부 제어부는 별도의 버스를 이용하여 연결함을 특징으로 하는 상기 버스 연결 방법.
고유한 어드레스를 할당받은 메인 제어부; 및

하나의 시리얼 버스를 이용하여 상기 메인 제어부와 연결되는 고유한 어드레스를 할당받은 적어도 두 개의 부 제어부들:을 포함함을 특징으로 하는 제어 시스템.
제 6항에 있어서, 상기 메인 제어부는,

상기 메인 제어부를 제어하는 중앙 프로세스; 및

상기 적어도 두 개의 부 제어부들과 연결되며, 어드레스를 할당받은 어드레 스 시리얼 버스(ASB);를 포함함을 특징으로 하는 상기 제어 시스템.
제 6항에 있어서, 상기 부 제어부는,

고유한 어드레스를 할당받은 ASB를 포함함을 특징으로 하는 상기 제어 시스템.
제 6항에 있어서,

상기 메인 제어부와 송수신되는 데이터 양이 설정치를 초과하는 부 제어부는 별도의 버스를 이용하여 상기 메인 제어부와 연결함을 특징으로 하는 상기 제어 시스템.
제 9항에 있어서, 상기 메인 제어부와 송수신되는 데이터 양이 설정치를 초과하는 부 제어부는 브릿지를 경유하여 상기 메인 제어부와 연결됨을 특징으로 하는 상기 제어 시스템.
제 6항에 있어서,

상기 시리얼 버스는 양방향으로 데이터를 전송함을 특징으로 하는 상기 제어 시스템.