KR20060009649A - Ｂｇａ 패키지 기판 및 그 제작 방법 - Google Patents

Ｂｇａ 패키지 기판 및 그 제작 방법 Download PDF

Info

Publication number
KR20060009649A
KR20060009649A KR1020040058313A KR20040058313A KR20060009649A KR 20060009649 A KR20060009649 A KR 20060009649A KR 1020040058313 A KR1020040058313 A KR 1020040058313A KR 20040058313 A KR20040058313 A KR 20040058313A KR 20060009649 A KR20060009649 A KR 20060009649A
Authority
KR
South Korea
Prior art keywords
pattern
layer
outer layer
solder ball
pad pattern
Prior art date
Application number
KR1020040058313A
Other languages
English (en)
Other versions
KR100557540B1 (ko
Inventor
윤경로
신영환
이태곤
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020040058313A priority Critical patent/KR100557540B1/ko
Priority to US10/969,403 priority patent/US7408261B2/en
Priority to JP2004309685A priority patent/JP4126038B2/ja
Publication of KR20060009649A publication Critical patent/KR20060009649A/ko
Application granted granted Critical
Publication of KR100557540B1 publication Critical patent/KR100557540B1/ko
Priority to US12/125,979 priority patent/US7802361B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/24—Reinforcing the conductive pattern
    • H05K3/243—Reinforcing the conductive pattern characterised by selective plating, e.g. for finish plating of pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85444—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01011—Sodium [Na]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0352—Differences between the conductors of different layers of a multilayer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09536—Buried plated through-holes, i.e. plated through-holes formed in a core before lamination
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09736—Varying thickness of a single conductor; Conductors in the same plane having different thicknesses
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03—Metal processing
    • H05K2203/0353—Making conductive layer thin, e.g. by etching
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/05—Patterning and lithography; Masks; Details of resist
    • H05K2203/0562—Details of resist
    • H05K2203/0574—Stacked resist layers used for different processes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/05—Patterning and lithography; Masks; Details of resist
    • H05K2203/0562—Details of resist
    • H05K2203/0577—Double layer of resist having the same pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • H05K3/061—Etching masks
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/425—Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern
    • H05K3/427—Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern initial plating of through-holes in metal-clad substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/429—Plated through-holes specially for multilayer circuits, e.g. having connections to inner circuit layers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4652—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49128—Assembling formed circuit to base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49133—Assembling to base an electrical component, e.g., capacitor, etc. with component orienting
    • Y10T29/49135—Assembling to base an electrical component, e.g., capacitor, etc. with component orienting and shaping, e.g., cutting or bending, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49147—Assembling terminal to base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Manufacturing Of Printed Circuit Boards (AREA)

Abstract

본 발명에 따른 BGA(Ball Grid Array) 패키지 기판은 회로 패턴 및 와이어 본딩 패드 패턴(wire bonding pad pattern)을 포함하는 패턴이 형성된 제 1 외층; 회로 패턴 및 솔더 볼 패드 패턴(solder ball pad pattern)을 포함하는 패턴이 형성된 제 2 외층; 상기 제 1 외층 및 제 2 외층 사이에 형성된 절연층; 상기 제 1 외층 및 제 2 외층간을 전기적으로 연결하는 제 1 외부 비아홀(via hole); 및 상기 제 1 외층 및 제 2 외층상에 각각 형성되며, 상기 와이어 본딩 패드 패턴 및 상기 솔더 볼 패드 패턴에 대응하는 부분이 열려있는 솔더 레지스트층(solder resist layer);을 포함하고, 상기 솔더 볼 패드 패턴의 두께가 상기 제 2 외층의 회로 패턴의 두께보다 작은 것을 특징으로 한다.
BGA, BGA 패키지 기판, 와이어 본딩, 솔더 볼, CSP, 인쇄회로기판

Description

ＢＧＡ 패키지 기판 및 그 제작 방법{BGA package board and method for manufacturing the same}
도 1a 내지 도 1k는 종래의 BGA 패키지 기판의 제작 방법의 흐름을 나타내는 단면도이다.
도 2는 도 1a 내지 도 1k의 방법으로 제작된 BGA 패키지 기판에 반도체 칩을 실장한 CSP 제품의 단면도이다.
도 3a 내지 도 3o는 본 발명의 일실시예에 따른 BGA 패키지 기판의 제작 방법의 흐름을 나타내는 단면도이다.
도 4는 도 3a 내지 도 3o의 방법으로 제작된 BGA 패키지 기판에 반도체 칩을 실장한 CSP 제품의 단면도이다.
*도면의 주요 부분에 대한 부호의 설명*
100 : 원판
110 : 동박 적층판의 절연수지층
120, 120' : 동박 적층판의 동박층
130, 130' : 절연층
140, 140' : 동박
150, 150' : 동도금층
160, 160' : 솔더 레지스트
170, 170' : 금도금층
180 : 와이어 본딩
190 : 솔더 볼
200a, 200a', 200b, 200b' : 드라이 필름
300, 300' : 아트 워크 필름
310, 310' : 아트 워크 필름의 인쇄되지 않은 부분
320, 320' : 아트 워크 필름의 인쇄된 검은 부분
400 : 접착제
500 : 반도체 칩
본 발명은 BGA(Ball Grid Array) 패키지 기판 및 그 제작 방법에 관한 것으로, 보다 상세하게는 솔더 볼 패드(solder ball pad)의 두께를 조절하여 솔더 볼들간의 접합을 방지한 BGA 패키지 기판 및 그 제작 방법에 관한 것이다.
최근 BGA 패키지 기판은 전자제품의 소형화, 고집적화 및 다기능화에 따라 경박단소 및 고밀도의 미세 회로 패턴을 구현하기 위하여 급속한 기술 개발이 이루어지고 있다. 특히, 경박단소 및 미세 회로 패턴은 반도체 칩이 BGA 패키지 기판상에 실장되는 CSP(Chip-Sized Package) 제품에서 크게 요구되고 있다.
도 1a 내지 도 1k는 종래의 BGA 패키지 기판의 제작 방법의 흐름을 나타내는 단면도이고, 도 2는 도 1a 내지 도 1k의 방법으로 제작된 BGA 패키지 기판에 반도체 칩을 실장한 CSP 제품의 단면도이다.
도 1a에서와 같이, 절연수지층(11) 및 회로패턴이 형성된 동박층(12, 12')을 포함하는 동박적층판(copper clad laminate)의 양면에 프리프레그(13, 13')와 동박(14, 14')을 각각 적층한 원판(10)을 준비한다.
도 1b에서와 같이, 원판(10)의 상하 동박(14, 14')의 회로 연결을 위하여 비아홀(via hole; a)을 가공한다.
도 1c에서와 같이, 형성된 비아홀(a)의 전기적 연결을 위하여 원판(10)의 상하 동박(14, 14') 및 비아홀(a)의 측벽에 동도금층(15, 15')을 형성한다.
도 1d에서와 같이, 원판(10)의 상하 동도금층(15, 15')에 드라이 필름(dry film; 20, 20')을 각각 도포한다.
도 1e에서와 같이, 소정의 패턴이 인쇄된 아트 워크 필름(art work film; 도시되지 않음)을 이용하여 드라이 필름(20, 20')을 노광 및 현상함으로써, 드라이 필름(20, 20')에 소정의 패턴을 형성한다. 여기서 소정의 패턴은 회로패턴, 비아홀(a)의 랜드(land), 와이어 본딩 패드 패턴(wire bonding pad pattern), 솔더 볼 패드 패턴(solder ball pad pattern)을 포함한다.
도 1f에서와 같이, 소정의 패턴이 형성된 드라이 필름(20, 20')을 에칭 레지스트(etching resist)로 사용하고, 원판(10)을 에칭액에 침수시킴으로써, 드라이 필름(20, 20')의 소정의 패턴에 대응하는 부분을 제외한 나머지 부분의 상하 동박 (14, 14') 및 동도금층(15, 15')을 에칭하여 제거한다.
도 1g에서와 같이, 원판(10)의 상하 양면에 도포된 드라이 필름(20, 20')을 박리하여 제거한다.
도 1h에서와 같이, 원판(10)에 솔더 레지스트(solder resist; 16, 16')를 도포한 후, 가건조시킨다.
도 1i에서와 같이, 원판(10)의 상하 솔더 레지스트(16, 16')에 솔더 레지스트 패턴이 인쇄된 아트 워크 필름(30, 30')을 밀착시킨 후, 솔더 레지스트(16, 16')를 노광 및 현상함으로써, 솔더 레지스트 패턴에 대응하는 솔더 레지스트(16, 16')를 경화시킨다. 여기서 아트 워크 필름(30, 30')의 솔더 레지스트 패턴이 인쇄된 검은 부분(32, 32')은 노광 공정에서 자외선이 투과하지 못하고, 인쇄되지 않은 부분(31, 31')은 자외선이 투과하여 솔더 레지스트(16, 16')를 경화시키게 된다.
도 1j에서와 같이, 아트 워크 필름(30, 30')을 제거한 후, 경화되지 않은 부분의 솔더 레지스트(16, 16')를 제거하여 솔더 레지스트 패턴을 형성한다.
도 1k에서와 같이, 원판(10)의 상부 솔더 레지스트(16) 패턴의 개구부(b)인 와이어 본딩 패드에 금도금층(17)을 형성하고, 원판(10)의 하부 솔더 레지스트(16') 패턴의 개구부(c)인 솔더 볼 패드에 금도금층(17')을 형성한다.
이후, 접착제(40)를 이용하여 반도체 칩(50)을 실장하고, 와이어 본딩(18) 및 솔더 볼(19)을 형성하면, 도 2에 나타낸 바와 같은 CSP 제품이 형성된다.
상술한 BGA 패키지 기판에 대한 제작 방법에 관련하여, 본 출원인이 1995년 11월 14일 출원한 대한민국특허등록번호 제 344,618 호에 기술되어 있다.
현재, 이러한 CSP 제품에서 사용되는 BGA 패키지 기판의 솔더 볼(19)들간의 피치(pitch)가 계속적으로 줄어들고 있는 추세이다(즉, 0.8mm → 0.65mm → 0.5mm → 0.4mm 이하로 줄어들고 있다).
상술한 제작 방법으로 제작된 종래의 BGA 패키지 기판은 솔더 볼(19)들간의 피치가 0.65mm 이상인 경우에서는 CSP 제품을 제조하는데 큰 문제가 없었다.
그러나, 솔더 볼(19)들단의 피치가 0.5mm 이하로 줄어드는 경우, 도 2의 점선의 원으로 표시된 부분(d)과 같이, 인접한 솔더 볼(19)들간에 접합이 되기 쉬운 문제점이 있었다.
특히, 이러한 솔더 볼(19)들간에 접합이 되는 현상은 BGA 패키지 기판을 메인 기판에 실장하는 과정에서 보다 쉽게 발생하기 때문에, 최종 전자제품의 신뢰도를 저하시키는 문제점도 있었다.
상기 문제점을 해결하기 위한 본 발명의 기술적 과제는 솔더 볼들간에 접합을 방지하기 위한 BGA 패키지 기판 및 그 제작 방법을 제공하는 것이다.
본 발명의 다른 기술적 과제는 소형화, 고집적화 및 다기능화의 전자제품에서 요구되는 고밀도의 솔더 볼을 형성할 수 있는 BGA 패키지 기판 및 그 제작 방법을 제공하는 것이다.
상기 기술적 과제를 해결하기 위하여, 본 발명에 따른 BGA(Ball Grid Array) 패키지 기판은 회로 패턴 및 와이어 본딩 패드 패턴(wire bonding pad pattern)을 포함하는 패턴이 형성된 제 1 외층; 회로 패턴 및 솔더 볼 패드 패턴(solder ball pad pattern)을 포함하는 패턴이 형성된 제 2 외층; 상기 제 1 외층 및 제 2 외층 사이에 형성된 절연층; 상기 제 1 외층 및 제 2 외층간을 전기적으로 연결하는 제 1 외부 비아홀(via hole); 및 상기 제 1 외층 및 제 2 외층상에 각각 형성되며, 상기 와이어 본딩 패드 패턴 및 상기 솔더 볼 패드 패턴에 대응하는 부분이 열려있는 솔더 레지스트층(solder resist layer);을 포함하고, 상기 솔더 볼 패드 패턴의 두께가 상기 제 2 외층의 회로 패턴의 두께보다 작은 것을 특징으로 한다.
본 발명에 따른 BGA 패키지 기판은 회로 패턴이 형성되어 있는 다수의 회로층, 상기 다수의 회로층 사이에 각각 형성되는 다수의 절연수지층 및 상기 회로층들간을 전기적으로 연결하는 내부 비아홀을 포함하고, 상기 절연층의 내부에 형성되는 내층; 및 상기 외층과 상기 내층의 회로층간의 전기적으로 연결하는 제 2 외부 비아홀;을 더 포함하는 것이 바람직하다.
본 발명에 따른 BGA 패키지 기판은 상기 와이어 본딩 패드 패턴 및 상기 솔더 볼 패드 패턴상에 형성되는 금도금층을 더 포함하는 것이 바람직하다.
본 발명에 따른 BGA 패키지 기판은 상기 와이어 본딩 패드 패턴과 금도금층사이, 및 상기 솔더 볼 패드 패턴과 금도금층사이에 형성되는 니켈도금층을 더 포함하는 것이 바람직하다.
본 발명에 따른 BGA 패키지 기판은 상기 솔더 볼 패드 패턴의 금도금층상에 형성되는 솔더 볼(solder ball)을 더 포함하는 것이 바람직하다.
상기 기술적 과제를 해결하기 위하여, 본 발명에 따른 BGA 패키지 기판의 제작 방법은 (A) 제 1 외층, 제 2 외층 및 상기 제 1 외층과 제 2 외층 사이에 형성되는 절연층을 포함하는 원판을 제공하는 단계; (B) 상기 제 1 외층에 회로 패턴 및 와이어 본딩 패드 패턴을 포함하는 패턴이 형성하고, 상기 제 2 외층에 회로 패턴 및 솔더 볼 패드 패턴을 포함하는 패턴을 형성하는 단계; (C) 상기 제 1 외층 및 제 2 외층에 솔더 레지스트를 도포한 후, 상기 와이어 본딩 패드 패턴 및 상기 솔더 볼 패드 패턴에 대응하는 부분이 열려있는 솔더 레지스트 패턴을 형성하는 단계; 및 (D) 상기 제 2 외층의 솔더 볼 패드 패턴을 부분 에칭하는 단계;를 포함하는 것을 특징으로 한다.
본 발명에 따른 BGA 패키지 기판의 제작 방법은 상기 (A) 단계 이후에, (E) 상기 원판에 제 1 외부 비아홀을 형성하는 단계; 및 (F) 상기 원판의 외층 및 상기 제 1 외부 비아홀의 측벽에 동도금층을 형성하는 단계;를 더 포함하는 것이 바람직하다.
본 발명에 따른 BGA 패키지 기판의 제작 방법은 상기 (D) 단계 이후에, (E) 상기 와이어 본딩 패드 패턴 및 상기 솔더 볼 패드 패턴상에 니켈도금층을 형성하는 단계; (F) 상기 와이어 본딩 패드 패턴 및 상기 솔더 볼 패드 패턴의 니켈도금층상에 금도금층을 형성하는 단계; 및 (G) 상기 솔더 볼 패드 패턴의 금도금층상에 솔더 볼을 형성하는 단계;를 더 포함하는 것이 바람직하다.
본 발명에 따른 BGA 패키지 기판의 제작 방법의 상기 (D) 단계는, (D-1) 상기 제 2 외층의 솔더 레지스트상에 에칭 레지스트를 도포한 후, 상기 에칭 레지스 트를 노광 및 현상하여 상기 솔더 볼 패드 패턴에 대응하는 부분이 열려진 에칭 레지스트 패턴을 형성하는 과정; (D-2) 상기 에칭 레지스트 패턴을 이용하여, 상기 솔더 볼 패드 패턴을 부분 에칭하는 과정; 및 (D-3) 상기 에칭 레지스트를 제거하는 과정;을 포함하는 것이 바람직하다.
본 발명에 따른 BGA 패키지 기판의 제작 방법의 상기 (D-2) 과정의 상기 솔더 볼 패드 패턴을 부분 에칭하는 과정은 에칭액 분무 방식을 포함하는 습식 방식을 이용하여 상기 솔더 볼 패드 패턴을 부분 에칭하는 것이 바람직하다.
본 발명에 따른 BGA 패키지 기판의 제작 방법의 상기 (D-2) 과정의 상기 솔더 볼 패드 패턴을 부분 에칭하는 과정은 플라즈마 에칭 방식을 포함하는 건식 방식을 이용하여 상기 솔더 볼 패드 패턴을 부분 에칭하는 것이 바람직하다.
이하, 도면을 참조하여 본 발명에 따른 BGA(Ball Grid Array) 패키지 기판 및 그 제작 방법을 상세히 설명하기로 한다.
도 3a 내지 도 3o는 본 발명의 일실시예에 따른 BGA 패키지 기판의 제작 방법의 흐름을 나타내는 단면도이고, 도 4는 도 3a 내지 도 3o의 방법으로 제작된 BGA 패키지 기판에 반도체 칩을 실장한 CSP(Chip-Sized Package) 제품의 단면도이다.
도 3a에서와 같이, 절연수지층(110) 및 회로패턴이 형성된 동박층(120, 120')을 포함하는 동박적층판(copper clad laminate)의 양면에 절연층(130, 130')(예를 들면, 프리프레그(prepreg))과 동박(140, 140')을 각각 적층한 원판(100)을 준비한다.
여기서 원판(100)의 내층으로 사용된 동박 적층판의 종류에는 그 용도에 따라, 유리/에폭시 동박 적층판, 내열수지 동박 적층판, 종이/페놀 동박 적층판, 고주파용 동박 적층판, 플렉시블 동박 적층판(flexible copper clad laminate), 복합 동박 적층판 등의 여러 가지가 있다. 그러나, 인쇄회로기판의 제조에는 주로 사용되는 절연수지층(110)에 동박층(120, 120')이 입혀진 유리/에폭시 동박 적층판을 사용하는 것이 바람직하다.
실시예에서, 원판(100)의 내층(즉, 원판(100)의 내부에 회로패턴이 형성된 동박층(120, 120'))이 2층인 구조가 도시되어 있으나, 사용 목적이나 용도에 따라 내층이 4층 및 6층 등의 다층의 구조인 원판(100)을 사용할 수 있다. 또한, 내층이 없는 원판(100)(예를 들면, 동박 적층판을 직접 원판(100)으로 사용하는 경우)을 사용할 수도 있다.
또한, 실시예에서, 외층(즉, 원판(100)의 외부에 회로패턴이 형성될 동박층(140, 140'))을 형성하기 위하여 동박 적층판의 양면에 절연층(130, 130')과 동박(140, 140')을 각각 적층하였으나, 동박 적층판의 양면에 RCC(Resin Coated Copper)를 각각 적층하여 외층을 형성할 수도 있다.
도 3b에서와 같이, 원판(100)의 상하 동박(140, 140')의 회로 연결을 위하여 비아홀(via hole; A)을 형성한다.
여기서 비아홀(A)을 형성하는 과정은 CNC 드릴(Computer Numerical Control drill) 또는 레이저 드릴을 사용하여 사전에 설정된 위치에 따라 비아홀(A)을 형성하는 방식을 사용하는 것이 바람직하다.
CNC 드릴을 이용하는 방식은 양면 인쇄회로기판의 비아홀(A)이나 다층 인쇄회로기판의 도통홀(through hole)을 형성 시에 적당하다. 이러한 CNC 드릴을 이용하여 비아홀(A) 또는 도통홀을 가공한 후에, 드릴링 시 발생하는 동박(140, 140')의 버(burr), 비아홀(A) 측벽의 먼지, 동박(140, 140') 표면의 먼지 등을 제거하는 디버링(deburring) 공정을 수행하는 것이 바람직하다. 이 경우, 동박(140, 140') 표면에 거칠기(roughness)가 부여됨으로써, 이후 동도금 공정에서 동과의 밀착력이 향상되는 장점이 있다.
레이저를 이용하는 방식은 다층 인쇄회로기판의 마이크로 비아홀(micro via hole)을 형성 시에 적당하다. 이러한 레이저를 이용하는 방식으로, YAG 레이저(Yttrium Aluminum Garnet laser)를 이용하여 동박(140, 140')과 절연층(130, 130')을 동시에 가공할 수도 있고, 비아홀(A)이 형성될 부분의 동박(140, 140')을 식각한 후 이산화탄소 레이저(CO2 laser)를 이용하여 절연층(130, 130')을 가공할 수도 있다.
한편, 비아홀(A)을 형성한 후에, 형성 시 발생하는 열로 인하여 절연층(130, 130') 등이 녹아서 비아홀(A)의 측벽에 발생하는 스미어(smear)를 제거하는 디스미어(desmear) 공정을 수행하는 것이 바람직하다.
도 3c에서와 같이, 형성된 비아홀(A)의 전기적 연결을 위하여 원판(100)의 상하 동박(140, 140') 및 비아홀(A)의 측벽에 동도금층(150, 150')을 형성한다.
여기서 원판(100)의 비아홀(A)의 측벽이 절연수지층(110) 및 절연층(130, 130')이므로, 비아홀(A) 형성 후 바로 전해 동도금을 수행할 수 없다.
따라서, 형성된 비아홀(A)의 전기적 연결 및 전해 동도금 수행하기 위하여 무전해 동도금을 수행한다. 무전해 동도금은 절연체에 대한 도금이므로, 전기를 띤 이온에 의한 반응을 기대할 수 없다. 이러한 무전해 동도금은 석출반응에 의해 이루어지며, 석출반응은 촉매에 의해 촉진된다. 도금액으로부터 동이 석출되기 위해서는 도금하려는 재료의 표면에 촉매가 부착되어야 한다. 이는 무전해 동도금이 많은 전처리를 필요로 함을 나타낸다.
일실시예로, 무전해 동도금 공정은 탈지(cleanet) 과정, 소프트 부식(soft etching) 과정, 예비 촉매처리(pre-catalyst) 과정, 촉매처리 과정, 활성화(accelerator) 과정, 무전해 동도금 과정 및 산화방지 처리 과정을 포함한다.
탈지 과정에서, 상하 동박(140, 140') 표면에 존재하는 산화물이나 이물질, 특히 유지분 등을 산 또는 알칼리 계면활성제가 포함된 약품으로 제거한 후, 계면활성제를 완전히 수세한다.
소프트 부식 과정에서, 상하 동박(140, 140') 표면에 미세한 거칠기(예를 들면, 약 1㎛∼2㎛)를 만들어 도금단계에서 동입자가 균일하게 밀착되도록 하며, 탈지 과정에서 처리되지 않은 오염물을 제거한다.
예비 촉매처리 과정에서, 낮은 농도의 촉매약품에 원판(100)을 담금으로써, 촉매처리 단계에서 사용되는 약품이 오염되거나 농도가 변화하는 것을 방지한다. 더욱이, 같은 성분의 약품조에 원판(100)을 미리 담그는 것이므로 촉매처리가 보다 활성화되는 효과가 있다. 이러한 예비 촉매처리 과정은 1%∼3%로 희석된 촉매약품 을 사용하는 것이 바람직하다.
촉매처리 과정에서, 원판(100)의 동박(140, 140')과, 절연수지층(110) 및 절연층(130, 130')면(즉, 비아홀(A)의 측벽)에 촉매입자를 입혀준다. 촉매입자는 Pd-Sn 화합물을 사용하는 것이 바람직하며, 이 Pd-Sn 화합물은 도금되는 입자인 Cu2 +와 Pd2 -가 결합하여 도금을 촉진하는 역할을 한다.
무전해 동도금 과정에서, 도금액은 CuSO4, HCHO, NaOH 및 기타 안정제로 이루어지는 것이 바람직하다. 도금반응이 지속되기 위해서는 화학 반응이 균형을 이루어야 하며, 이를 위해 도금액의 조성을 제어하는 것이 중요하다. 조성을 유지하기 위해서는 부족한 성분의 적절한 공급, 기계 교반, 도금액의 순화 시스템 등이 잘 운영되어야 한다. 반응의 결과로 발생되는 부산물을 위한 여과장치가 필요하며, 이를 활용함으로써 도금액의 사용시간이 연장될 수 있다.
산화방지 처리 과정에서, 무전해 동도금 후에 잔존하는 알칼리 성분으로 인해 도금막이 산화되는 것을 방지하기 위해 산화방지막을 전면에 코팅한다.
그러나, 상술한 무전해 동도금 공정은 일반적으로 전해 동도금에 비하여 물리적 특성이 떨어지므로 얇게 형성한다.
무전해 동도금이 완료된 후, 원판(100)을 동도금 작업통에 침식시킨 후 직류 정류기를 이용하여 전해 동도금을 수행한다. 이러한 전해 동도금은 도금될 면적을 계산하여 직류 정류기에 적당한 전류를 동을 석출하는 방식을 사용하는 것이 바람직하다.
전해 동도금은 동도금층의 물리적 특성이 무전해 동도금층보다 우수하고, 두꺼운 동도금층을 형성하기 용이한 장점이 있다.
도 3d에서와 같이, 원판(100)의 상하 동도금층(150, 150')에 드라이 필름(dry film; 200a, 200a')을 각각 도포한다.
여기서 드라이 필름(200a, 200a')은 커버 필름(cover film), 포토레지스트 필름(photo-resist film) 및 마일러 필름(Mylar film)의 3층으로 구성되며, 실질적으로 레지스트 역할을 하는 층은 포토레지스트 필름이다.
도 3e에서와 같이, 소정의 패턴이 인쇄된 아트 워크 필름(art work film; 도시되지 않음)을 이용하여 드라이 필름(200a, 200a')을 노광 및 현상함으로써, 드라이 필름(200a, 200a')에 소정의 패턴을 형성한다.
여기서 소정의 패턴은 회로패턴, 비아홀(A)의 랜드(land), 와이어 본딩 패드 패턴(wire bonding pad pattern), 솔더 볼 패드 패턴(solder ball pad pattern)을 포함한다.
드라이 필름(200a, 200a')의 노광 및 현상 공정은 소정의 패턴이 인쇄된 아트 워크 필름을 드라이 필름(200a, 200a') 위에 밀착시킨 후 자외선을 조사한다. 이때, 아트 워크 필름의 패턴이 인쇄된 검은 부분은 자외선이 투과하지 못하고, 인쇄되지 않은 부분은 자외선이 투과하여 아트 워크 필름 아래의 드라이 필름(200a, 200a')을 경화시키게 된다. 이렇게 드라이 필름(200a, 200a')이 경화된 원판(100)을 현상액에 담그면 경화되지 않은 드라이 필름(200a, 200a') 부분이 현상액에 의해 제거되고, 경화된 드라이 필름(200a, 200a') 부분만 남아서 에칭 레지스트 패턴 을 형성한다. 여기서 현상액으로는 탄산나트륨(Na2CO3) 또는 탄산칼륨(K2CO 3)의 수용액 등을 사용한다.
도 3f에서와 같이, 소정의 패턴이 형성된 드라이 필름(200a, 200a')을 에칭 레지스트(etching resist)로 사용하고, 원판(100)에 에칭액을 분무시킴으로써, 드라이 필름(200a, 200a')의 소정의 패턴에 대응하는 부분을 제외한 나머지 부분의 상하 동박(140, 140') 및 동도금층(150, 150')을 에칭하여 제거한다.
도 3g에서와 같이, 원판(100)의 상하 양면에 도포된 드라이 필름(200a, 200a')을 박리하여 제거한다.
여기서 드라이 필름(200a, 200a')은 수산화나트륨(NaOH) 또는 수산화칼륨(KOH) 등이 포함된 박리액을 사용하여 제거한다.
상술한 도 3d 내지 도 3g의 과정에서, 에칭 레지스트로 드라이 필름(200a, 200a')을 사용하였으나, 액체 상태의 감광재를 에칭 레지스트로 사용할 수 있다.
이 경우, 자외선에 감광되는 액체 상태의 감광재를 원판(100)의 동도금층(150, 150')에 도포한 후, 건조시킨다. 다음으로, 소정의 패턴이 형성된 아트 워크 필름을 이용하여 감광재를 노광 및 현상함으로써, 감광재에 소정의 패턴을 형성한다. 그 다음으로, 소정의 패턴이 형성된 감광재를 에칭 레지스트로 사용하고, 원판(100)에 에칭액을 분무시킴으로써, 감광재의 소정의 패턴에 대응하는 부분을 제외한 나머지 부분의 상하 동박(140, 140') 및 동도금층(150, 150')을 에칭하여 제거한다. 그 후, 감광재를 제거한다. 여기서 액체 상태의 감광재를 코팅하는 방 식은 딥 코팅(dip coating) 방식, 롤 코팅(roll coating) 방식, 전기증착(electro-deposition) 방식 등이 있다.
이러한 액체 상태의 감광재를 이용하는 방식은 드라이 필름(200a, 200a')보다 얇게 도포할 수 있으므로, 보다 미세한 회로패턴을 형성할 수 있는 장점이 있다. 또한, 원판(100)의 표면에 요철이 있는 경우, 이를 채워 균일한 표면을 형성할 수 있는 장점도 있다.
도 3h에서와 같이, 원판(100)에 솔더 레지스트(solder resist; 160, 160')를 도포한 후, 가건조시킨다.
여기서 동박(140, 140') 및 동도금층(150, 150')에 회로 패턴이 형성된 원판(100)에 지문, 기름, 먼지 등이 묻어 있는 경우, 이후 공정에서 형성되는 솔더 레지스트(160, 160')와 원판(100)이 완전히 밀착되지 않는 문제가 발생할 수 있다. 따라서, 솔더 레지스트(160, 160')를 도포하기 전에, 솔더 레지스트(160, 160')와 원판(100)과의 밀착력을 향상시키기 위하여 기판 표면을 세정하고 기판 표면에 거칠기를 부여하는 전처리를 수행하는 것이 바람직하다.
솔더 레지스트(160, 160')를 도포하는 방식은 스크린 인쇄(screen printing) 방식, 롤러 코팅(roller coating) 방식, 커튼 코팅(curtain coating) 방식, 스프레이 코팅(spray coating) 방식 등을 사용할 수 있다.
도 3i에서와 같이, 원판(100)의 상하 솔더 레지스트(160, 160')에 솔더 레지스트 패턴이 인쇄된 아트 워크 필름(300, 300')을 밀착시킨 후, 솔더 레지스트(160, 160')를 노광 및 현상함으로써, 솔더 레지스트 패턴에 대응하는 솔더 레지스 트(160, 160')를 경화시킨다.
여기서 아트 워크 필름(300, 300')의 솔더 레지스트 패턴이 인쇄된 검은 부분(320, 320')은 노광공정에서 자외선이 투과하지 못하고, 인쇄되지 않은 부분(310, 310')은 자외선이 투과하여 솔더 레지스트(160, 160')를 경화시키게 된다.
도 3j에서와 같이, 아트 워크 필름(300, 300')을 제거한 후, 경화되지 않은 부분의 솔더 레지스트(160, 160')를 현상 공정에서 제거하여 솔더 레지스트 패턴을 형성한다. 이후, 자외선을 조사하여 자외선 경화시키고, 건조기(도시되지 않음)를 이용하여 솔더 레지스트(160, 160')를 완전 경화시킨다.
여기서 원판(100)의 솔더 레지스트(160, 160')가 제거된 부분에 잔존하는 솔더 레지스트(160, 160')의 잔사, 이물질 등을 플라즈마 등을 이용하여 제거하는 공정을 더 수행하는 것이 바람직하다.
도 3k에서와 같이, 원판(100)의 상하 솔더 레지스트(160, 160')에 드라이 필름(200b, 200b')을 각각 재도포한다.
도 3l에서와 같이, 솔더 볼 패드에 대응하는 패턴이 인쇄된 아트 워크 필름(도시되지 않음)을 이용하여 드라이 필름(200b, 200b')을 노광 및 현상함으로써, 드라이 필름(200b, 200b')에 솔더 볼 패드에 대응하는 패턴을 형성한다.
도 3m에서와 같이, 드라이 필름(200b, 200b')을 에칭 레지스트로 사용하고, 원판(100)에 에칭액을 분무시킴으로써, 솔더 볼 패드의 동박(140') 또는 동도금층(150')을 부분 에칭(partial etching)하여 제거한다.
이러한 부분 에칭 공정을 통하여, 솔더 볼 패드의 동박(140') 또는 동도금층 (150')의 총 두께는 동일한 층에 형성된 회로패턴의 동박(140') 및 동도금층(150')의 총 두께보다 작게 된다.
일실시예로, 동도금층(150')이 에칭된 솔더 볼 패드가 도시되어 있으나, 동도금층(150')만이 부분 에칭된 솔더 볼 패드가 형성될 수도 있으며, 동도금층(150')이 완전 에칭되고 동박(140')이 부분 에칭된 솔더 볼 패드도 형성될 수 있다.
다른 실시예로, 플라즈마 등을 이용한 방향성 부분 에칭을 이용하여 솔더 볼 패드의 동도금층(150') 또는 동박(140')을 식각할 수도 있다.
상술한 솔더 볼 패드를 형성하는 동박(140') 및 동도금층(150')의 총 두께는 전기적 특성, 이후 형성되는 솔더 볼의 크기 등에 따라 결정된다.
도 3n에서와 같이, 원판(100)의 상하 양면에 재도포된 드라이 필름(200b, 200b')을 박리하여 제거한다.
상술한 도 3k 내지 도 3n의 과정에서, 에칭 레지스트로 드라이 필름(200b, 200b')을 사용하였으나, 도 3d 내지 도 3g의 과정에서와 같이, 액체 상태의 감광재를 에칭 레지스트로 사용할 수 있다.
이 액체 상태의 감광재를 사용하는 과정을 살펴보면, 자외선에 감광되는 액체 상태의 감광재를 원판(100)의 동도금층(150, 150')에 도포한 후, 건조시킨다. 다음으로, 소정의 패턴이 형성된 아트 워크 필름을 이용하여 감광재를 노광 및 현상함으로써, 감광재에 소정의 패턴을 형성한다. 그 다음으로, 소정의 패턴이 형성된 감광재를 에칭 레지스트로 사용하고, 원판(100)에 에칭액을 분무시킴으로써, 감 광재의 소정의 패턴에 대응하는 부분을 제외한 나머지 부분의 상하 동박(140') 또는 동도금층(150')을 에칭하여 제거한다. 그 후, 감광재를 제거한다. 여기서 액체 상태의 감광재를 코팅하는 방식은 딥 코팅 방식, 롤 코팅 방식, 전기증착 방식 등이 있다.
도 3o에서와 같이, 원판(100)의 상부 솔더 레지스트(160) 패턴의 개구부(B)인 와이어 본딩 패드에 금도금층(170)을 형성하고, 원판(100)의 하부 솔더 레지스트(160') 패턴의 개구부(C)인 솔더 볼 패드에 금도금층(170')을 형성한다.
여기서 금도금층(170, 170')을 형성하는 공정은 원판(100)을 금도금 작업통에 침식시킨 후 직류 정류기를 이용하여 전해 금도금을 수행하여 금도금층(170, 170')을 형성하는 것이 바람직하며, 도금될 면적을 계산하여 직류 정류기에 적당한 전류를 가하여 금을 석출하는 방식을 사용하는 것이 보다 바람직하다.
또한, 금과 접착성을 높이기 위하여, 니켈을 얇게 도금한 후, 금도금층(170, 170')을 형성하는 것이 바람직하다.
이후, 라우터(router) 또는 파워 프레스(power press) 등을 이용하여 원판의 외곽 형성을 수행한다.
다음으로, 접착제(400)를 이용하여 반도체 칩(500)을 실장하고, 와이어 본딩(180) 및 솔더 볼(190)을 형성하면, 도 4에 나타낸 바와 같은 CSP 제품이 형성된다.
도 4에 나타낸 바와 같이, 본 발명에 따른 BGA 패키지 기판은 부분 에칭된 솔더 볼 패드로 인하여 솔더 볼(190)이 솔더 레지스트(160')의 표면에서 솔더 볼 패드 방향으로 보다 더 침식되어 형성된다.
이러한 솔더 볼(190)의 침식은 같은 양의 솔더 볼(190)을 솔더 볼 패드에 형성하는 경우, 도 4의 점선의 원으로 표시된 부분(D)과 같이, 미세한 솔더 볼(190)들간에 피치(즉, 0.5mm 이하)에서도, 솔더 볼(190)들간에 접합이 발생하지 않는다.
또한, 보다 적은 양의 솔더 볼(190)을 사용하여 솔더 볼 패드를 형성하는 경우, 본 발명에 따른 BGA 패키지 기판은 종래의 BGA 패키지 기판에 비해 솔더 볼(190)의 표면과 다른 솔더 볼(190)의 표면간의 간격이 보다 크기 때문에, 보다 미세한 솔더 볼(190)들간의 피치를 형성할 수도 있다.
이상에서 본 발명에 대하여 설명하였으나 이는 일실시예에 지나지 않는 바, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 얼마든지 다양한 변화 및 변형이 가능함은 당업자에게는 자명한 사실일 것이다. 하지만, 이들은 본 발명의 범위 내에 속한다는 것은 이하의 특허청구범위를 통해서 확연해 질 것이다.
상술한 바와 같이, 본 발명은 부분 에칭 공정을 통하여 솔더 볼 패드의 두께를 감소시킴으로써, 솔더 볼들간의 접합을 방지할 수 있는 BGA 패키지 기판 및 그 제작 방법을 제공한다.
따라서, 본 발명에 따른 BGA 패키지 기판 및 그 제작 방법은 인접한 솔더 볼들간의 간격이 크므로, 계속적으로 줄어들고 있는 솔더 볼들간의 피치(즉, 0.5mm이하)에서도 솔더 볼들간의 접합이 방지되는 효과가 있다.
또한, 본 발명에 따른 BGA 패키지 기판 및 그 제작 방법은 솔더 볼들간의 접 합이 발생하지 않으므로, 최종 전자제품의 신뢰도를 향상시키는 효과도 있다.
또한, 본 발명에 따른 BGA 패키지 기판 및 그 제작 방법은 보다 미세한 솔더 볼들의 패턴을 형성할 수 있으므로, 소형화, 고집적화 및 다기능화의 전자제품에 대응하여 적용할 수 있는 효과도 있다.

Claims (14)

  1. 회로 패턴 및 와이어 본딩 패드 패턴(wire bonding pad pattern)을 포함하는 패턴이 형성된 제 1 외층;
    회로 패턴 및 솔더 볼 패드 패턴(solder ball pad pattern)을 포함하는 패턴이 형성된 제 2 외층;
    상기 제 1 외층 및 제 2 외층 사이에 형성된 절연층;
    상기 제 1 외층 및 제 2 외층간을 전기적으로 연결하는 제 1 외부 비아홀(via hole); 및
    상기 제 1 외층 및 제 2 외층상에 각각 형성되며, 상기 와이어 본딩 패드 패턴 및 상기 솔더 볼 패드 패턴에 대응하는 부분이 열려있는 솔더 레지스트층(solder resist layer);을 포함하고,
    상기 솔더 볼 패드 패턴의 두께가 상기 제 2 외층의 회로 패턴의 두께보다 작은 것을 특징으로 하는 BGA(Ball Grid Array) 패키지 기판.
  2. 제 1 항에 있어서,
    회로 패턴이 형성되어 있는 다수의 회로층, 상기 다수의 회로층 사이에 각각 형성되는 다수의 절연수지층 및 상기 회로층들간을 전기적으로 연결하는 내부 비아홀을 포함하고, 상기 절연층의 내부에 형성되는 내층; 및
    상기 외층과 상기 내층의 회로층간의 전기적으로 연결하는 제 2 외부 비아 홀;을 더 포함하는 것을 특징으로 하는 BGA 패키지 기판.
  3. 제 1 항에 있어서,
    상기 와이어 본딩 패드 패턴 및 상기 솔더 볼 패드 패턴상에 형성되는 금도금층을 더 포함하는 것을 특징으로 하는 BGA 패키지 기판.
  4. 제 3 항에 있어서,
    상기 와이어 본딩 패드 패턴과 금도금층사이, 및 상기 솔더 볼 패드 패턴과 금도금층사이에 형성되는 니켈도금층을 더 포함하는 것을 특징으로 하는 BGA 패키지 기판.
  5. 제 3 항에 있어서,
    상기 솔더 볼 패드 패턴의 금도금층상에 형성되는 솔더 볼(solder ball)을 더 포함하는 것을 특징으로 하는 BGA 패키지 기판.
  6. 제 1 항에 있어서,
    상기 제 1 및 제 2 외층은 Cu를 포함하는 물질로 이루어지는 것을 특징으로 하는 BGA 패키지 기판.
  7. (A) 제 1 외층, 제 2 외층 및 상기 제 1 외층과 제 2 외층 사이에 형성되는 절연층을 포함하는 원판을 제공하는 단계;
    (B) 상기 제 1 외층에 회로 패턴 및 와이어 본딩 패드 패턴을 포함하는 패턴이 형성하고, 상기 제 2 외층에 회로 패턴 및 솔더 볼 패드 패턴을 포함하는 패턴을 형성하는 단계;
    (C) 상기 제 1 외층 및 제 2 외층에 솔더 레지스트를 도포한 후, 상기 와이어 본딩 패드 패턴 및 상기 솔더 볼 패드 패턴에 대응하는 부분이 열려있는 솔더 레지스트 패턴을 형성하는 단계; 및
    (D) 상기 제 2 외층의 솔더 볼 패드 패턴을 부분 에칭하는 단계;를 포함하는 것을 특징으로 하는 BGA 패키지 기판의 제작 방법.
  8. 제 7 항에 있어서, 상기 (A) 단계 이후에,
    (E) 상기 원판에 제 1 외부 비아홀을 형성하는 단계; 및
    (F) 상기 원판의 외층 및 상기 제 1 외부 비아홀의 측벽에 동도금층을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 BGA 패키지 기판의 제작 방법.
  9. 제 7 항에 있어서, 상기 (D) 단계 이후에,
    (E) 상기 와이어 본딩 패드 패턴 및 상기 솔더 볼 패드 패턴상에 니켈도금층을 형성하는 단계;
    (F) 상기 와이어 본딩 패드 패턴 및 상기 솔더 볼 패드 패턴의 니켈도금층상에 금도금층을 형성하는 단계; 및
    (G) 상기 솔더 볼 패드 패턴의 금도금층상에 솔더 볼을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 BGA 패키지 기판의 제작 방법.
  10. 제 7 항에 있어서, 상기 (D) 단계는,
    (D-1) 상기 제 2 외층의 솔더 레지스트상에 에칭 레지스트를 도포한 후, 상기 에칭 레지스트를 노광 및 현상하여 상기 솔더 볼 패드 패턴에 대응하는 부분이 열려진 에칭 레지스트 패턴을 형성하는 과정;
    (D-2) 상기 에칭 레지스트 패턴을 이용하여, 상기 솔더 볼 패드 패턴을 부분 에칭하는 과정; 및
    (D-3) 상기 에칭 레지스트를 제거하는 과정;을 포함하는 것을 특징으로 하는 BGA 패키지 기판의 제작 방법.
  11. 제 10 항에 있어서,
    상기 (D-2) 과정의 상기 솔더 볼 패드 패턴을 부분 에칭하는 과정은 에칭액 분무 방식을 포함하는 습식 방식을 이용하여 상기 솔더 볼 패드 패턴을 부분 에칭하는 것을 특징으로 하는 BGA 패키지 기판의 제작 방법.
  12. 제 10 항에 있어서,
    상기 (D-2) 과정의 상기 솔더 볼 패드 패턴을 부분 에칭하는 과정은 플라즈마 에칭 방식을 포함하는 건식 방식을 이용하여 상기 솔더 볼 패드 패턴을 부분 에 칭하는 것을 특징으로 하는 BGA 패키지 기판의 제작 방법.
  13. 제 10 항에 있어서,
    상기 에칭 레지스트는 감광성 물질인 것을 특징으로 하는 BGA 패키지 기판의 제작 방법.
  14. 제 7 항에 있어서, 상기 원판은,
    회로 패턴이 형성되어 있는 다수의 회로층, 상기 다수의 회로층 사이에 각각 형성되는 다수의 절연수지층 및 상기 회로층들간을 전기적으로 연결하는 내부 비아홀을 포함하고, 상기 절연층의 내부에 형성되는 내층; 및
    상기 외층과 상기 내층의 회로층간의 전기적으로 연결하는 제 2 외부 비아홀;을 더 포함하는 것을 특징으로 하는 BGA 패키지 기판의 제작 방법.
KR1020040058313A 2004-07-26 2004-07-26 Ｂｇａ 패키지 기판 및 그 제작 방법 KR100557540B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020040058313A KR100557540B1 (ko) 2004-07-26 2004-07-26 Ｂｇａ 패키지 기판 및 그 제작 방법
US10/969,403 US7408261B2 (en) 2004-07-26 2004-10-20 BGA package board and method for manufacturing the same
JP2004309685A JP4126038B2 (ja) 2004-07-26 2004-10-25 Ｂｇａパッケージ基板及びその製作方法
US12/125,979 US7802361B2 (en) 2004-07-26 2008-05-23 Method for manufacturing the BGA package board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040058313A KR100557540B1 (ko) 2004-07-26 2004-07-26 Ｂｇａ 패키지 기판 및 그 제작 방법

Publications (2)

Publication Number Publication Date
KR20060009649A true KR20060009649A (ko) 2006-02-01
KR100557540B1 KR100557540B1 (ko) 2006-03-03

Family

ID=35656268

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040058313A KR100557540B1 (ko) 2004-07-26 2004-07-26 Ｂｇａ 패키지 기판 및 그 제작 방법

Country Status (3)

Country Link
US (2) US7408261B2 (ko)
JP (1) JP4126038B2 (ko)
KR (1) KR100557540B1 (ko)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7498196B2 (en) 2001-03-30 2009-03-03 Megica Corporation Structure and manufacturing method of chip scale package
US7265045B2 (en) 2002-10-24 2007-09-04 Megica Corporation Method for fabricating thermal compliant semiconductor chip wiring structure for chip scale packaging
US7723210B2 (en) 2002-11-08 2010-05-25 Amkor Technology, Inc. Direct-write wafer level chip scale package
US6905914B1 (en) 2002-11-08 2005-06-14 Amkor Technology, Inc. Wafer level package and fabrication method
KR100688857B1 (ko) * 2004-12-17 2007-03-02 삼성전기주식회사 윈도우를 구비한 볼 그리드 어레이 기판 및 그 제조방법
KR100601493B1 (ko) * 2004-12-30 2006-07-18 삼성전기주식회사 하프에칭된 본딩 패드 및 절단된 도금 라인을 구비한ｂｇａ 패키지 및 그 제조 방법
JP2006261485A (ja) * 2005-03-18 2006-09-28 Renesas Technology Corp 半導体装置およびその製造方法
US7572681B1 (en) 2005-12-08 2009-08-11 Amkor Technology, Inc. Embedded electronic component package
JP4881620B2 (ja) * 2006-01-06 2012-02-22 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
TWI294682B (en) * 2006-02-03 2008-03-11 Siliconware Precision Industries Co Ltd Semiconductor package substrate
US7317245B1 (en) * 2006-04-07 2008-01-08 Amkor Technology, Inc. Method for manufacturing a semiconductor device substrate
US7902660B1 (en) * 2006-05-24 2011-03-08 Amkor Technology, Inc. Substrate for semiconductor device and manufacturing method thereof
JP2007335581A (ja) * 2006-06-14 2007-12-27 Renesas Technology Corp 半導体装置の製造方法
KR100744138B1 (ko) 2006-06-22 2007-08-01 삼성전자주식회사 볼 그리드 어레이 반도체 패키지 및 그의 제조방법
JP2008205132A (ja) * 2007-02-19 2008-09-04 Nec Corp プリント配線板及びこれとフレキシブルプリント基板とのはんだ接続構造並びに方法
US20080258285A1 (en) * 2007-04-23 2008-10-23 Texas Instruments Incorporated Simplified Substrates for Semiconductor Devices in Package-on-Package Products
KR100927773B1 (ko) 2008-03-11 2009-11-20 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
JP4998338B2 (ja) * 2008-03-11 2012-08-15 富士通セミコンダクター株式会社 半導体装置及び回路基板
TWI365517B (en) * 2008-05-23 2012-06-01 Unimicron Technology Corp Circuit structure and manufactring method thereof
JP4991637B2 (ja) * 2008-06-12 2012-08-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN101790903B (zh) * 2008-09-30 2012-04-11 揖斐电株式会社 多层印刷线路板以及多层印刷线路板的制造方法
US8227295B2 (en) * 2008-10-16 2012-07-24 Texas Instruments Incorporated IC die having TSV and wafer level underfill and stacked IC devices comprising a workpiece solder connected to the TSV
JP5428667B2 (ja) * 2009-09-07 2014-02-26 日立化成株式会社 半導体チップ搭載用基板の製造方法
TWI479968B (zh) * 2009-09-09 2015-04-01 Advanced Semiconductor Eng 線路板製作方法、線路板及晶片封裝結構
TWI496243B (zh) * 2012-05-29 2015-08-11 Tripod Technology Corp 元件內埋式半導體封裝件的製作方法
KR20150024093A (ko) * 2013-08-26 2015-03-06 삼성전기주식회사 인쇄회로기판 및 인쇄회로기판 제조 방법
US9814142B1 (en) * 2015-06-24 2017-11-07 Automated Assembly Corporation Electronic devices wire bonded to substrate through an adhesive layer and method of making the same
CN106548945A (zh) * 2015-09-17 2017-03-29 碁鼎科技秦皇岛有限公司 芯片封装基板的制作方法以及芯片封装基板
CN108461405B (zh) * 2017-02-21 2020-04-10 碁鼎科技秦皇岛有限公司 线路载板及其制造方法
JP2022108036A (ja) * 2021-01-12 2022-07-25 株式会社デンソー プリント基板

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5153987A (en) * 1988-07-15 1992-10-13 Hitachi Chemical Company, Ltd. Process for producing printed wiring boards
JP2830812B2 (ja) * 1995-12-27 1998-12-02 日本電気株式会社 多層プリント配線板の製造方法
JPH09298255A (ja) * 1996-05-01 1997-11-18 Shinko Electric Ind Co Ltd セラミック回路基板及びこれを用いた半導体装置
TW331698B (en) * 1996-06-18 1998-05-11 Hitachi Chemical Co Ltd Multi-layered printed circuit board
JPH10247778A (ja) 1997-03-04 1998-09-14 Hitachi Aic Inc プリント配線板の製造方法
JPH1140940A (ja) 1997-07-18 1999-02-12 Fuji Micro Kogyo Kk ボール・グリッド・アレイ型半導体パッケージにおける半田付け構造、および半田付け方法
EP1868423A1 (en) * 1998-09-17 2007-12-19 Ibiden Co., Ltd. Multilayer build-up wiring board
EP2086299A1 (en) * 1999-06-02 2009-08-05 Ibiden Co., Ltd. Multi-layer printed circuit board and method of manufacturing multi-layer printed circuit board
KR100344618B1 (ko) 1999-12-15 2002-07-25 삼성전기주식회사 Ｍ-ｂｇａ 패키지 기판의 제조방법
JP3865989B2 (ja) * 2000-01-13 2007-01-10 新光電気工業株式会社 多層配線基板、配線基板、多層配線基板の製造方法、配線基板の製造方法、及び半導体装置
US6372540B1 (en) * 2000-04-27 2002-04-16 Amkor Technology, Inc. Moisture-resistant integrated circuit chip package and method
MY131114A (en) * 2001-06-27 2007-07-31 Shinko Electric Ind Co Wiring substrate having position information
JP2004172519A (ja) 2002-11-22 2004-06-17 Ngk Spark Plug Co Ltd 配線基板および、その製造方法
KR100499003B1 (ko) * 2002-12-12 2005-07-01 삼성전기주식회사 도금 인입선을 사용하지 않는 패키지 기판 및 그 제조 방법
KR100548612B1 (ko) * 2003-09-29 2006-01-31 삼성전기주식회사 도금 인입선이 없는 인쇄회로기판 및 그 제조 방법

Also Published As

Publication number Publication date
JP4126038B2 (ja) 2008-07-30
US7408261B2 (en) 2008-08-05
US20080216314A1 (en) 2008-09-11
US20060017151A1 (en) 2006-01-26
US7802361B2 (en) 2010-09-28
KR100557540B1 (ko) 2006-03-03
JP2006041459A (ja) 2006-02-09

Similar Documents

Publication Publication Date Title
KR100557540B1 (ko) Ｂｇａ 패키지 기판 및 그 제작 방법
JP4481854B2 (ja) ウィンドウを備えたボールグリッドアレイ基板およびその製造方法
KR100632577B1 (ko) 인쇄회로기판의 전해 금도금 방법
KR100598275B1 (ko) 수동소자 내장형 인쇄회로기판 및 그 제조 방법
KR100601493B1 (ko) 하프에칭된 본딩 패드 및 절단된 도금 라인을 구비한ｂｇａ 패키지 및 그 제조 방법
US7169313B2 (en) Plating method for circuitized substrates
KR100598274B1 (ko) 저항 내장형 인쇄회로기판 및 그 제조 방법
JP2006108613A (ja) プリント基板およびその製造方法
US20060060558A1 (en) Method of fabricating package substrate using electroless nickel plating
US8366903B2 (en) Method for manufacturing printed wiring board and electrolytic etching solution for use in the manufacturing method
KR20060005840A (ko) 수동소자칩 내장형의 인쇄회로기판의 제조방법
JP4089198B2 (ja) 半導体装置用基板の製造方法
KR100619346B1 (ko) 도금 인입선이 없는 인쇄회로기판의 제조 방법
KR100645642B1 (ko) 고밀도 ｂｇａ 패키지 기판 및 그 제조방법
KR100651320B1 (ko) 보드 온 칩 볼 그리드 어레이 기판 및 그 제조방법
KR100645656B1 (ko) 반도체 패키지 기판 제조 방법
KR100619349B1 (ko) 인쇄회로기판의 회로패턴 형성방법
JP4180192B2 (ja) 多層プリント配線基板の製造方法
KR20150012126A (ko) 인쇄회로기판 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130111

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20131224

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150202

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160111

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170102

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180102

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20190103

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20200102

Year of fee payment: 15