KR20060009015A - 고밀도 ｆｉｎｆｅｔ 집적 방식 - Google Patents

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Abstract

본 발명은 두 개의 긴 핀(21)과 두 개의 짧은 부분(22)을 갖는 반도체 물질(16)의 직사각 루프를 패턴화함으로써 시작하는 핀-타입 전계 효과 트랜지스터(FinFET)를 제조하는 방법을 제공한다. 긴 핀(21)은 짧은 부분(22)에 수직이다. 두 개의 긴 핀(21)의 중심 부분 위에 직사각 게이트 도전체(20)를 패턴화함으로써 공정을 계속하는데, 여기서 게이트 구조(20)는 두 개의 긴 핀(21)에 수직이다. 다음으로, 본 발명은 게이트 도전체(20)에 의해 덮이지 않은 반도체 물질(11)의 부분을 도핑하여, 게이트(20)를 넘어 연장하는 핀(21)의 부분에 소스 및 드레인 영역을 형성한다. 이후, 본 발명은 게이트 도전체(20)를 따라 절연 측벽(31)을 형성한다. 그 후, 본 발명은 게이트 도전체 및 반도체 물질을 도전성 콘택트 물질로 덮으며, 두 개의 긴 핀 중 제1 핀의 소스 및 드레인 영역 위에 있는 도전성 콘택트 물질의 부분 위에 콘택트 마스크를 형성한다. 이후, 본 발명은 콘택트 마스크에 의해 보호되지 않는 반도체 물질 및 도전성 콘택트 물질의 영역을 선택적으로 에칭한다. 이는 제1 핀의 소스 및 드레인 영역 상에 도전성 콘택트 물질을 남기며, 두 개의 긴 핀 중 제2 핀의 소스 및 드레인 영역을 제거한다. 이 공정은 중심 채널 영역과 채널 영역에 인접한 소스 및 드레인 영역을 구비한 제1 핀, 제1 핀을 교차하고 채널 영역을 덮는 게이트, 그리고 채널 영역만을 갖는 제2 핀을 갖는 고유 FinFET을 형성한다. 제2 핀은 제1 핀과 평행하며, 게이트에 의해 덮인다.
FinFET, 직사각 루프, 핀, 게이트 도전체, 콘택트 마스크

Description

고밀도 ＦＩＮＦＥＴ 집적 방식{HIGH-DENSITY FINFET INTEGRATION SCHEME}
본 발명은 일반적으로 트랜지스터에 관한 것이며, 구체적으로는 FinFET으로 알려져 있는 핀 타입 트랜지스터와, 개선된 제조 공정 및 FinFET 구조에 관한 것이다.
트랜지스터의 크기를 줄이고자 하는 요구가 계속됨에 따라, 새롭고 더 작은 타입의 트랜지스터가 창작되고 있다. 트랜지스터 기술에 있어서 최근의 한 진척은, FinFET으로 알려져 있는 핀 타입 전계 효과 트랜지스터의 도입이다. 본 명세서에 참조로서 통합되어 있는, Hu 등(이후 "Hu")의 미국특허 제6,413,802호는, 중심을 따라 채널을 가지고 핀 구조의 종단에 소스 및 드레인을 갖는 중심 핀(center fin)을 포함하는 FinFET 구조를 개시한다. 게이트 도전체는 채널 부분을 덮는다.
FinFET 구조가 트랜지스터 기반 디바이스의 크기를 감소시키지만, FinFET 트랜지스터의 크기를 더욱 감소시키는 것은 여전히 중요하다. 후술하는 발명은 인접 FinFET들 간의 거리를 감소시킴으로써, 트랜지스터 기반 구조의 전체 크기를 감소시키는 방법 빛 구조를 제공한다.
본 발명은 기판 상에 직사각의 희생 맨드릴(rectangular sacrificial mandrel)을 패턴화함으로써 시작하는 핀-타입 전계 효과 트랜지스터(FinFET) 제조 방법을 제공한다. 다음으로, 본 발명은 맨드릴의 수직 표면을 따라 마스크 측벽(mask sidewall)을 형성한다. 후속하여, 맨드릴이 제거되고, 마스크 측벽에 의해 보호되지 않는 반도체 층의 부분은 에칭되어, 두 개의 긴 핀(fin)과 두 개의 짧은 부분을 갖는 반도체 물질의 자립형 직사각 루프(freestanding rectangular loop)를 남긴다. 두 개의 긴 핀의 중심 부분 위에 직사각 게이트 도전체를 패턴화함으로써 공정은 계속되고, 여기서 게이트 도전체는 두 개의 긴 핀을 교차한다. 다음으로, 본 발명은 게이트 도전체에 의해 덮이지 않는 반도체 물질의 부분들을 도핑하여, 게이트를 넘어 연장하는 핀 부분에 소스 및 드레인 영역을 형성한다. 이후, 본 발명은 게이트 도전체를 따라 절연 측벽을 형성한다.
그리고, 본 발명은 게이트 도전체 및 반도체 물질을 도전성 콘택트 물질로 덮으며, 두 개의 긴 핀 중 제1 핀의 소스 및 드레인 영역 위에 있는 도전성 콘택트 물질의 부분 위에 콘택트 마스크(contact mask)를 형성한다. 이후, 본 발명은 콘택트 마스크에 의해 보호되지 않는 반도체 물질 및 도전성 콘택트 물질의 영역을 선택적으로 에칭한다. 이는 제1 핀의 소스 및 드레인 영역 상에 도전성 콘택트 물질을 남기며, 두 개의 긴 핀 중 제2 핀의 소스 및 드레인 영역을 제거한다.
이러한 공정은, 중심 채널 영역(central channel region)과 채널 영역에 인접한 소스 및 드레인 영역을 구비한 제1 핀, 제1 핀을 교차하고 채널 영역을 덮는 게이트 구조, 그리고 채널 영역만을 갖는 제2 핀을 갖는 고유(unique) FinFET을 형성한다. 제2 핀은 제1 핀과 평행하며 게이트에 의해 덮여 있다.
이러한 고유 구조에서, 제2 핀은 게이트 구조의 폭과 길이가 동일하며, 제1 핀은 제2 핀보다 길다. 제1 핀의 소스 및 드레인 영역은 게이트 구조를 넘어 연장하나, 제2 핀은 게이트를 넘어 연장하지 않는다. 소스 및 드레인 콘택트는 제1 핀의 소스 및 드레인 영역만을 덮으며, 제2 핀에 인접하여서는 콘택트가 위치하지 않는다.
상기 및 다른 목적, 양상 및 장점들은 도면을 참조하여 본 발명의 바람직한 실시예(들)에 대한 이하의 상세한 설명으로부터 더욱 잘 이해될 것이다.
도 1a는 본 발명에 따라 부분적으로 완성된 FinFET 구조의 개략적인 상단도.
도 1b는 도 1a의 라인 A-A'에 따른 단면도.
도 1c는 도 1a의 라인 B-B'에 따른 단면도.
도 2a는 본 발명에 따라 부분적으로 완성된 FinFET 구조의 개략적인 상단도.
도 2b는 도 2a의 라인 A-A'에 따른 단면도.
도 2c는 도 2a의 라인 B-B'에 따른 단면도.
도 3a는 본 발명에 따라 부분적으로 완성된 FinFET 구조의 개략적인 상단도.
도 3b는 도 3a의 라인 A-A'에 따른 단면도.
도 3c는 도 3a의 라인 B-B'에 따른 단면도.
도 4a는 본 발명에 따라 부분적으로 완성된 FinFET 구조의 개략적인 상단도.
도 4b는 도 4a의 라인 A-A'에 따른 단면도.
도 4c는 도 4a의 라인 B-B'에 따른 단면도.
도 4d는 도 4a의 라인 C-C'에 따른 단면도.
도 5a는 게이트를 교차하는 본 발명의 핀들(fins)을 도시하는 개략적인 사시도.
도 5b는 도 5a에 도시된 구조의 개략적인 상단도.
도 6a는 관용 트림 마스크(conventional trim mask)가 사용되는 경우에 요구되는 간격(spacing)을 도시하는 개략적인 상단도.
도 6b는 트림 마스크를 사용하지 않는 경우에 본 발명에 의해 달성될 수 있는 간격을 도시하는 개략적인 상단도.
도 7은 본 발명의 바람직한 방법을 도시하는 흐름도.
FinFET의 실리콘 핀은 게이트 길이보다 상당히 얇기 때문에, 핀 두께를 정의하는 비관용적(non-conventional) 수단이 유용하다. 본 발명은 핀을 형성하기 위한 목적으로 측벽 이미지 전송(Sidewall Image Transfer: SIT) 공정을 사용한다. SIT 공정으로부터 웨이퍼 상에 남은 모든 모양은 루프의 형태이기 때문에, 측벽 이미지 전송 공정 동안 형성된 원치 않는 핀 모양을 제거하기 위하여 트림 마스크(trim mask: TM)가 필요하다. 트림 마스크는 루프를 종단을 가진 라인으로 쪼갠다. 트림 마스크는 임계적 이미지 허용 오차 및 배치를 필요로 한다. 따라서, 트림 마스크는 고가이며, 수율을 감소시킬 수 있다. 나아가, 트리밍된 핀은 나중의 마스크(later mask)에 대하여 2차 정렬(second-order alignment)이기 때문에, 트림 마스크는 다른 오버레이(overlay)에 대한 필요를 추가한다. 이하 설명되는 본 발 명은 이러한 트림 마스크 사용에 대한 필요를 제거한다.
상기 언급한 바와 같이, 본 발명은 측벽 이미지 전송 공정을 사용하여 FinFET 디바이스를 위한 핀을 형성하지만, 본 발명은 별도의 트림 마스크에 대한 필요를 제거한다. 대신에, 본 발명은 소스 및 드레인 콘택트를 정의하는 마스크와 동일한 마스크를 사용하여 측벽 이미지 전송 공정 동안 형성된 루프 구조의 원치 않는 부분을 트리밍한다. 본 발명에 따른 방법은, 도 1a에 도시된 바와 같이, 반도체 물질의 층(11)에 얹힌 하드-마스크 층(16) 상에 직사각의 희생 맨드릴(rectangular sacrificial mandrel; 10)을 패턴화함으로써 시작한다. 다음으로, 본 발명은 맨드릴(10)의 수직 표면을 따라 측벽 스페이서(sidewall spacers; 12)를 형성한다. 측벽 스페이서(12)는, 마스킹 물질을 증착하고, 수직 표면으로부터 물질을 제거하는 것보다 상당히 높은 속도로 수평 표면으로부터 물질을 제거하는, 선택적 이방성 에칭 공정을 수행함으로써 형성된다. 이 공정은, 도 1a에 도시된 바와 같이, 맨드릴(10)의 측면을 따라서만 증착된 마스크 물질(12)을 남긴다. 후속하여, 맨드릴(10)이 제거되고, 하드-마스크 물질(16)은 마스크로서 스페이서(12)를 사용하여 에칭되며, 스페이서(12)가 제거되어, 두 개의 긴 부분(15)과 두 개의 짧은 부분(14)을 갖는 마스크 물질(16)의 자립형 직사각 루프(freestanding rectangular loop)를 남긴다.
마스크(16)에 의해 보호되지 않는 하위 반도체 물질(11)의 부분을 제거하기 위하여 에칭 공정이 사용된다. 이는 도 1b 및 도 1c에 가장 명확하게 도시되어 있는 바와 같이, 마스크 물질(16)에 의해 덮인 반도체 물질(11)의 자립형 직사각 루 프를 남긴다. 도 1a는 구조의 상단도이고, 도 1b는 도 1a의 라인 A-A'에 따른 단면도이며, 도 1c는 도 1a의 라인 B-B'에 따른 단면도이다. 반도체 물질(11)의 긴 핀(21)은 반도체 물질(11)의 짧은 부분(22)에 수직이다.
두 개의 긴 핀(21)의 중심 부분 위에 직사각 게이트 도전체(20)를 패턴화함으로써 공정을 계속하며, 여기서 게이트 도전체(20)는 도 2a-2c에 도시된 바와 같이 두 개의 긴 핀(21)을 교차한다. 다음으로, 본 발명은 게이트 도전체(20)에 의해 덮이지 않은 반도체 루프(11) 부분을 도핑하여, 게이트(20)를 넘어 연장하는 긴 핀(21)의 부분에 도전성 소스 및 드레인 영역을 형성한다. 이후에, 본 발명은 도 3c에 도시된 바와 같이, 게이트 도전체(20)를 따라 절연 측벽(31)을 형성한다. 스페이서(31) 및 게이트(20)는 때때로 본 명세서에서 게이트 구조로서 지칭된다.
그 후, 본 발명은 도 3a-3c에 도시된 바와 같이 (폴리실리콘과 같은) 도전성 콘택트 물질(30)로 반도체 물질(11) 및 게이트 도전체(20)를 덮는다. 도 3b 및 도 3c에서 가장 명확하게 알 수 있는 바와 같이, 도전성 물질(30)은 핀 구조(11)를 완전히 덮으나, 높이는 게이트(20) 및 스페이서(31)보다 작다. 도전성 물질(30)은 게이트(20)를 덮으면 안 되며, 그렇지 않으면 게이트(20)가 소스 및 드레인 콘택트까지 짧아질 수 있다. 도전성 물질(30)은 게이트(20)의 높이를 넘지 않도록 선택적으로 증착되거나 또는 널리 공지된 에칭 또는 과연마(overpolishing) 공정을 사용하여 게이트(20)의 높이 이하로 후속하여 리세싱(recessing)될 수 있다.
다음으로, 도 4a에 도시된 바와 같이, 본 발명은 두 개의 긴 핀(21) 중 제1 핀(42)의 소스 및 드레인 영역 위에 있는 도전성 콘택트 물질(30)의 부분 위에 콘 택트 마스크(40)를 형성한다. 이후, 본 발명은 콘택트 마스크에 의해 보호되지 않는 반도체 물질(11) 및 도전성 콘택트 물질(30)의 영역을 선택적으로 에칭한다. 이러한 에칭은 게이트(20) 또는 스페이서(31)에 영향을 주지 않을 것이다. 이는 제1 핀(42)의 소스 및 드레인 영역 상에만 도전성 콘택트 물질(30)을 남기고, 두 개의 긴 핀(21) 중 제2 핀(41)의 소스 및 드레인 영역은 제거한다. 따라서, 콘택트 마스크(40)는 소스 및 드레인 콘택트를 패턴화하고, 반도체 물질(11)의 원치 않는 부분을 트리밍함으로써, 두 가지 기능을 수행한다. 이러한 방식으로 콘택트 마스크(40)를 사용함으로써, 본 발명은 별도의 트림 마스크에 대한 필요를 막는다.
도 4b는 도 4a의 라인 A-A'에 따른 단면도이고, 도 4c는 도 4a의 라인 B-B'에 따른 단면도이며, 도 4d는 도 4a의 라인 C-C'에 따른 단면도이다. 추가적으로, 도 5a는 게이트(20)를 교차하는 본 발명의 핀들(41, 42)을 도시하는 개략적인 사시도이며, 도 5b는 도 5a에 도시된 구조의 개략적인 상단도이다. 이러한 추가적 도면은 본 발명에 따라 생성된 구조가, 중심 채널 영역(55)과 채널 영역(55)에 인접한 소스 및 드레인 영역(56)을 구비한 제1 핀(42)을 갖는 고유의 FinFET임을 도시한다. 게이트(20)는 제1 핀(42)을 교차하고, 채널 영역(55)을 덮는다. 제2 핀(41)은 채널 영역만을 갖는다. 제2 핀(41)은 제1 핀(42)에 평행하며, 게이트 구조에 의해 덮여 있다.
이러한 고유 구조에서, 제2 핀(41)은 게이트 구조의 폭과 동일한 길이를 가지며, 제1 핀(42)은 제2 핀(41)보다 길다. 제1 핀(42)의 소스 및 드레인 영역(56)은 게이트 구조를 넘어 연장하나, 제2 핀(41)은 게이트 구조를 넘어 연장하지 않는 데, 이는 소스 및 드레인 콘택트(30)가 패턴화될 때 제2 핀(41)의 부분이 트리밍되었기 때문이다. 소스 및 드레인 콘택트(30)는 제1 핀(42)의 소스 및 드레인 영역(56)만을 덮으며, 제2 핀(41)에 인접하여 위치하는 콘택트는 없다.
도 6a는 트림 마스크(53)가 사용되는 경우에 요구되는 간격(spacing)을 도시하는 개략적인 상단도이며, 도 6b는 트림 마스크를 사용하지 않는 경우에 본 발명에 의해 달성될 수 있는 간격을 도시하는 개략적인 상단도이다. 도 6a에 도시된 바와 같이, 트림 마스크(53)를 용이하게 하기 위하여 적어도 하나의 유닛의 간격 "Z"가 생성된다. 본 예시에서는, 유닛의 절반(Z/2)이 트림 마스크(53)와 인접한 실리콘 고립 마스크(silicon island mask) RX(51) 사이에 제공되며, 트림 마스크 자체는, 트림 마스크(53)가 연관된 실리콘 고립 마스크 RX(50)의 에지를 넘어 유닛의 절반(Z/2)을 넘어 확장한다. 그와는 반대로, 도 6b에 도시된 바와 같이, 본 발명에서는 트림 마스크가 사용되지 않기 때문에, 인접한 실리콘 고립 마스크(51)는 반도체 루프(11)의 에지의 유닛의 절반(Z/2)(또는 인접한 실리콘 고립 마스크(50)로부터 하나의 유닛의 공간(Z)) 내에 위치할 수 있다. RX 크기가 감소하기 때문에, 콘택트 영역으로부터의 기생 용량이 더 낮아진다. 결과적으로 더 간단한 배치 규칙으로 더 밀집한 배치가 되고, 공정 비용은 감소한다.
도 7은 본 발명의 바람직한 방법을 도시하는 흐름도이다. 더욱 구체적으로, 본 방법은 반도체 층 상에 직사각 희생 맨드릴을 패턴화하고(700), 맨드릴의 수직 표면을 따라 마스크 측벽을 형성하며(702), 맨드릴을 제거하고(704), 측벽에 의해 보호되지 않는 하드-마스크의 부분을 에칭한다. 마스크 측벽의 제거 후에, 본 발 명은 하드-마스크에 의해 보호되지 않는 반도체 층의 부분을 에칭하여(706), 두 개의 긴 핀과 두 개의 짧은 부분을 갖는 반도체 물질의 자립형 직사각 루프를 남긴다. 본 발명은 두 개의 긴 핀의 중심 부분 위에 직사각 게이트 도전체를 패턴화한다(708). 본 발명은 게이트 도전체에 의해 덮여 있지 않은 반도체 물질의 부분을 도핑하여(710), 게이트를 넘어 연장하는 핀 부분에 소스 및 드레인 영역을 형성한다. 다음으로, 본 발명은 게이트 도전체를 따라 절연 측벽을 형성하고(712), 반도체 물질 및 게이트 도전체를 도전성 콘택트 물질로 덮는다. 도전성 물질은 게이트 도전체가 노출될 때까지 다시 에칭되거나 평탄화된다. 그 후, 본 발명은 두 개의 긴 핀 중 제1 핀의 소스 및 드레인 영역 위에 있는 도전성 콘택트 물질의 부분 위에 콘택트 마스크를 형성하고(714), 콘택트 마스크에 의해 보호되지 않는 반도체 물질 및 도전성 콘택트 물질의 영역을 선택적으로 에칭한다(716). 선택적 에칭 공정(716)은 제1 핀의 소스 및 드레인 영역 상에 도전성 콘택트 물질을 남기며, 두 개의 긴 핀 중 제2 핀의 소스 및 드레인 영역은 제거한다.
따라서, 상술한 바와 같이, 이름하여 "FN" 레벨 마스크라는, 단지 하나의 마스크만이 관용 CMOS 설계에 추가되며, 이는 맨드릴(10)에 어떤 스페이서가 형성되는지 정의하는데 사용된다. 게이트 외부에 소스/드레인 영역을 정의하고, 회로에 대해 바람직하지 않은 핀을 트림하기 위하여, 게이트 리소그라피 및 공정(PC) 후에 관용 실리콘-고립 마스크(RX)가 사용된다. 이는 "트림" 마스크(TR) 및 연관된 공정을 제거한다. 이는 또한 TR에 대한 RX의 2차 정렬(두 레벨 모두 일반적으로 FN에 대하여 정렬)에 기인한 일부 밀도 손실을 제거하여, 고밀도 설계를 가능하게 한 다.
RX 크기가 감소하기 때문에, 콘택트 영역으로부터의 기생 용량이 더 작아진다. 작은 RX 크기에 따른 고밀도 배치는, 결과적으로 회로가 상호 인접하여 존재하게 한다. 이는 상호 접속을 더 짧게 하며, 따라서 배선 저항 및 용량을 더 작게 한다. 최종 결과로 비용이 낮아지며, 전력이 낮아지고, 회로는 더 빨라진다.
본 발명은 바람직한 실시예와 관련하여 설명되었지만, 첨부된 청구범위의 범위 및 사상 내에서 본 발명이 변형되어 실시될 수 있음은, 본 기술분야의 당업자들에게 인식될 것이다.

Claims (29)

  1. 핀-타입 전계 효과 트랜지스터(FinFET)로서,
    중심 채널 영역(central channel region)과 상기 채널 영역에 인접한 소스 및 드레인 영역들을 갖는 제1 핀(fin);
    상기 제1 핀을 교차하고, 상기 채널 영역을 덮는 게이트 구조; 및
    채널 영역으로 이루어진 제2 핀 - 상기 제2 핀은 상기 제1 핀에 평행하고, 상기 게이트 구조에 의해 덮여 있음 -
    을 포함하는 FinFET.
  2. 제1항에 있어서,
    상기 제2 핀은 상기 게이트 구조의 폭과 동일한 길이를 갖는 FinFET.
  3. 제1항에 있어서,
    상기 제1 핀은 상기 제2 핀보다 긴 FinFET.
  4. 제1항에 있어서,
    상기 제1 핀의 상기 소스 및 드레인 영역들은 상기 게이트 구조를 넘어 연장하는 FinFET.
  5. 제1항에 있어서,
    상기 제2 핀은 상기 게이트 구조를 넘어 연장하지 않는 FinFET.
  6. 제1항에 있어서,
    상기 제1 핀의 상기 소스 및 드레인 영역들을 덮는 소스 및 드레인 콘택트들(contacts)을 더 포함하는 FinFET.
  7. 제1항에 있어서,
    상기 제2 핀에 인접하여 배치되는 콘택트가 없는 FinFET.
  8. 핀-타입 전계 효과 트랜지스터(FinFET)로서,
    중심 채널 영역과 채널 영역에 인접한 소스 및 드레인 영역들을 갖는 제1 핀; 및
    채널 영역으로 이루어진 제2 핀
    을 포함하는 FinFET.
  9. 제8항에 있어서,
    상기 제1 핀은 상기 제2 핀보다 긴 FinFET.
  10. 제8항에 있어서,
    상기 제1 핀을 교차하고, 상기 채널 영역을 덮는 게이트를 더 포함하는 FinFET.
  11. 제10항에 있어서,
    상기 제2 핀은 상기 게이트 구조의 폭과 동일한 길이를 갖는 FinFET.
  12. 제10항에 있어서,
    상기 제1 핀의 상기 소스 및 드레인 영역들은 상기 게이트 구조를 넘어 연장하는 FinFET.
  13. 제10항에 있어서,
    상기 제2 핀은 상기 게이트 구조를 넘어 연장하지 않는 FinFET.
  14. 제8항에 있어서,
    상기 제1 핀의 상기 소스 및 드레인 영역들을 덮는 소스 및 드레인 콘택트들을 더 포함하는 FinFET.
  15. 제8항에 있어서,
    상기 제2 핀에 인접하여 배치되는 콘택트가 없는 FinFET.
  16. 핀-타입 전계 효과 트랜지스터(FinFET)를 제조하는 방법으로서, 상기 방법은,
    반도체 층에 얹힌(overlying) 하드-마스크(hard-mask) 상에 직사각의 희생 맨드릴(rectangular sacrificial mandrel)을 패턴화하는 단계;
    상기 맨드릴의 수직 표면들을 따라 측벽들(sidewalls)을 형성하는 단계;
    상기 맨드릴을 제거하는 단계;
    상기 측벽들에 의해 보호되지 않는 상기 하드-마스크의 부분들을 에칭하는 단계;
    상기 측벽들을 제거하는 단계;
    상기 하드-마스크 측벽들에 의해 보호되지 않는 상기 반도체 층의 부분들을 에칭하여, 두 개의 긴 핀 및 두 개의 짧은 부분을 갖는 반도체 맨드릴의 자립형 직사각 루프(freestanding rectangular loop)를 남기는 단계 - 상기 긴 핀들은 상기 짧은 부분들에 수직임 -;
    상기 두 개의 긴 핀의 중심 부분들 위에 직사각의 게이트 도전체를 패턴화하는 단계 - 상기 게이트 도전체는 상기 두 개의 긴 핀을 교차함 -;
    상기 게이트 도전체에 의해 덮이지 않는 상기 반도체 물질의 부분들을 도핑하여, 상기 게이트를 넘어 연장하는 상기 핀들의 부분들에 소스 및 드레인 영역들을 형성하는 단계;
    게이트 구조를 포함하는 상기 게이트 도전체를 따라 절연 측벽들을 형성하는 단계;
    상기 게이트 도전체 및 상기 반도체 물질을 도전성 콘택트 물질로 덮는 단계;
    상기 두 개의 긴 핀 중 제1 핀의 소스 및 드레인 영역들 위에 있는 상기 도전성 콘택트 물질의 부분 위에 콘택트 마스크를 형성하는 단계; 및
    상기 콘택트 마스크에 의해 보호되지 않는 상기 반도체 물질 및 상기 도전성 콘택트 물질의 영역들을 선택적으로 에칭하는 단계
    를 포함하며,
    상기 선택적 에칭 공정은 상기 제1 핀의 소스 및 드레인 영역들 상에 상기 도전성 콘택트 물질을 남기고,
    상기 선택적 에칭 공정은 상기 두 개의 긴 핀 중 제2 핀의 소스 및 드레인 영역들을 제거하는 FinFET을 제조하는 방법.
  17. 제16항에 있어서,
    상기 선택적 에칭 공정 후에, 상기 제1 핀은 상기 제2 핀보다 긴 FinFET을 제조하는 방법.
  18. 제16항에 있어서,
    상기 선택적 에칭 공정 후에, 상기 제2 핀은, 게이트 구조를 포함하는 상기 게이트 도전체의 폭과 동일한 길이를 갖는 FinFET을 제조하는 방법.
  19. 제16항에 있어서,
    상기 선택적 에칭 공정 후에, 상기 제1 핀의 상기 소스 및 드레인 영역들은 상기 게이트를 넘어 연장하는 FinFET을 제조하는 방법.
  20. 제16항에 있어서,
    상기 선택적 에칭 공정 후에, 상기 제2 핀은 상기 게이트 구조를 넘어 연장하지 않는 FinFET을 제조하는 방법.
  21. 제16항에 있어서,
    상기 선택적 에칭 공정은 상기 제1 핀의 상기 소스 및 드레인 영역들을 덮는 소스 및 드레인 콘택트들을 형성하는 FinFET을 제조하는 방법.
  22. 제16항에 있어서,
    상기 선택적 에칭 공정 후에, 상기 제2 핀에 인접하여 배치되는 콘택트가 없는 FinFET을 제조하는 방법.
  23. 핀-타입 전계 효과 트랜지스터(FinFET)를 제조하는 방법으로서, 상기 방법은,
    기판 상에 적어도 두 개의 평행 핀을 형성하는 단계;
    상기 핀들의 중심 부분들 위에 게이트 도전체를 패턴화하는 단계 - 상기 게 이트 도전체는 상기 핀들을 교차함 -;
    상기 게이트 도전체 및 상기 반도체 물질을 도전성 콘택트 물질로 덮는 단계;
    상기 핀들 중 제1 핀의 소스 및 드레인 영역들 위에 있는 상기 도전성 콘택트 물질의 부분 위에 콘택트 마스크를 형성하는 단계; 및
    상기 콘택트 마스크에 의해 보호되지 않는 상기 반도체 물질 및 상기 도전성 콘택트 물질의 영역들을 선택적으로 에칭하는 단계
    를 포함하며,
    상기 선택적 에칭 공정은 상기 제1 핀의 소스 및 드레인 영역들 상에 상기 도전성 콘택트 물질을 남기고,
    상기 선택적 에칭 공정은 상기 핀들 중 제2 핀의 소스 및 드레인 영역들을 제거하는 FinFET을 제조하는 방법.
  24. 제23항에 있어서,
    상기 선택적 에칭 공정 후에, 상기 제1 핀은 상기 제2 핀보다 긴 FinFET을 제조하는 방법.
  25. 제23항에 있어서,
    상기 선택적 에칭 공정 후에, 상기 제2 핀은 상기 게이트 구조의 폭과 동일한 길이를 갖는 FinFET을 제조하는 방법.
  26. 제23항에 있어서,
    상기 선택적 에칭 공정 후에, 상기 제1 핀의 상기 소스 및 드레인 영역들은 상기 게이트 구조를 넘어 연장하는 FinFET을 제조하는 방법.
  27. 제23항에 있어서,
    상기 선택적 에칭 공정 후에, 상기 제2 핀은 상기 게이트 구조를 넘어 연장하지 않는 FinFET을 제조하는 방법.
  28. 제23항에 있어서,
    상기 선택적 에칭 공정은 상기 제1 핀의 상기 소스 및 드레인 영역들을 덮는 소스 및 드레인 콘택트들을 형성하는 FinFET을 제조하는 방법.
  29. 제23항에 있어서,
    상기 선택적 에칭 공정 후에, 상기 제2 핀에 인접하여 배치된 콘택트가 없는 FinFET을 제조하는 방법.
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