KR20060003013A

KR20060003013A - 고속 주파수 호핑 확산 스펙트럼 기술에 기초한 셀룰러무선 통신 시스템용 직접 디지털 주파수 합성기

Info

Publication number: KR20060003013A
Application number: KR1020057019669A
Authority: KR
Inventors: 알렉산더 레핀
Original assignee: 소니 에릭슨 모빌 커뮤니케이션즈 에이비
Priority date: 2003-04-16
Filing date: 2004-02-18
Publication date: 2006-01-09
Also published as: CN1774689A; DE60312479D1; WO2004092935A1; DE60312479T2; ATE357013T1; EP1469373B1; KR101045110B1; CN100388156C; EP1469373A1

Abstract

직접 디지털 주파수 합성기(DDFS; direct digital frequency synthesizer)는 발진기 신호(

)를 대략 사인파로 발생시키기 위해 사용되며, 고속 주파수 호핑 확산 스펙트럼(FHSS; frequency-hopped spread spectrum) 기술에 기초한 셀룰러 통신 시스템에서의 무선 RF 송수신기에 유리하게 적용될 수 있다. 본 발명은 특히 출력 신호(

)의 파형에 지터(jitter)를 도입하는 위상 절단(phase truncation), 진폭 및 시간 양자화 오차에 의해 야기되는 주파수 합성기의 잡음 전력 밀도 스펙트럼(

)에서의 스퓨리어스 하모닉스, 전압 및/또는 전류 이상을 감소시키기 위한 방법으로 언급된다. 그 때문에, 주파수 제어 워드(FCW; frequency control word)로서 동작하는 이산 P-비트 위상차 값(Δφ_s(nT))이 소정의 시간 주기(N.T)의 디지털 톱니파 신호(φ_s(nT))의 P'-비트 샘플들을 생성하기 위해 반복적으로 누산되며, 이어서 그 획득된 이산 위상 입력값(φ_s(nT))을 한 세트의 이산 사인 진폭 샘플값(s(nT))으로 위상-사인진폭 변환(phase-to sine-amplitude conversion)하여 제공된다. 그 후, 이러한 사인 진폭 샘플값(s(nT))은 양자화된 아날로그 사인파의 근사치(a₁'(t))로 변환된다. 본 발명의 일실시예에 따르면, 스퓨리어스 하모닉스(DSC)는 획득된 사인 진폭 샘플값(s(t))에 무작위 수의 P"-비트수 워드 표현 (

)을 가산함으로써 전체 사인 스펙트럼을 통해 확산된다. 그러므로, 근사화된 사인파(

)의 주기적인 이상 구조, 위상 절단 및 양자화 오차(

)를 파기하며, 상기 오차 신호(e(nT))에 의해 야기되는 스퓨리어스 이산 잡음 전력 밀도 스펙트럼(

)은 광대역의 연속 잡음 전력 밀도 스펙트럼(

)으로 변형된다. 결국, 부가적인 잡음은 직접 디지털 주파수 합성 유닛(DDFS)의 아날로그 출력 포트에서 양자화된 아날로그 사인파 근사치(a₁'(t))로부터 상기 무작위 수(r(nT))의 디지털-아날로그 변환된 표현을 감산함으로써 보상된다.

직접 디지털 주파수 합성기, 고속 주파수 호핑 확산 스펙트럼, 위상 절단, 잡음 전력 밀도 스펙트럼, 스퓨리어스 하모닉스, 주파수 제어 워드

Description

고속 주파수 호핑 확산 스펙트럼 기술에 기초한 셀룰러 무선 통신 시스템용 직접 디지털 주파수 합성기{DIRECT DIGITAL FREQUENCY SYNTHESIZER FOR CELLULAR WIRELESS COMMUNICATION SYSTEMS BASED ON FAST FREQUENCY-HOPPED SPREAD SPECTRUM TECHNOLOGY}

본 발명은 전체적으로 대략 사인곡선 파형의 수치 제어 발진기 신호를 발생시키는데 사용되는 직접 디지털 주파수 합성기(DDFS) 분야에 관한 것이며, 이는 고속 주파수 호핑 확산 스펙트럼(FHSS) 기술에 기초한 셀룰러 통신 시스템에서의 무선 RF 송수신기에 유리하게 적용될 수 있다. 본 발명은 특히 적용된 디지털-아날로그 변환기가 지터를 DDFS의 출력 파형에 도입하는 비이상적임(non-ideality) 뿐만 아니라 위상 절단(phase truncation) 및 진폭 양자화 오차에 의해 야기되는 주파수 합성기의 잡음 전력 밀도 스펙트럼에서의 스퓨리어스 하모닉스(spurious harmonics), 전압 및 전류 이상을 감소시키기 위한 방법에 관한 것이다.

오늘날, 정확한 사인 파형의 생성은 고도의 레이더 시스템에서부터 차량의 라디오 및 스테레오 시스템과 같은 무선 통신 디바이스 및 가정용 오락 기기까지 거의 모든 전자 장비에서 중요한 역할을 한다. 예를 들어, 무선 RF 송수신기에 집적된 발진기에 의해 발생된 반송파 주파수는 매우 높은 절대적 정확성을 가져야 한 다. 이 주파수는, 현대의 통신 시스템 및 고속 주파수 호핑 확산 스펙트럼(FHSS) 기술(예를들어, 블루투스)에 기초하는 규격이 광대역폭에 걸쳐 신속하고 정확한 동조를 요구하기 때문에, 작고 정밀한 폭으로 변경되어야 한다. 그러므로, 종래의 셀룰러 무선 통신 시스템에 사용되는 주파수 합성기는 종종 위상 고정 루프(PLL) 회로를 이용하며, 이는 합성된 신호의 출력 스펙트럼에서 잡음 전력 레벨 및 스퓨리어스 하모닉스의 전력 레벨을 감소시킨다.

종래의 위상 고정 루프(PLL) 기반의 주파수 합성법의 급속적인 진보 - 주파수 합성 유닛(FSU)의 출력 주파수가 기준 주파수로 고정되어 있는 피드백 메카니즘은 단순성 및 경제성 때문에 대중성을 획득함 - 에 병행하여, 주로 디지털 성질의 다른 주파수 합성 기술: 직접 디지털 합성법(DDS) 및 분수 분주형(fractional-N) PLL 합성법이 급부상해 왔다. 이에 의해, 종래의 PLL 주파수 합성기에는 디지털 신호 처리기(DSP)가 보완되고 있다. 실제로, 주파수 합성법에 DSP 기술을 적용하는 것은 여전히 초기 단계에 있다. 디지털 방법론을 이용하여 사인파를 생성하기 위해서는 파형의 생성이 전적으로 필요하다. 이것은 적어도 하나의 로컬 발진기에 의해 아날로그 신호가 생성되는 종래의 PLL 합성기와는 근본적으로 다르다.

또 다른 널리 보급되어 있는 주파수 합성기 기술은 직접 아날로그(DA) 주파수 합성법으로서 공지되어 있다. 이 기술에서는, 한 그룹의 기준 주파수가 주요 기준으로부터 얻어진다; 이들 주파수들은 요구되는 출력에 따라서 혼합되고, 필터링되어, 산술적으로 결합된다. 그러나, 기본 기술에는 어떠한 피드백 메카니즘도 없다. DA 주파수 합성법은 특히 반송파 주파수에 가까운 탁월한 스펙트럼 순도 및 많은 설계에서 중요한 파라미터인 탁월한 스위칭 속도를 제공하며, 그 합성기가 한 주파수에서 다른 주파수로 얼마나 빠르게 호핑할 수 있는지를 결정한다. DA 기술은 보통 PLL보다 훨씬 더 실행하기 복잡하므로, 더 고가이다. DA 합성기는 의료용 영상, 분광계, 고속 스위칭 안티-잼(anti-jam) 통신 및 레이더, 전자전(EW; electronic warfare) 시뮬레이션, 자동 테스트 장비(ATE), 레이더 단면적(RCS) 측정에서의 응용 및 초과 비용을 지불하고서라도 DA 기술의 이점이 필수적으로 요구되는 곳에서의 응용이 가능함을 알아냈다.

직접 디지털 합성법(DDS)은 신호를 디지털 방식으로 생성하여 조작하고 변조하기 위해 디지털 신호 처리를 이용하는 최근에 생겨나서 발달된 신호 생성 기술이다. 이어서, 디지털 신호는 디지털-아날로그 변환기(DAC)에 의해 양자화된 아날로그 형태로 변환될 수 있다. 종종 수치 제어 발진기(NCO)로도 언급되는 직접 디지털 주파수 합성기(DDFS)는 30년 이상 전에 발명되었을지라도, 단지 최근 10~12년 사이에 관심을 끌기 시작했다. 디지털 기술 및 그 도구들의 급속적인 발전에 기인하여, 경제적인 고성능 도구로 현저하게 진보된 DDS 기술은 오늘날 주요 주파수 합성 기술이며, 이는 위성 통신, 레이더, 의료용 영상, 셀룰러 전화 및 아마추어 무선과 같은 어플리케이션에 대한 계기 제조자들로부터의 거의 모든 합성기 설계자들이 사용하고 있으며, 그 성능은 꾸준히 개선되고 있다.

직접 디지털 주파수 합성기(DDFS)는 디지털 및 아날로그 신호 처리 블록들을 이용하여 주기성 파형을 생성한다. 오픈-루프 DDFS 아키텍쳐가 특히 정확하고 고속인 주파수 및 위상 동조가능 출력 신호를 생성하는데 이용되고 있다. 종래의 DDFS 회로들은 고밀도 집적회로(LSI; large-scale integration)에서 구현되고, 이들은 디지털 파형, 즉각 클록 신호 생성 및 변조 분야에서 날로 증가하고 있다. 통상의 DDFS 아키텍쳐의 블록도가 도 1a에 도시된다. 도시되어 있는 DDFS는, 위상 누산기(ACC), 이산 위상값(φ_s(nT))을 이산 사인 진폭 샘플값(s(nT))으로 변환하는 리드-온니 메모리(ROM)의 형태로 실현된 룩업 테이블(LUT), 및 로우-패스 필터(LPF)에 접속된 디지털-아날로그 변환기(DAC)를 포함한다. 그 시스템은 두개의 입력 신호: 클럭 기준값 -

여기서,

A_δ[V]는 클럭 신호의 진폭값이고(여기서, A_δ :=5V),

f_clk[MHz]는 발진기 회로의 클럭 속도를 표시하고,

n은 샘플링 지수이고,

T[ns]는 샘플링 간격을 표시하고,

δ(t-nT)는 이산 시간(nT)에 진폭 '1'을 갖는 디랙 임펄스(Drac impulse)를 표시함 -

및 주파수 제어 워드(Δφ_s(nT))(FCW)를 갖는다. 위상 누산기(ACC)는 클럭 사이클당 FCW의 값을 적분하므로, 기울기가 FCW에 직접 비례하는, 주기적으로 반복되는 이산 램프 신호(φ_s(nT))를 생성한다. 누산기가 2π 라디안에 상당하는 값을 초과 하는 경우, 오버플로우가 발생하여, 다수의 2π가 버려지고, 증분 처리가 다음 사이클까지 계속된다. 원하는 출력 파형 -

여기서,

A_s[V]는 원하는 아날로그 출력 파형의 신호 진폭이고,

φ_s(t)[rad]은 신호 위상이며, 이는 도 1d에 도시되어 있는 바와 같이 톱니파 함수이고,

φ_s0[rad]은 시간 t=0ns에서의 출력 파형(s(t))의 초기 위상을 표시하고(여기서: φ_s0 :=0rad),

ω_s(t)[radㆍs^-1]는 상기 출력 파형(s(t))의 각주파수임 -

을 생성하기 위해, 위상 누산기 출력을 근사화된 사인 진폭 -

여기서, T[ns]는 샘플링 간격을 표시하고, n은 샘플링 지수임 -

으로 변환하는 것이 필요하다.

이러한 목적을 위해, 상기 위상 정보를 일련의 사인파의 이산 디지털화된 진폭 샘플들로 변환하는 리드 온니 메모리(ROM)에 유지된 룩업 테이블(LUT)을 언급하기 위해 위상 누산기(ACC)에 유지된 수를 사용한다. 로우 패스 필터(LPF) 뒤에 접 속된 디지털-아날로그 변환기(DAC₁)는 결과의 사인곡선 샘플값들(s(nT))의 시퀀스를 아날로그 사인파 근사치(

)로 변환한다. 그리하여, LPF는 스퓨리어스 에일리어싱 하모닉스(spurious aliasing harmonics)를 제거하고, 신호가 도 1e에 도시된 바와 같이 부드럽게 나타나도록 한다.

그리하여, 신호가 전적으로 합성된다. 이러한 이유로, 디지털 정확성을 갖는 위상 시프팅, 주파수 변화 및 진폭 변조 모두를 디지털 영역에 추가하기가 비교적 쉽다. 위상 누산기(ACC)는 기울기(변화율)가 주파수 제어 워드(W)에 의해 제공되는, 선형 출력 램프를 생성하는 디지털 적분기이다. 이 디바이스는 위상 신호(φ_s(nT))를 생성하는데 사용되며, 여기서 T는 샘플링 시간이며 누산기에 접속된 발진기 회로의 클럭 속도(f_clk)에 의존한다. 그리하여, 누산기(ACC)는 인덱서(indexer)로 동작하며, 그 출력 신호(φ_s(nT))는 사인 룩업 테이블(LUT)로의 입력을 제어한다. 이는 쉽게 제어될 수 있는 복소 카운터(complex counter)로서 간주될 수 있다. 위상 누산기 크기가 P=32비트라고 가정하면, 그 디바이스는 0부터 2³²-1까지 누산한다. 명확하게, 누산기가 이 수 이상으로 오버플로우가 발생하면, 0 위상부터 다시 시작한다. 누산 속도는 단지 클럭 속도(f_clk=1/T) 및 제어 워드(W)에 의존한다. 그리고, W는 - 누산기가 증분하지 않을 경우(DC 신호를 생성하는 것에 상당함) - 0만큼 낮을 수 있고, 또는 임의의 수 W<2^P-1일 수 있으며, 이 경우, 모 든 P 입력 비트가 1과 동일하다. 값 '0'이 영 위상과 연관되고 2π 라디안이 '2³²-1'과 연관되면, (디바이스가 모듈로 2³²를 연산하기 때문에) 위상 누산기(ACC)는 0부터 2π 라디안까지의 위상들을 주기적으로 발생시킨다.

누산기의 연산을 증명하기 위해, P'=32비트의 누산기 크기를 갖는 위상 누산기가 f_clk=2³²/10Hz에서 클록킹될 것이다. 이어서, W:=1이라면, 0에서 2π까지의 위상들을 발생시키는데 정확히 10초(2³²회의 시계 똑딱임을 의미함)가 걸릴 것이다. 그러나, W:=2³⁰라면, 단지 40/2³²초 = 10/2³⁰초(4회의 시계 똑딱임을 의미함)가 걸릴 것이다. 명확하게, W는 누산기의 변화 속도를 제어하며, 위상의 변화 속도는 주파수(ω_s)이다. 상기 예에서, W :=1에 대해, 사이클이 0.1Hz인 반면, W:= 2³⁰에 대해서는, 사이클이 2³⁰/10Hz 또는 f_clk/4Hz와 동일하다. P'-비트-와이드 위상 누산기를 가정하면, 얻어진 출력 주파수는

- 여기서,

f_DDS[MHz]는 DDFS의 출력 포트에서 획득된 주파수이고,

P'[bit]는 적용된 위상 누산기(ACC)의 크기를 표시하여, 획득된 위상 샘플값 (φ_s(nT))의 워드길이이고,

W는 주파수 제어 워드(Δφs(nT))의 십진 표현임 -

을 산출한다.

위상 정보는 φ_s(nT)를 sin[φ_s(nT)]로 변환하는 ROM에 접속된다. 누산기는 보통 크고, 메모리 크기는 제한되어 있기 때문에, 누산기 출력 비트의 단지 일부만이 ROM에 접속된다. 예를 들어, 누산기의 14개의 최상위 비트(MSB)들이 ROM에 접속되고, 그 ROM으로부터의 12비트 출력이 12비트 DAC를 구동하도록 요구되면, 필요한 메모리의 크기는 2¹⁴ㆍ12이며, 이는 196,608비트의 메모리에 상당하며, 이미 상당히 대용량 ROM이다. 모든 누산기 비트가 ROM에 접속되는 것은 아니기 때문에, 절단 레벨이 도입되어야 한다. 이어서, 위상 정보를 진폭으로 변환한 ROM의 디지털 출력 비트는 아날로그 사인파를 생성한 DAC 및 LPF에 접속된다. LPF는 모든 앨리어싱 주파수를 거부하므로, 이론적으로 나이키스트 주파수(샘플링 속도(f_clk)의 1/2)로 제한된다. 이는 종종 안티-앨리어싱 필터로 언급된다.

직접 디지털 합성(DDS)의 가장 중요한 사양 중 하나는 스펙트럼 순도이다. 스퓨리어스 이산 스펙트럼 성분(DSC)은 주로

- ROM의 어드레스 워드 길이와 일치시키기 위해 행해지는 누산기 회로(ACC)에서의 순간 위상의 절단,

- 진폭 양자화,

- ROM의 크기를 최소화함으로써 출력 주파수를 최대화하기 위해 행해지는 ROM에서 구현되는 데이터 압축, 및

- 비선형성, 온/오프 스위칭 차에 기인하여 발생하는 고장, 다른 비트들 간의 스위칭 타임 불균형 및 제한된 침강 시간(settling time)과 같은 DAC의 결함에 의해 야기된다.

진폭 양자화 오차는 하모닉스 관련 스퓨리어스 성분(spur)을 야기하는 반면, 위상 절단은 위상 변조에 의해 원하는 출력 주파수에 가까운 스퓨리어스 성분을 생성한다. 통합된 디지털-아날로그 변환기(DAC)의 비이상성(non-idealities) 뿐만 아니라 유한 워드길이 결과에 기인하여 존재할 수 있는 상술된 수치적 왜곡 및 알고리즘의 비선형성은 스펙트럼 불순물의 대부분의 소스이다. 그러므로, 스퓨리어스 성분의 정확한 위치 및 전력 레벨을 안다는 것은 DDFS의 설계 시작에 좋은점이 된다. 이러한 신호 오차 형태로부터 기원하는 스퓨리어스 성분이 동조시 불규칙적으로 변함에 따라, (특히 진폭 양자화에 대한) 분석 결과는 오히려 복잡해진다. 그러므로, 이러한 스퓨리어스 성분의 파라미터 의존성을 해석하기란 쉬운 일이 아니다.

반올림 연산과 같은 진폭 양자화 연산 - 특히 최소 거리(또는 최근린) 매핑 - 은 기수 대칭(odd symmetry)을 가지며, 격렬하게 발진하는 레벨의 기수 하모닉스만을 생성하며, 신호 진폭 및 분해능에 대한 의존성이 매우 복잡하게 된다. 더구나, 에일리어싱 효과 때문에, 일부 하모닉스는 원하는 대역으로 다시 접어 넣을 수 있고, 중첩시키는 것도 가능하다. 이러한 중첩된 스펙트럼 라인은 실제의 위상 및 진폭값에 의존하는 결과의 성분의 레벨에 구조적으로 또는 파기적으로 기여할 수 있다.

아날로그 PLL-기반의 주파수 합성법과 비교하여, DDFS는 많은 중요한 이점들을 제공한다: 고속 침강 시간, 서브-헤르쯔 주파수 분해능, 연속 위상 스위칭 응답 및 저위상 잡음이 DDS 시스템에 의해 쉽게 달성될 수 있는 특징들이다. 고속 스위칭 속도 및 고분해능과는 별도로, DDFS는 디지털 설계의 높은 정확성, 신뢰성 및 재생성과 비교적 높은 통합 레벨을 제공한다. 부가적으로, 신호는 디지털 방식으로 조작되기 때문에, 신호를 조작하고, 아날로그 기술에 의해서는 얻을 수 없는 정확성을 달성하고, 주파수 합성기를 제어하는 컴퓨팅 머신과 편리하게 인터페이싱하기가 용이하다. 초기의 DDF 합성기들은 디지털 로직 및 DAC 기술들의 제한 때문에, 근접하게 이격된 주파수의 협대역을 생성하는데 제한이 있었던 반면에, 집적 회로(IC) 기술에서의 최근의 이점들은 이 영역에서 두드러진 진보를 가져왔다. DDFS를 프로그래밍함으로써, 적응성 채널 대역폭, 변조 포맷 및 주파수 호핑이 쉽게 달성될 수 있다. 그러한 DDFS는 무선 통신 디바이스의 변조기 또는 복조기 부분에 유리하게 적용될 수 있다.

그러나, DDFS를 적용시키는 것은 대개 일련의 단점들을 포함한다. 주 단점 중 하나는 DDFS가 큰 칩 영역을 차지하는 전력-소비 디바이스라는 것이다. 통상적으로, DDFS는 높은 주파수 변화 속도를 갖지만, 동시에 높은 전원 공급을 필요로하고, 스퓨리어스 스펙트럼 성능을 특징으로 한다. 이에 관하여, 스퓨리어스 하모닉스의 전력 레벨은 -70과 -80dBc 사이의 값을 달성할 수 있다. 다른 제한은, 나이 키스트 샘플링 이론 때문에, 최대 출력 주파수(f_DDS)가 클럭 주파수(f_clk)의 1/2보다 낮을 것을 요구한다. 그러므로, 합성기 설계는 큰 스퓨리어스-프리 동적 범위를 갖는다는 것과 높은 속도를 갖는다는 것 간의 타협점(trade-off)이며, 전자는 크고 느린 ROM의 비용으로 얻어진 감소된 위상 절단을 요구한다. 회로의 디지털 부분은 일반적으로 스퓨리어스-프리 동적 범위가 DAC의 속성에 의해 결정되기에 충분히 작은 분해능으로 설계된다.

스퓨리어스 하모닉스 레벨을 감소시키기 위해, 통상 잡음-셰이핑 기술이 적용되며, 이는 절단된 위상값들을 상호관련해제(decorrelate)시키므로, 원하는 주파수에 가까운 주파수에서의 협대역 스퓨리어스 성분을 광대역 잡음과 같은 전체 주파수를 통해 확산시킨다. 주파수(f_DDS)의 아날로그 출력 신호가 클럭 속도(f_clk)에 비해 낮으므로, 나이키스트 샘플링 이론

을 충족시키고, DDFS는 오버샘플링 시스템으로 동작(M>2)하고, 잡음 셰이퍼는 위상 절단 잡음의 스펙트럼을 보다 높은 주파수로 시프트하므로, 관심의 주파수 범위에 걸쳐 출력의 스펙트럼 순도를 증가시킨다. 그러나, 잡음 셰이핑이 어떠한 이점도 가져오지 못하고 심지어는 성능을 악화시키는 주파수가 존재하며, 잡음 셰이핑 기술이 모든 경우에 스퓨리어스-프리 동적 범위를 달성하는데 통상적으로 사용될 수 없다는 것을 시뮬레이션 및 측정으로 확인했다.

DDFS 유닛을 커버하는 주파수 범위가 제한되어 있기 때문에, 셀룰러 통신 시 스템에서의 사용은 도 2a에 도시된 바와 같이 위상 고정 루프(PLL) 회로에 의해 제어되는 단측파대 혼합기(SSB) 및 로컬 발진기(LO)를 이용한 주파수 업-컨버전(up-conversion) 수단과 조합하여서만 가능하다. 이러한 주파수 생성 원리는 논문에 잘 공지되어 있다. 도 2a는 업-컨버전 구조의 최신 기술에 따른 종래의 주파수 합성기 아키텍쳐(200a)를 도시한다. 주파수 합성기(200a)는 DDS단(100a), 8배 승산 및 밴드 패스 필터단(201a) 및 업-컨버전 및 필터링단(201b) 순으로 이루어진다.

도 1a에 도시된 바와 같은 아키텍쳐에 기초한 사인 출력 DDF 합성기는 위상-사인진폭 변환기 블록의 구현과 대부분 다르다. 이 블록이 통상 가장 느리고 가장 전력 소모적인 구성요소이기 때문에, 과거 30년 동안의 많은 연구 노력의 목표가 되어 왔다. 위상-사인 진폭 변환기의 실현에 대해 가장 간단한 접근법은 리드-온니 메모리(ROM)를 이용하는 것이다. 그러나, 그 크기는 위상 누산기(ACC)의 크기(P')에 따라 지수적으로 성장한다. 통상 정밀한 주파수 동조를 달성하기 위해 큰 워드길이가 소망되기 때문에, 몇가지 기술이 적당한 성능을 유지하면서 ROM 크기(P')를 제한하도록 고안되어 왔다. 위상 누산기 출력(φ_s(nT))을 절단하는 것은 이용된 ROM의 크기(P')를 감소시키기 위한 통상의 방법이다. 또한, 이 접근법은 P'에 대해 매우 큰 값을 요구하는 정밀 주파수 분해능 요구조건 때문에 거의 보편적으로 채택된다. 다양한 각도 분해법이 LUT-기반의 방법들로 메모리 요구조건을 더 감소시키기 위해 제안되어 왔다. 이러한 방법들은 통상 ROM을 다수의 보다 작은 유닛들로 분할함으로써 이루어지고, 각각은 절단된 위상 누산기 출력의 일부에 의 해 어드레스된다. 각각의 서브-ROM으로부터 검색된 데이터는 사인곡선의 근사치를 산출하기 위해 가산된다.

ROM 크기를 더 감소시키기 위해서, 연구자들은 위상 각의 값으로부터 사인 진폭의 초기 근사치를 만드는 것, ROM을 이용하거나 정정값들을 저장하기 위해 다른 ROM을 결합시키는 것을 제안해 왔다. 이들은 종종 진폭 압축 기술로 언급된다. ROM 분할과 조합하여 사용하여, 37:1의 효과적인 ROM 크기 압축 비를 얻었다. 사인 근사치를 획득하기 위해 수행되는 계산의 양을 증가시킴으로써 ROM 크기를 더 감소시킬 수 있다. 몇몇 연구자들은 사인 함수의 1/4을 근사화하기 위해 구분적인 연속 다항식을 이용한 접근법들을 제안해 왔다. 이들은 삼각법 근사치, 테이러 급수 확장, 간략화된 4차 다항식, 4차 체비셰프(Chebyshev) 다항식, 또는 부등 길이의 선형 세그먼트 중 하나에 기초하였다. 이러한 모든 접근법들은 임의의 위상각에 대한 사인곡선 근사치의 진폭 오차가 ROM 룩업 테이블로 달성가능한 것으로 감소되어야 한다는 전제에 기초한다.

최신 기술에 따른 종래의 사인 ROM 압축에 대한 시스템 아키텍쳐가 도 2b에 도시된다. 이에 의해, 누산기의 출력 포트에서의 신호의 두개의 최상위 비트는 1/4을 디코딩하는데 사용되는 반면, 나머지 10비트는 다른 1/4 사인 ROM을 어드레스하는데 사용된다. 소위 '거대(coarse)' ROM은 저분해능 위상 샘플을 제공하고, '정말한' ROM은 저분해능 위상 샘플들 간에 보간함으로써 부가적인 위상 분해능을 제공한다. 도 2b에서, 억세스 시간이 가장 중요한 상부 메모리의 크기는 사인 차 알고리즘만큼 감소된다. 이는 사인 함수의 저장시 2비트 진폭을 저장하지만, 여분 의 가산기가 거대 ROM 출력에 요구된다. 그러면, 압축된 ROM 콘텐트의 고속 푸리에 변환(FFT)이 최악의 경우에 -74dBc의 디지털 출력 스펙트럼 순도를 산출한다.

최신 기술의 간단한 설명

유럽특허 EP 0 452 031 A2에 기술된 본 발명은, 주파수 발생기, 위상 누산기(ACC), 이산 사인값을 유지하는 룩업 테이블(LUT) 형태의 함수 발생기, 난수 발생기(RNG) 및 두 개의 디지털-아날로그 변환기(DAC)를 포함하는 형태의 직접 디지털 주파수 합성기(DDFS)와 같은 디지털-아날로그 변환에 의해 아날로그 신호를 발생시키기 위한 회로를 언급한다. 이 회로의 목적은 DDFS의 출력 신호 스펙트럼에서의 스퓨리어스 하모닉스 및 전력 고장 레벨을 감소시키는 랜덤화 절차(randomization prosedure)를 수행하는 것이다. 그리하여, 디지털-아날로그 변환기(DAC)가, 각 함수값을 나타내는 디지털 수를 산술 논리 연산 장치(ALU)에 의해 가산 또는 감산된 디지털 무작위 수로 변경함으로써, 스퓨리어스 주파수 신호로 입증된 아날로그 신호 오차의 발생을 완화시킨다. 이어서, 랜덤하게 변경된 함수 및 디지털 무작위 수는 제1 및 제2 디지털-아날로그 변환기(DAC₁ 및 DAC₂) 각각에 의해 아날로그 값으로 변환된다. 그 후, 이러한 아날로그 값들은 랜더마이징 효과들을 제거하기 위해 결합된다. 제1 디지털-아날로그 변환기에서의 변환이 모든 DAC 레벨에 걸쳐 랜덤하게 확산되기 때문에, 반복 사용에 의해 스퓨리어스 주파수 신호로서 명시될 임의의 DAC 단계와 연관된 임의의 변환 오차는 광대역 잡음과는 상호관련해제되어 있다. 위상 고정 루프(PLL) 주파수 합성기에서 위상 제어 선형성을 개선하기 위해 톱니파 신호를 발생시키는 유사 회로가 전개될 수 있다. 그러나, 유럽특허 EP 0 452 031 A2에 제시된 DDFS 구조가 획득된 고장의 기수 대칭을 실현하지 못하기 때문에, DDFS의 출력 신호 스펙트럼이 합성된 주파수의 우수 하모닉스를 나타내는 스퓨리어스 구성요소들을 포함한다. 따라서, 이 특허 출원의 주요 단점은 상대적으로 나쁜 출력 신호 스펙트럼의 품질이다.

미국특허 제6,005,419호에서, 합성된 출력 신호의 하모닉스 콘텐트를 감소시키기 위한 DDFS 회로 및 방법이 공개되어 있다. DDFS는 제1 및 제2 사인 룩업 리드-온니 메모리(사인 ROM) 회로를 구동시키는 제1 및 제2 어드레스 신호를 발생시킨다. 상기 사인 ROM들은 서로로부터 π 라디안만큼 위상 오프셋이 있는 제1 및 제2 디지털 사인파 신호를 각각 발생시킨다. 이어서, 이러한 디지털 사인파 신호들은 디지털-아날로그 변환에 의해 제공되어 감산기 회로에 의해 결합된다. 제1 및 제2 아날로그 사인파 신호 간의 위상 관계의 결과로서, 이 신호들의 제1 하모닉스 성분은 상기 감산에 의해 강조되고, 반면에 이 신호들의 제2 하모닉스 성분은 동시에 덜 강조된다. 그러므로, 제안된 해결책은 결과의 신호 스펙트럼의 기수 대칭 스킴을 이용한다. 그러나, 어떤 랜덤화 절차도 적용하지는 않는다. 결과적으로, 출력 신호 스펙트럼은 합성된 주파수의 기수 하모닉스를 여전히 포함한다.

양자화 오차를 감소시키는데 유리하게 사용될 수 있는 램던화 방법 및 합성된 사인 진폭 샘플 데이터로부터 아날로그 파형을 생성하기 위해 사인 진폭 변환기 및 디지털-아날로그 변환기(DAC)를 이용하여 디지털 주파수 합성기에서의 스퓨리어스 출력 잡음을 감소시키기 위한 장치가 미국특허 제4,901,265호에 공개되어 있다. 최소 양자화 단계의 ±1/2과 같거나 적은 값 또는 사인 진폭 샘플 데이터에 대한 변경값을 갖는 무작위 수 또는 의사-무작위 수가 생성되어 DAC에 전송되는 결과 합이 사인 진폭 데이터에 가산된다. 본 발명의 일실시예에서, 합산 회로가 사인 함수 변환기의 출력 포트와 디지털-아날로그 변환기의 입력 포트 간에 접속된다. 대응하는 DAC 입력 데이터 값의 최하위 비트(LSB)의 ±0,5ⁿ⁺¹배 - 여기서 n은 1보다 크거나 같은 정수 값임 - 의 범위에 걸쳐 값이 변동하는 의사-무작위 수를 제공하는 의사-무작위 수 발생기(RNG)에 접속된 제2 입력 포트를 포함한다.

미국특허 제5,864,492호는 디지털 주파수 신호를 발생시키는데 필요한 톱니형 신호의 생성을 기술한다. 기술된 DDFS는 디지털 톱니파 신호를 디지털 파형 신호로 변환하는데 사용되는 디지털 샘플 값을 유지하는 룩업 테이블(LUT) 및 디지털 톱니파 신호의 샘플들을 발생시키기 위해 위상 값을 반복적으로 누산하기 위한 위상 누산기(ACC)를 포함한다. 디지털 샘플들의 양자화 효과를 감소시키기 위해, 합성기는 또한 디지털 주파수 신호를 형성하기 위해 랜더마이징 인자(randomizing factor)를 출력 디지털 샘플에 적용시키기 위한 랜더마이저(randomizer)를 포함한다. 랜더마이저는 적어도 하나의 랜더마이징 비트를 생성하기 위한 P-비트의 각 디지털 샘플을 수신하기 위해 접속된 난수 발생기(RNG) 및 디지털 주파수 신호의 디지털 파형 샘플을 생성하기 위해 디지털 샘플의 나머지 N비트와 적어도 하나의 랜더마이징 비트를 합산하기 위한 합산기를 포함한다.

PCT 출원 WO 01/18637 A1에 기술된 발명은, 랜덤 밸브 생성기에 의해 생성되 고, 필터 또는 매핑 유닛에서 변경되어, DDFS의 누산기 회로(ACC) 앞 또는 뒤에서 합산된, 랜덤 밸브 시퀀스를 사용함으로써, 특히 원하는 반송파 주파수의 범위에서의 DDFS 출력 신호의 스펙트럼 특성 개선에 관한 것이다.

미국특허 제4,410,954호에 공개된 발명은 선택된 주파수 또는 미리 선택된 주파수 세트를 합성하기 위한 듀얼-레벨 주파수 합성기를 기술하고 있다. 이에 의해, 선택된 위산 증분이 디지털 적분기로서 상호 협력할 때 가산기 및 누산 레지스터에 클럭 속도로 공급되며, 그 레지스터의 결과의 주기 오버플로우는 그 선택된 관심 주파수에 대응한다. 레지스터의 입력(또는 출력)을 자동으로 랜덤하게 지터링함으로써 합성기의 스펙트럼 출력에서의 이산 스펙트럼 스퓨리어스 성분을 감소시키기 위한 개선이 제공되며, 선택된 주파수에 대한 레지스터 오버플로우의 평균 주기에는 영향을 미치지 않는다.

입력 신호 펄스를 수신하고, 다수의 입력 신호 펄스 수신 후 대응하는 출력 신호를 제공하기 위한 카운터 회로를 포함하는 DDFS가 미국특허 제4,815,018호에 기술되어 있다. 이 수는 제어 신호의 상태에 기초하여 선택된다. 이 발명은 의사-무작위 수 시퀀스를 생성하기 위한 회로 및 각각의 의사-무작위 수를 소정의 수와 비교하고 그에 응답하여 대응하는 제어 신호를 제공하기 위한 비교기 회로를 포함한다.

미국특허 제4,835,721호에서, 연산자 또는 출력 잡음 신호를 계속적으로 생성하기 위한 다른 수단에 의한 사용을 위해 주파수 합성기가 공개된다. 주파수 합성기는 제어된 스펙트럼 진폭을 갖는 랜덤 잡음을 직접적으로 합성하기 위한 디지 털 수단을 포함한다. 합성된 랜덤 잡음은 일련의 디지털 복합 주파수 합성기 출력 잡음 신호 샘플값을 특징으로 한다. 디지털 수단은 일련의 시프트된 세그먼트 주파수 값들의 세트를 제공하여 주기적으로 변경하기 위한 수단을 포함하며, 시프트된 주파수 값의 각 세트는 제어된 일련의 랜덤 주파수 값을 갖는다. 각 주파수 값은 시프트된 세그먼트 주파수 값을 특징으로 하는 세그먼트 주파수 대역에 대응하는 범위 내에 있도록 선택된 랜덤 디지털 수이다. 복수의 디지털 발진기가 구비되고, 각 발진기는 대응하는 세그먼트 주파수 대역을 갖는다. 각각의 발진기 출력은 각 주파수 대역의 시프트 세그먼트 주파수에 신호하는 주파수를 갖는 사인곡선을 순차 특징으로 하는 일련의 디지털 값이다.

또 다른 디지털 주파수 합성기 아키텍쳐가 미국특허 제4,933,890호에 기술되어 있다. 이에 의해, 원하는 주파수의 클럭-합성된 수치 제어 발진기 파형의 에지 타이밍은 제어가능 지연 라인에 NCO 출력 신호를 제공함으로써 원하는 주파수의 이상적인 파형과 보다 정확하게 일치하도록 수정된다. 이상적인 파형으로부터의 NCO 클럭 신호의 오프셋 타임을 NCO 출력 신호로부터 결정하고, 그 출력 신호가 이상적인 파형과 실질적으로 일치하는 에지를 갖도록 지연 라인의 지연을 제어한다. 시스템 클럭 간격의 작은 부분으로서 획득된 지연을 사용함으로써, 클럭 주파수 근처의 주파수들의 직접 디지털 합성이 달성된다. 바람직하게, 지연은 탭핑된 지연 라인으로 수행되며, 이는 일체식 디바이스에서 트랜지스터의 체인으로서 구현될 수 있다. 이 발명의 바람직한 실시예에서, 나머지 주기의 위상 변동은 측파대 스퓨리어스 성분을 억제하기 위해 탭 선택을 충분히 랜덤화함으로써 더 억제된다. 이는 둘 이상의 인접한 탭 지연을 선택하고, 초기 또는 후기의 탭 선택 스위치를 제어하기 위해 랜덤 시퀀스 발생기를 사용함으로써 달성될 수 있다. 게다가, 기가헤르쯔 범위의 DDFS의 제조가 기술된다.

미국특허 제4,951,237호에서, DDFS의 누산기 회로가 기술되며, 낮은 차수의 누산기 비트의 선택된 수가 위상 오차에 의해 야기되는 반송파 주파수에 가까운 스퓨리어스 하모닉스를 억제하도록 평탄 주파수 편차 밀도를 도입하기 위해 의사-무작위 수 발생기에 의해 디더링된다. 누산기 회로는 DDS 회로를 구성하기 위해 사인 근사치 출력 회로와 파이프라인 조합으로 보다 낮은 차수의 누산기 및 보다 높은 차수의 누산기로 유리하게 분할될 수 있으며, 그러한 스퓨리어스 성분 억제는 시스템 처리량을 감소시키지 않고도 달성될 수 있다.

DDFS의 스퓨리어스 주파수 성분을 억제하기 위한 방법 및 고장 레벨을 감소시키기 위해 샘플 유지 블록을 이용하는 제안이 미국특허 제5,073,869호에 기술되어 있다. 그 점에서, DDFS가 누산될 경우, 소정의 주파수의 사인파의 위상을 나타내는 누산된 디지털 주파수 워드로부터 소정의 주파수의 아날로그 파형을 생성한다. 합성기는 위상 누산기(ACC), 4비트 비선형 디지털-아날로그 변환기(DAC) 및 샘플 유지 회로를 포함한다. ACC는 디지털 주파수 워드의 거대 위상 성분을 누산하기 위한 4비트 거대-성분 누산기(coarse-component accumulator) 및 디지털 주파수 워드의 정밀한 위상 성분을 누산하기 위한 미세-성분 누산기(fine-component accumulator)를 포함한다. 위상 누산기는 소정값을 초과하는 누산된 미세 위상 성분에 응답하여 상기 거대-성분 누산기를 증분한다. 4비트 비선형 DAC는 거대-성분 누산기에서 누산된 4비트를 소정의 주파수의 아날로그 파형으로 변환한다. ACC는 거대-성분 누산기가 위상 누산기에 의해 증분되는 속도로 랜덤하게 디더링함으로써 아날로그 파형에서의 스퓨리어스 주파수 성분의 생성을 억제한다. 샘플 유지 회로는 고장을 야기한 오차가 존재하지 않는 때, 아날로그 파형을 샘플링함으로써 비선형 DAC에 야기된 임의의 고장 오차를 경감시키기 위한 비선형 DAC의 출력에 결합된다. 이 방법의 단점은 샘플-유지 회로를 실현하는데 있어서의 실질적인 난점이다: 통상적으로, 샘플 유지 블럭은 스위치 및 증폭기를 사용하며, 이는 0 내지 수백 메가헤르쯔에서 동작해야 하고, 2ns 이하의 침강 시간을 가져야 한다. 오픈 상태에서의 스위치 임피던스는 2Ω 이하가 되어야 하고, 클로즈 상태에서의 전류는 1pA 이하가 되어야 한다. 부가적으로, 보다 높은 주파수를 합성함으로써, 두 샘플들 간의 시간 간격은 침강 시간보다 짧게 될 수 있는데, 그러면 샘플 유지 회로는 동작하지 않을 것이다.

직접 디지털 주파수 합성기에서의 스퓨리어스 신호 감소를 위한 장치 및 방법이 미국특허 제5,521,533호에 기술되어 있다. 이 발명에서는, 극단적으로 단순화한 설계 및 최소화된 스퓨리어스 신호 레벨의 DDFS 기술에 기초한 합성기가 사용된다. 두 주파수 호핑된 직접 디지털 주파수 합성기의 출력 신호는 스퓨리어스 성분의 채널 이격 변동에 기인하여 상당히 억제된 스퓨리어스 신호 레벨을 갖는 결과 신호와 결합된다. 대안의 실시예들이 클럭 신호를 변화시키는 디지털-아날로그 변환기(DAC)의 수 및 함수적 위치 및 하이-패스 필터(HPF)의 사용에 관련한다. 이 발명의 주요 결점은 메모리 유닛의 사용에 기인한 증가된 전력 소모이다.

미국특허 제5,761,101호에 기술되어 있는 발명은 디지털 주파수 생성에 있어서 원치않는 주파수 성분을 감소시키기 위한 디바이스에 관한 것이다. 소망의 주파수에 대응하는 입력 코드에 의존하여 출력 신호를 생성하기 위한 누산기 회로를 포함하며, 상기 누산기 회로는 다른 파형에 대응하는 코드들, 랜덤 코드를 생성하기 위한 생성기 및 아날로그 파형을 생성하기 위한 디지털-아날로그 변환기(DAC)를 포함하는 적어도 하나의 메모리 유닛에 접속된다. 본 발명은 입력 코드와 랜덤 코드의 합을 구성하는 제1 변조 신호를 생성하고, 그 입력 코드와 랜덤 코드 간의 차를 구성하는 제2 변조 신호를 생성하는데 사용되는 변조 수단 및 상기 입력 코드에 대응하는 코드를 재생하기 위한 계산 유닛을 포함하는 것을 특징으로 한다. 이에 의해, 이 발명은 원치않는 스퓨리어스 주파수 성분의 현저한 감소를 제공한다. 미국특허 제5,521,533호에서와 같이, 이 발명의 주요 단점은 메모리 유닛의 사용에 기인한 증가된 전력 소모이다.

랜덤 신호 및 이 신호를 사용한 디지털-아날로그 변환 시스템의 생성을 위한 처리 및 대응 디바이스가 미국특허 제6,337,643 B1호에 공개되어 있다. 처리는 제1 잡음 생성 단계, 소정의 스펙트럼 엔벨로프를 갖는 신호를 획득하기 위한 제2 잡음 필터링 단계, 비선형 함수가 소정의 진폭 히스토그램과 유사한 다른 신호를 획득하기 위해 상기 신호에 적용되는 제3 단계, 및 그 스펙트럼 엔벨로프를 수정하여 소정의 스펙트럼 엔벨로프를 갖는 출력 신호를 획득하기 위해 펄스 응답 필터링이 그 신호에 적용되는 제4 단계를 구비한다. 그 펄스 응답은 그 함수를 신호의 푸리에 변환의 절대값으로 나눔으로써 획득된 주파수 함수의 역푸리에 변환이다. 그러 한 처리, 디바이스 및 시스템은 예를 들어, 레이더 또는 기구 어플리케이션에서, DDFS에 유리하게 적용될 수 있다. 그러나, 이러한 아키텍쳐는 주파수 합성기의 출력 포트에서 잡음 전력 레벨을 증가시키므로, 고장을 감소시키는 랜덤화 절차에 사용될 수 없다.

본 발명의 목적

상기 언급된 최신 기술의 관점에서, 본 발명의 목적은 예를 들어, 시간 양자화 오차에 의해 야기되는 합성기의 출력 신호 스펙트럼에서 인공물(예를 들어, 스퓨리어스 하모닉스, "고장")을 감소시키기 위한 개선된 주파수 합성 유닛을 제공하는 것이다.

앞서 말한 목적은 독립 특허청구항들의 특징들에 의해 달성된다. 유리한 특징들은 종속 특허청구항들에 정의되어 있다.

발명의 개요

본 발명은 전체적으로 대략 사인곡선 파형의 발진기 신호(

)를 생성하는데 사용되는 직접 디지털 주파수 합성기(DDFS)에 관한 것이며, 이는 고속 주파수-호핑 확산 스펙트럼(FHSS) 기술에 기초한 셀룰러 통신 시스템에서 무선 RF 송수신기에 유리하게 적용될 수 있다. 본 발명은 특히 스퓨리어스 하모닉스, 위상 절단에 의해 야기되는 합성기의 잡음 전력 밀도 스펙트럼(

)에서의 전압 및/또는 전류 고장, 지터를 출력 파형(

)으로 도입하는 진폭 양자화 오차 및/또는 시간 양자화 오차의 감소를 위한 방법에 관한 것이다. 주파수 제어 워드(FCW)로서 기능하는 이산 P-비트 위상차 값(Δφ_s(nT))이 소정의 시간 주기(NㆍT)의 디지털 톱니파 신호(φ_s(nT))의 P-비트 샘플을 생성하기 위해 반복적으로 누산되며, 이는 이어서 획득된 이산 위상 입력 값(φ_s(nT))을 한 세트의 이산 사인 진폭 샘플 값(s(nT))로 변환하는 위상-사인진폭 변환에 제시된다. 그 후, 이러한 이산 사인 진폭 샘플 값(s(nT))은 양자화된 아날로그 사인파(a₁'(t))의 근사치로 변환된다.

본 발명의 일실시예에 따르면, 스퓨리어스 하모닉스(DSC)가 랜덤 수의 P-비트수 워드 표현(r(nT))을 획득된 사인 진폭 샘플값(s(nT))에 가산함으로써 전체 사인 스펙트럼에 걸쳐 확산된다. 그리하여, 주기적인 고장 구조, 위상 절단 오차 및 근사화된 사인파(

)의 양자화 오차(

)가 파기되고, 그 오차 신호(

)에 의해 야기된 그 스퓨리어스 이산 잡음 전력 밀도 스펙트럼(

)이 최초의 잡음 전력 밀도 스펙트럼(

)과 동일한 총 잡음 전력(P_e)뿐만 아니라 근사적으로 일정한 스펙트럼 전력 밀도(N_o)를 갖는 연속 잡음 전력 밀도 스펙트럼(

)으로 변형된다. 이어서 부가적인 잡음은 직접 디지털 주파수 합성 유닛(DDFS)의 아날로그 출력 포트에서의 양자화된 아날로그 사인파 근사치(a₁'(t))로부터 상기 무작위 수의 디지털-아날로그 변환된 표현(r(nT))을 감산함으로써 보상된다.

본 발명의 유리한 특징들, 양상들 및 이점들은 다음의 상세한 설명, 첨부 청구항, 및 첨부 도면으로부터 명확해 질 것이다.

도 1a는 최신 기술에 따른 종래의 직접 디지털 주파수 합성 유닛(DDFS)의 개략적인 블록도.

도 1b는 최신 기술에 따른 종래의 위상 누산기(ACC)의 내부 구조를 도시하는 블록도.

도 1c는 최신 기술에 따른 종래의 PLL 주파수 합성 유닛(FSU)을 도시하는 블록도.

도 1d는 기울기가 생성될 사인파의 주파수에 직접 비례하는, 소정의 시간 주기(NㆍT)를 갖는 아날로그 톱니파 신호(φ_s(nT))의 생성을 도시하는 도면.

도 1e는 위상 누산기(ACC), 위상-진폭 변환기(Sine ROM), 디지털-아날로그 변환기(DAC₁), 및 로우 패스 필터(LPF₁) 각각의 출력 신호들(φ_s(nT), s(nT), s'(nT) 및

)을 도시하는 도면.

도 2a는 종래의 디지털 주파수 합성 유닛(DDFS), 8배 승산 및 필터링단 및 신호 업-컨버전단을 차례로 구비하는 무선 통신 디바이스의 RF 전송 유닛을 도시하는 개략적인 블록도.

도 2b는 근사치 오차 데이터만이 DDS ROM에 저장되어야 하는, 감소된 ROM 크기를 갖는 종래의 디지털 주파수 합성 유닛(DDFS)의 위상 누산기(ACC) 및 사인 함수 발생기(ROM)를 도시하는 개략적인 블록도.

도 3은 최신 기술에 따른 종래의 디지털 주파수 합성 유닛(100a)(DDFS)의 스 퓨리어스 출력 신호 스펙트럼(

)을 도시하는 도면.

도 4는 무선 통신 디바이스의 모바일 RF 송신기 또는 RF 수신기에 사용되는 PLL 주파수 합성 유닛을 도시하는 도면.

본 발명의 상세한 설명

이하에는, 도 4에 도시된 바와 같은 본 발명의 일실시예가 상세하게 설명될 것이다. 도 1a 내지 도 4에서의 참조 부호로 지정된 기호의 의미는 첨부 표로부터 알 수 있다.

도 3으로부터 알 수 있는 바와 같이, 출력 신호 스펙트럼(

)에서의 최대 스퓨리어스 DCS 레벨은 -69.63dBc이다. 디지털-아날로그 변환기(DAC₁)에서 생성된 스퓨리어스 DSC 레벨을 감소시키기 위해, 본 발명의 일실시예에 따른 랜덤화 기술을 이하에 제안한다. 이 방법은 신호 오차의 주기적 구조를 파기하므로, 스퓨리어스 이산 잡음 전력 밀도 스펙트럼(

)을 광대역 연속 잡음 전력 밀도 스펙트럼(

)으로 변형한다. 이에 의해, 총 잡음 전력(P_e)은 동일하게 유지되지만, 이산 성분의 레벨은 "DSC 스미어링(smearing)"에 기인하여 감소된다. 상술된 동작 원리에 따라서, 도 4에 도시된 개선된 직접 디지털 주파수 합성기 구조가 제안된다. 제안된 주파수 합성기는 다음과 같이 도 1a에 도시된 최신 기술에 따른 공지된 DDFS 유닛과는 다르다: 부가적인 랜덤 수 발생기(RNG), 두 개의 디지털 가산기 (∑₁, ∑₂), 두 개의 디지털 아날로그 변환기(DAC₁, DAC₂) 및 아날로그 및 디지털 감산 수단(402a+b)을 포함한다.

도 2a에 도시된 종래의 주파수 합성기와 비교되는 제안된 주파수 합성기의 이점은 보다 양호한 품질의 출력 신호 스펙트럼을 제공한다는 것이며, 이는 앞서 말한 랜덤화 알고리즘을 적용함으로써 달성될 수 있다. 이는 상기 DAC 내부의 다른 비트들의 온/오프 스위칭시 시간차에 의해 야기되는 디지털-아날로그 변환기(DAC₁)의 출력 포트에서 발생하는 전압 및 전류 펄스(고장)의 레벨을 감소시킨다. 이러한 고장들을 랜덤화하기 위해, 디지털 무작위 수가 DAC₁의 디지털 입력 값에 가산된다. 결과적으로, 고장은 랜덤 원리로 생성된다.

상기 무작위 수에 의해 야기되는 부가적인 잡음을 보상하기 위해, 제안된 DDFS 구조는 2의 보수 가산기로서 실현되는 디지털 감산기(402a), 제2디지털 가산기(∑₂), 제2 디지털-아날로그 변환기(DAC₂) 및 아날로그 감산기(402b)를 더 포함한다. 제안된 DDFS 구조는 부가적인 잡음을 보상하고, 동시에 획득된 고장의 기수 대칭을 특징 짓는 출력 스펙트럼을 생성한다. 이는 저레벨의 우수 스퓨리어스 하모닉스(DSC)를 완전히 제거하도록 한다.

이론적으로, 이산 스퓨리어스 하모닉스의 총 잡음 전력(P_e)을 연속 잡음 전력 밀도 스펙트럼(

)으로 완전히 전달하는 것이 가능하다. 그러나, 이것은 궁극적인 랜덤화 주기의 경우에 대해서만 유효한 것이다. 주파수 호핑 확산 스펙트 럼(FHSS) 시스템에서, 랜덤화 주기는 주파수가 변하지 않는 시간으로 제한되어 있다. 이 결과로서, 저전력 레벨을 갖는 일부 기수 스퓨리어스 하모닉스는 획득된 DDFS의 출력 신호 스펙트럼(

)에 여전히 존재할 것이다.

본 발명의 일실시예에 따르면, 부가적인 잡음은 직접 디지털 주파수 합성 유닛(DDFS)의 아날로그 출력 포트에서의 양자화된 아날로그 사인파 근사치(a₁'(t))로부터 하모닉스 관련 스퓨리어스 성분(DSC)의 대칭 위치 및 전력 레벨에 대한 정보를 포함하는 의사-무작위 신호(a₂(nT))의 디지털-아날로그 변환된 표현(a₂(t))을 감산함으로써 보상된다. 이는 출력 신호 스펙트럼 내의 우수 스퓨리어스 하모닉스(DSC)가 현저하게 감소될 수 있는 효과를 갖는다. 이에 의해, 상기 의사-무작위 신호(a₂(nT))는 상기 사인 진폭 샘플 값을 표현하는 P"-비트수 워드(s(nT))의 최상위 비트(MSB)를 '0'으로 설정하고(S6), 그 무작위 수의 P"-비트수 워드 표현(r(nT))을 상기 0 설정 연산의 결과의 P"-비트수 워드

에 가산함(S7)으로써 생성된다. 이는 사인 진폭 샘플 값을 표현하는 P"-비트수 워드(s(nT))를 최상위 비트(MSB)가 '1'로 설정되고 나머지 비트는 '0'으로 설정되는 P"-비트수 워드(d(nT))의 2의 보수에 가산하고, 무작위 수의 P"-비트수 워드 표현(r(nT))을 획득된 차신호를 표현하는 P"-비트수 워드(m(T))에 가산함으로써 행해진다. 이어서, 획득된 이산 샘플 값

은, 디지털-아날로그 변환이 실행된 후, 그 결과의 아날로그 출력 신호(a₂'(t))가 양자화된 아날로그 사인파 근사치(a₁'(t))로부터 감산된다.

직접 디지털 주파수 합성 유닛(DDFS)의 출력 신호 스펙트럼(

)에서의 앨리어싱 하모닉스는 로우 패스 필터(LPF₁)에 의해 억제될 수 있으며, 이는 더구나 결과의 아날로그 사인파 근사치(

)의 파형을 부드럽게 한다.

본 발명의 다른 실시예에 따라서, 직접 디지털 주파수 합성 유닛(DDFS)의 출력 신호(s(t))는 단측파대(SSB) 혼합기(406)에 의해 위상 고정 루프(PLL) 제어 발진기 회로의 출력 신호(s_PLL(t))의 직접 업-컨버전(S11)에 사용되며, 상기 단측파대 혼합기(406)의 출력 포트에서의 아날로그 RF 신호(

)는 통과 대역으로 전송되는 기저대역 신호의 업-컨버전 또는 통과대역에서 기저대역으로의 수신되어 변조된 RF 신호의 다운-컨버전을 위한 반송파 신호(c(t))로 기능한다.

본 발명은 또한 대략 사인곡선 파형의 양자화된 아날로그 사인파(a₁'(t))를 생성하는데 사용되는 전자 디바이스의 직접 디지털 주파수 합성 유닛(DDFS)에 관한 것이며, 이는 특히 상술된 바와 같은 방법을 수행하기 위해 설계된 것이다. 도 1b에 도시되어 있는 바와 같이, 적어도 하나의 P'-비트 레지스터(104) 및 디지털 합산 요소(102)를 갖는 위상 누산기(ACC)를 포함하며, 이는 이산 위상 증분 값(Δφ_s(nT))을 표현하는 P-비트수 워드를 반복적으로 누산하기 위한 이산 적분기로서 기능하며, 소정의 시간 주기(NㆍT)의 디지털 톱니파 신호(φ_s(nT))의 P'-비트 샘플을 생성하기 위해 주파수 제어 워드(FCW)로서 기능한다. 게다가, 상기 DDFS는 위상 누산기(ACC)에 의해 공급된 이산 위상 입력 값(φ_s(nT))을 한 세트의 이산 사인 진폭 샘플 값(s(nT))으로 위상-사인진폭 변환하기 위한 룩업 테이블(LUT)로서 기능하는 리드-온니 메모리(ROM), 디지털 방식으로 인코딩된 의사-무작위 수를 표현하는 P"-비트수(r(nT))를 생성하는 난수 발생기(RNG), 획득된 무작위 수의 P"-비트수 워드 표현(r(nT))을 리드-온니 메모리(ROM)의 이산 출력 신호를 표현하는 P"-비트수 워드(s(nT))에 가산하는 디지털 합산 수단(∑₁)을 포함하며, 이는 이산 신호를 표현하는 P"-비트수 워드

및 사인 진폭 샘플 값(s(nT))을 아날로그 사인파의 양자화된 근사치(a₁'(t))로 변환하기 위한 적어도 하나의 디지털-아날로그 변환기(DAC₁)를 산출한다.

또한, 로우 패스 필터링 수단(LPF₁)은 DDFS의 출력 신호 스펙트럼(

)에서의 앨리어싱 하모닉스를 억제함으로써, 그 출력 포트에서 결과의 아날로그 사인파(

)의 파형을 부드럽게 하는데 이용될 수 있다.

본 발명의 일실시예에 따르면, 상기 DDFS는 최상위 비트(MSB)가 '1'로 설정 되고 나머지 비트들은 '0'으로 설정되는 소정의 P"-비트수 제어 워드의 2의 보수(d(nT))를 리드-온니 메모리(ROM)의 출력 포트에서의 사인 진폭 샘플 값을 표현하는 P"-비트수 워드(s(nT))에 가산하는 단계를 실행하는 직렬 비트 2의 보수 가산기(402a)를 포함한다. 다른 디지털 합산 요소(∑₂)는 무작위 수를 표현하는 P"-비트수 워드(r(nT))를 획득된 차 값을 표현하는 P"-비트수 워드(m(nT))에 가산하여, 이산 신호를 표현하는 P"-비트수 워드(a₂(nT))를 산출하는 기능을 한다. 마지막으로 제2 디지털 합산 요소(∑₂)의 출력 포트에서의 이산 샘플 값(a₂(nT))을 양자화된 아날로그 신호(a₂'(t))로 변환하기 위한 다른 디지털-아날로그 변환기(DAC₂) 및 디지털-아날로그 변환기(DAC₁, DAC₂)의 출력 포트에서 획득된 양자화된 아날로그 신호 a₁'(t)와 a₂'(t)의 아날로그 차신호

를 계산하는데 사용되는 아날로그 감산 요소(402b)를 포함하며, 이는 사인파의 근사치가 생성되는 기능을 한다.

본 발명의 또 다른 실시예는 각각 상술된 방법을 실행하는 직접 디지털 주파수 합성 유닛(DDFS)을 포함하는 무선 통신 디바이스의 RF 전송 유닛 및 RF 수신 유닛에 속한다. 무선 RF 송신기 및 무선 RF 수신기 둘 모두는 DDFS의 출력 신호(s(t))를 위상 고정 루프(PLL) 제어 발진기 회로의 출력 신호(s_PLL(t))에 결합하기 위한 단측파대(SSB) 혼합기를 구비하고 있다. 상기 단측파대 혼합기(406)의 출력 포트에서의 아날로그 RF 신호(

)는 통과대역으로 전송될 기저대역 신호의 업-컨버전 또는 통과대역에서 기저대역으로의 수신되어 변조된 RF 신호의 다운-컨버전 각각을 위한 반송파 신호(c(t))를 제공한다.

[설명된 특징들 및 그 대응 참조 부호]

번호	기술적 특징 또는 시스템 성분
100a	최신 기술에 따른 종래의 직접 디지털 주파수 합성 유닛(DDFS)의 개략적인 블록도
100b	최신 기술에 따른 종래의 위상 누산기(ACC)의 내부 구조를 도시한 블록도
100c	최신 기술에 따른 종래의 PLL 주파수 합성 유닛(FSU)을 도시한 블록도
100d	소정의 시간 주기(NㆍT)의, 기울기가 생성될 사인파의 주파수에 직접 비례하는 아날로그 톱니파 신호(φ_s(nT))의 생성을 도시하는 도면
100e	위상 누산기(ACC), 위상-진폭 변환기(사인 ROM), 디지털-아날로그 변환기(DAC₁) 및 로우 패스 필터(LPF₁) 각각의 출력 신호들(φ_s(nT), s(nT), s'(t) 및 )을 도시하는 도면
100e1	위상 누산기(ACC)의 출력 신호(φ_s(nT))를 도시하는 도면
100e2	위상-진폭 변환기(사인 ROM)의 출력 신호(s(nT))를 도시하는 도면
100e3	디지털-아날로그 변환기(DAC₁)의 출력 신호(s'(t))를 도시하는 도면
100e4	로우 패스 필터(LPF₁)의 출력 신호( )를 도시하는 도면
102	위상 누산기(ACC)의 디지털 합산 요소
104	위상 누산기(ACC)의 P'-비트 레지스터
106	다상 전압 제어 크리스탈 발진기(VCXO)의 발진 주파수를 제어하고 전송될 신호의 전송 주파수 또는 모바일 RF 송신기 또는 RF 수신기 각각의 로컬 발진기(LO)에 의해 제공되는 반송파 주파수를 안정화시키는 무선 통신 디바이스의 모바일 RF 송신기 또는 RF 수신기에 사용되는 PLL 주파수 합성 유닛(100c)의 위상 고정 루프(PLL)
106a	위상 고정 루프(PLL) 회로(106)의 아날로그 승산 요소
106b	위상 고정 루프(PLL) 회로(106)의 로우 패스 필터(LPF₂)
106c	위상 고정 루프(PLL) 회로(106)의 전압 제어 발진기(VCO)
106d	위상 고정 루프(PLL) 회로(106)의 주파수 분배기
108	전송될 변조된 RF 신호(x(t))의 원치않는 측파대의 화상 주파수를 억제하는데 사용되는 PLL 주파수 합성 유닛(100c)의 단측파대(SSB) 혼합기
200a	종래의 디지털 주파수 합성 유닛(100a)(DDFS), 8배 승산 및 필터링단(201a) 및 신호 업-컨버전단(201b)을 차례로 포함하는 무선 통신 디바이스의 RF 송신 유닛을 도시하는 개략 블록도
200b	근사치 오차 데이터만이 DDS ROM에 저장되어야 하는, 종래의 디지털 주파수 합성 유닛(100a)(DDFS)의 위상 누산기(ACC) 및 사인 함수 발생기(ROM)를 감소된 ROM 크기로 도시하는 개략적인 블록도
201a	무선 RF 송신 유닛(200a)의 8배 승산단
201b	무선 RF 송신 유닛(200a)의 업-컨버전단
202a	8배 승산단(201a)의 제1 주파수 2배기(doubbler)
202b	8배 승산단(201a)의 제2 주파수 2배기
202c	8배 승산단(201a)의 제3 주파수 2배기
204a	8배 승산단(201a)의 제1 밴드 패스 필터
204b	8배 승산단(201a)의 제2 밴드 패스 필터
204c	8배 승산단(201a)의 제3 밴드 패스 필터
206	업-컨버전단(201b)의 직접 업-컨버전 혼합기
208	업-컨버전단(201b)의 밴드 패스 필터
210	무선 RF 송신 유닛(200a)의 로컬 발진기(LO)
300	최신 기술에 따른 종래의 디지털 주파수 합성 유닛(100a)(DDFS)의 스퓨리어스 출력 신호 스펙트럼( )을 도시하는 도면
400	무선 통신 디바이스의 모바일 RF 송신기 또는 RF 수신기에 사용되는 PLL 주파수 합성 유닛
401	본 발명에 따른 직접 디지털 주파수 합성 유닛(DDFS)의 개략적인 블록도
402a	최상위 비트(MSB)가 '1'로 설정되고 나머지 비트는 '0'으로 설정되는 소정의 P"-비트수 제어 워드의 2의 보수(d(nT))를 리드-온니 메모리(사인 ROM)의 출력 포트에서의 이산 사인 진폭 샘플 값을 표현하는 P"-비트수 워드(s(nT))에 가산함으로써 이산 신호를 표현하는 P"-비트수 워드(m(nT):=s(nT)-d(nT))를 산출하는 직렬 비트 2의 보수 가산기로서 실현되는 디지털 감산 요소
402b	디지털-아날로그 변환기(DAC₁, DAC₂)의 출력 포트에서 획득된 양자화된 아날로그 신호(a₁'(t), a₂'(t))의 아날로그 차신호(Δa'(t))를 계산하는데 사용되는 아날로그 감산 요소
404	다상 전압 제어 스리스탈 발진기(VCXO)의 발진 주파수를 제어하고, 전송될 신호의 전송 주파수 또는 모바일 RF 송신기 또는 RF 수신기의 로컬 발진기(LO)에 의해 제공되는 반송파 주파수를 각각 안정화시키는 무선 통신 디바이스의 모바일 RF 송신기 또는 RF 수신기에 사용된 PLL 주파수 합성 유닛(400)의 위상 고정 루프(PLL) 회로
404a	위상 고정 루프(PLL) 회로(404)의 아날로그 승산 요소
404b	위상 고정 루프(PLL) 회로(404)의 로우 패스 필터(LPF₂)
404c	위상 고정 루프(PLL) 회로(404)의 전압 제어 발진기(VCO)
404d	위상 고정 루프(PLL) 회로(404)의 주파수 분배기
406	획득된 반송파 신호( )의 원치않는 측파대의 화상 주파수를 억제하는데 사용되는 PLL 주파수 합성 유닛(400)의 단측파대(SSB) 혼합기
ACC	소정의 시간 주기동안 디지털 톱니파 신호(φ_s(nT))의 P'-비트 샘플을 생성하기 위해, 적어도 하나의 P-비트 레지스터 및 주파수 제어 워드(FCW)로서 기능하는 이산 위상차 값을 표현하는 P-비트수 워드(Δφ_s(nT))를 반복적으로 누산하기 위한 이산 적분기로서 기능하는 디지털 합산 요소를 포함하는, 디지털 주파수-위상 변환기(FPC) 또는 디지털 위상 휠이라고도 불리는 위상 누산기(ACC)
DAC₁	상기 이산 샘플 값(a₁(nT))을 아날로그 사인파(a₁'(t))로 변환하기 위해 집적된 샘플-유지 유닛을 갖는 제1 디지털-아날로그 변환기
DAC₂	제2 디지털 합산 요소(∑₂)의 출력 포트에서 이산 샘플 값(a₂(nT))을 양자화 아날로그 신호(a₂'(t))로 변환하기 위해 집적된 샘플-유지 유닛을 갖는 제2 디지털-아날로그 변환기
DDFS	대략 사인곡선 파형의 양자화된 아날로그 사인파(s'(t) 또는 a₁'(t) 각각)를 생성하는데 사용되는, 수치 제어 발진기(NCO)라고도 불리는 직접 디지털 주파수(DDF) 합성기
LPF₁	직접 디지털 주파수 합성 유닛(DDFS)의 출력 신호 스펙트럼( )에서의 앨리어싱 하모닉스를 억제하여, 직접 디지털 주파수 합성 유닛(DDFS)의 출력 포트에서 획득된 아날로그 사인파( :=Δa'(t))를 부드럽게하기 위한 로우 패스 필터링 수단
LUT, 사인 ROM	위상 누산기(ACC)에 의해 제공된 이산 위상 입력 값(φ_s(nT))을 한 세트의 사인 진폭 샘플 값(s(nT))로 위상-사인진폭 변환하기 위한 리드-온니 메모리(ROM)로 실현되는, 디지털 위상-진폭 변환기(PAC) 또는 (사인) 파형 매핑 디바이스라고도 불리는 사인 룩업 테이블
RNG	디지털 방식으로 인코딩된 의사-무작위 수를 표현하는 P"-비트수 워드를 생성하는 무작위 수 생성기
∑₁	획득된 의사-무작위 수의 P"-비트수 워드 표현(r(nT))을 리드 온니 메모리(ROM)의 이산 출력 신호를 표현하는 P"-비트수 워드(s(nT))에 가산하여, 이산 신호를 표현하는 P"-비트수 워드(a₁(nT):=s(nT)+r(nT))를 산출하는, 제1 디지털 합산 요소
∑₂	최상위 비트(MSB)가 '1'로 설정되고 나머지 비트들이 '0'으로 설정된 P"-비트수 워드(d(nT))를 리드-온니 메모리(ROM)의 출력 포트에서의 이산 사인 진폭 값을 표현하는 P"-비트수 워드(s(nT))로부터 디지털 감산하여 얻어진 결과 값을 표현하는 P"-비트수 워드(m(nT):=s(nT)-d(nT))에 획득된 무작위 수를 표현하는 P"-비트수 워드(r(nT))를 가산하여, 이산 신호를 표현하는 P"-비트수 워드(a₂(nT):=m(nT)+r(nT))를 산출하는, 제2 디지털 합산 요소
S1	단계 #1: 소정의 시간 주기(NㆍT)의 디지털 톱니파 신호(φ_s(nT))의 P'-비트 샘플을 생성하기 위해, 주파수 제어 워드(FCW)로서 기능하는 디지털 P-비트 위상 증분 값(Δφ_s(nT))을 반복적으로 누산함
S2	단계 #2: 획득된 이산 위상 입력 값(φ_s(nT))을 한 세트의 이산 사인 진폭 샘플 값(s(nT))으로 위상-사인진폭 변환함
S3	단계 #3: 획득된 이산 사인 진폭 샘플 값 세트를 양자화된 아날로그 사인파(a₁'(t))의 근사치로 변환함
S4	단계 #4: 무작위 수의 P"-비트수 워드 표현(r(nT))을 획득된 사인 진폭 샘플 값(s(nT))에 가산하여, 주기적인 고장 구조, 위상 절단 오차 및 근사화된 사인파( )의 양자화 오차( )를 파기하고, 상기 오차 신호( )에 의해 야기된 스퓨리어스 이산 잡음 전력 밀도 스펙트럼( )을 대략 일정한 스펙트럼 전력 밀도(N_o) 및 최초 잡음 전력 밀도 스펙트럼( )과 동일한 총 잡음 전력(P_e)을 갖는 연속 잡음 전력 밀도 스펙트럼( )으로 변형함으로써, 전체 신호 스펙트럼을 통해 스퓨리어스 하모닉스(DSC)를 확산시킴
S5	단계 #5: 대칭 위치 및 하모닉스 관련 스퓨리어스 성분(DSC)에 대한 정보를 포함하는 의사-무작위 신호(a₂(nT))의 디지털-아날로그 변환된 표현을 직접 디지털 주파수 합성 유닛(DDFS)의 아날로그 출력 포트에서의 양자화된 아날로그 사인파 근사치(a₁'(t))로부터 감산하여, 우수 스퓨리어스 하모닉스(DSC)를 완전히 제거함으로써 부가적인 잡음을 보상함
S6	단계 #6: 사인 진폭 샘플 값을 표현하는 P"-비트수 워드(s(nT))를 최상위 비트(MSB)가 '1'로 설정되고 나머지 비트가 '0'으로 설정된 P"-비트수 워드의 2의 보수(d(nT))에 가산함
S7	단계 #7: 상기 무작위 수의 P"-비트수 워드(r(nT))를 획득된 차신호를 표현하는 P"-비트수 워드(m(nT):=s(nT)-d(nT))에 가산하고 그 결과(a₂(nT):=(m(nT)+r(nT))를 디지털-아날로그 변환기(DAC₂)에 공급함
S8	단계 #8: 획득된 이산 샘플 값(a₂(nT)) 세트를 아날로그 출력 신호(a₂'(t))로 변환함
S9	단계 #9: 상기 디지털-아날로그 변환기(DAC₂)의 아날로그 출력 신호(a₂'(t))를 양자화된 아날로그 사인파 근사치(a₁'(t))로부터 감산함
S10	단계 #10: 직접 디지털 주파수 합성 유닛(DDFS)의 출력 신호 스펙트럼( ) 내의 앨리어싱 하모닉스를 억제하고, 로우 패스 필터(LPF₁)에 의해 결과의 아날로그 사인파 근사치( )의 파형을 부드럽게 함
S11	단계 #11: 위상 고정 루프(PLL) 제어 발진기 회로의 출력 신호(s_PLL(t))가 기저대역으로부터 통과대역으로 전송되도록 직접 업-컨버전을 위한 직접 디지털 주파수 합성 유닛(DDFS)의 출력 신호(s(t))를 사용함
S12	단계 #12: 통과대역에서 기저대역으로의 수신되어 변조된 RF 신호(x(t))의 직접 다운-컨버전을 위한 직접 디지털 주파수 합성 유닛(DDFS)의 출력 신호(s(t))를 사용함

Claims

대략 사인곡선 파형의 양자화된 아날로그 신호(a₁'(t))를 생성하기 위한 직접 디지털 합성(DDS) 방법으로서,

디지털 P-비트 위상 증분 값(Δφ_s(nT))을 반복적으로 누산하여 소정의 시간 주기(NㆍT)의 디지털 톱니파 신호(φ_s(nT))의 P'-비트 샘플을 생성하는 단계(S1),

상기 톱니파 신호에 위상-사인진폭 변환(phase-to-sine-amplitude conversion)을 실행하여 한 세트의 이산 사인 진폭 샘플 값(s(nT))으로 변환하는 단계(S2),

상기 획득된 세트의 이산 사인 진폭 샘플 값(s(nT))을 양자화된 아날로그 사인파의 근사치(a₁'(t))로 변환하는 단계(S3),

무작위 수의 P"-비트수 워드 표현(r(nT))을 상기 획득된 사인 진폭 샘플 값(s(nT))에 가산하는 단계(S4), 및

상기 양자화된 아날로그 사인파 근사치(a₁'(t))로부터 의사-무작위(pseudo-random) 신호(a₂(nT))의 디지털-아날로그 변환된 표현(a₂'(t))을 감산하는 단계(S5)

를 포함하되,

상기 의사-무작위 신호(a₂(nT))는 적어도 상기 사인 진폭 샘플 값을 표현하는 P"-비트수 워드(s(nT))의 최상위 비트(MSB)를 '0'으로 설정하고(S6), 상기 0-설 정 연산의 결과인 P"-비트수 워드(m(nT))에 상기 무작위 수의 P"-비트수 워드 표현(r(nT))을 가산함으로써(S7) 생성되는 것을 특징으로 하는 직접 디지털 합성 방법.
제1항에 있어서,

앨리어싱 하모닉스(DSC; 이산 스펙트럼 성분)를 억제하고 상기 결과의 아날로그 사인파 근사치(
)의 파형을 부드럽게하기 위해, 상기 직접 디지털 주파수 합성 유닛(DDFS)의 출력 신호 스펙트럼(
)을 로우 패스 필터링하는 단계(S10)를 더 포함하는 것을 특징으로 하는 직접 디지털 합성 방법.
제1항 또는 제2항에 있어서,

상기 직접 디지털 주파수 합성 유닛(DDFS)의 출력 신호(
)는 위상 고정 루프(PLL)-제어 발진기 회로의 출력 신호(s_PLL(t))의 직접 업-컨버전(S11)에 사용되고, 상기 결과의 아날로그 RF 신호(
)는 통과대역으로 전송될 기저대역 신호의 업-컨버전을 위한 반송파 신호(c(t))로서 기능하는 것을 특징으로 하는 직접 디지털 합성 방법.
제1항 또는 제2항에 있어서,

상기 직접 디지털 주파수 합성 유닛(DDFS)의 출력 신호(
)는 위상 고정 루프(PLL)-제어 발진기 회로의 출력 신호(s_PLL(t))의 직접 업-컨버전(S11)에 사용되고, 상기 결과의 아날로그 RF 신호(
)는 상기 통과대역으로부터 수신되어 변조된 RF 신호의 상기 기저대역으로의 다운-컨버전을 위한 반송파 신호(c(t))로서 기능하는 것을 특징으로 하는 직접 디지털 합성 방법.
대략 사인곡선 파형의 양자화된 아날로그 사인파(a₁'(t))를 생성하는데 사용되는 전자 디바이스의 직접 디지털 주파수 합성 유닛으로서, 제1항 내지 제4항 중 어느 한 항에 따른 방법을 수행하도록 설계된 것이며,

디지털 위상 증분 값을 표현하는 P-비트수 워드(Δφ_s(nT))를 반복적으로 누산하여 소정의 시간 주기(NㆍT)의 디지털 톱니파 신호(φ_s(nT))의 P'-비트 샘플을 생성하는 이산 적분기로서 기능하는 적어도 하나의 P'-비트 레지스터(104) 및 디지털 합산 요소(102)를 포함하는 위상 누산기(ACC),

상기 위상 누산기(ACC)에 의해 공급된 이산 위상 입력 값(φ_s(nT))을 한 세트의 이산 사인 진폭 샘플 값(s(nT))으로 위상-사인진폭 변환하기 위한 룩업 테이블(LUT)로서 기능하는 리드-온니 메모리(ROM),

디지털 방식으로 인코딩된 의사-무작위 수를 표현하는 P"-비트수 워드(r(nT))를 생성하는 난수 발생기(RNG),

획득된 무작위 수의 P"-비트수 워드 표현(r(nT))을 상기 리드-온니 메모리(ROM)의 이산 출력 신호를 표현하는 상기 P"-비트수 워드(s(nT))에 가산하여 상기 이산 신호를 표현하는 P"-비트수 워드(a₁(nT):=s(nT)+r(nT))를 산출하기 위한 디지털 합산 수단(∑₁),

상기 사인 진폭 샘플 값(s(nT))을 아날로그 사인파의 양자화된 근사치(a₁'(t))로 변환하기 위한 적어도 하나의 디지털-아날로그 변환기(DAC₁),

상기 리드-온니 메모리(ROM)의 출력 포트에서의 상기 사인 진폭 샘플 값을 표현하는 P"-비트수 워드(s(nT))의 최상위 비트(MSB)를 '0'으로 설정하기 위한 수단(402a),

상기 무작위 수의 P"-비트수 워드 표현(r(nT))을 상기 0-설정 연산의 결과인 P"-비트수 워드(m(nT))에 가산하여 상기 이산 신호를 표현하는 P"-비트수 워드(a₂(nT):=m(nT)+r(nT))를 산출하기 위한 추가의 디지털 합산 요소(∑₂),

상기 제2 디지털 합산 요소(∑₂)의 출력 포트에서의 이산 샘플 값(a₂(nT))을 양자화된 아날로그 신호(a₂'(t))로 변환하기 위한 추가의 디지털-아날로그 변환기(DAC₂), 및

상기 디지털-아날로그 변환기(DAC₁, DAC₂)의 출력 포트에서 획득된 양자화된 아날로그 신호(a₁'(t), a₂'(t))의 아날로그 차신호(Δa'(t):=a₁'(t)-a₂'(t)) - 이는 생성될 상기 사인파에 대한 아날로그 근사치(
)로서 기능함 - 를 계산하기 위한 아날로그 감산 요소(402b)

를 포함하는 것을 특징으로 하는 직접 디지털 주파수 합성 유닛.
제5항에 있어서,

상기 직접 디지털 주파수 합성 유닛(DDFS)의 결과의 출력 신호 스펙트럼(
)의 스퓨리어스 앨리어싱 하모닉스(DSC; 이산 스펙트럼 성분)를 억제하고 상기 획득된 아날로그 사인파 근사치(
)의 파형을 부드럽게하기 위한 로우 패스 필터링 수단(LPF₁)을 더 구비하는 것을 특징으로 하는 직접 디지털 주파수 합성 유닛.
제1항 내지 제3항 중 어느 한 항에 따른 방법을 실행하도록 설계되어 있는 것을 특징으로 하는 무선 통신 디바이스의 RF 송신 유닛.
제5항 또는 제6항에 따른 직접 디지털 주파수 합성 유닛(DDFS)을 포함하는 것을 특징으로 하는 무선 통신 디바이스의 RF 송신 유닛.
제8항에 있어서,

상기 직접 디지털 주파수 합성 유닛(DDFS)의 출력 신호(s(t))를 위상 고정 루프(PLL)-제어 발진기 회로의 출력 신호(s_PLL(t))와 결합하기 위한 단측파대(SSB) 혼합기를 더 구비하는 것을 특징으로 하는 무선 통신 디바이스의 RF 송신 유닛.
제1항, 제2항 및 제4항 중 어느 한 항에 따른 방법을 실행하도록 설계되어 있는 것을 특징으로 하는 무선 통신 디바이스의 RF 수신 유닛.
제5항 또는 제6항에 따른 직접 디지털 주파수 합성 유닛(DDFS)을 포함하는 것을 특징으로 하는 무선 통신 디바이스의 RF 수신 유닛.
제11항에 있어서,

상기 직접 디지털 주파수 합성 유닛(DDFS)을 위상 고정 루프(PLL)-제어 발진기 회로의 출력 신호(s_PLL(t))와 결합하기 위한 단측파대(SSB) 혼합기를 더 구비하는 것을 특징으로 하는 무선 통신 디바이스의 RF 수신 유닛.