KR20060001193A

KR20060001193A - 반도체소자의 퓨즈부 형성방법

Info

Publication number: KR20060001193A
Application number: KR1020040050250A
Authority: KR
Inventors: 장명식; 이동근
Original assignee: 주식회사 하이닉스반도체
Priority date: 2004-06-30
Filing date: 2004-06-30
Publication date: 2006-01-06
Also published as: KR100605871B1

Abstract

본 발명은 반도체소자의 퓨즈부 형성방법에 관한 것으로, 퓨즈의 리페어 공정시 식각 공정 마진을 확보할 수 있도록 하기 위하여, 제1금속배선의 측벽에 스페이서 형태를 갖는 제2금속배선 콘택플러그를 형성하고 이에 접속되는 제2금속배선을 형성하는 구성으로 퓨즈의 리페어 공정시 식각 두께를 감소시킬 수 있어 반도체소자의 고집적화에 따른 높이 증가에 대처할 수 있는 공정 마진을 확보하는 기술이다.

Description

반도체소자의 퓨즈부 형성방법{A method for forming a fuse part of a semiconductor device}

도 1 은 종래기술에 따른 반도체소자의 퓨즈부를 도시한 평면도.

도 2a 내지 도 2e 는 상기 도 1 의 ⓐ-ⓐ 절단면을 따라 도시한 단면도.

도 3a 내지 도 3j 는 본 발명의 실시예에 따른 반도체소자의 퓨즈부를 도시한 단면도.

< 도면의 주요부분에 대한 부호의 설명 >

11,41 : 반도체기판 13,43 : 소자분리막

15,45 : 활성영역 17,47 : 비트라인 콘택플러그

19,49 : 비트라인 21,51 : 하부절연층

23,53,130 : 퓨즈 25,55 : 제1층간절연막

27,57,150 : 제1금속배선 콘택플러그 29,59 : 제1금속배선

31,61 : 제2층간절연막 33 : 제2금속배선 콘택홀

35,67,170 : 제2금속배선 콘택플러그 37,71,190 : 제2금속배선

63 : 퓨즈박스 영역

65 : 제2금속배선 콘택플러그용 도전층 69 : 제2금속배선용 도전층

73 : 제3층간절연막 110 : 절연막

본 발명은 반도체소자의 퓨즈부 형성방법에 관한 것으로, 특히 반도체소자의 고집적화에 따른 에스펙트비가 증가되어 소자의 높이가 증가되는 현상에 적용할 수 있도록 퓨즈 리페어 공정시 식각두께를 감소시키는 기술에 관한 것이다.

도 1 은 종래기술에 따라 형성된 반도체소자의 퓨즈부를 도시한 평면도로서, 절연막(110) 상에 퓨즈(130)를 형성하고 그 상부에 제1금속배선 콘택플러그(150), 제2금속배선 콘택플러그(170) 및 제2금속배선(190)을 형성한 것을 도시한다.

도 2a 내지 도 2f 는 상기 도 1 의 ⓐ-ⓐ 절단면을 따라 도시한 반도체소자의 퓨즈부를 도시한 단면도이다.

도 2a를 참조하면, 반도체기판(11) 상에 활성영역(15)을 정의하는 소자분리막(13)을 형성한다. 이때, 상기 소자분리막(13)은 트렌치형으로 형성한 것이다.

그 다음, 상기 활성영역(15)에 접속되는 비트라인 콘택플러그(17) 및 비트라인(19)이 구비되는 하부절연층(21)을 형성한다.

이때, 상기 비트라인 콘택플러그(17)는 상기 비트라인(19) 영역의 퓨즈부 내측에 구비된다.

그 다음, 상기 하부절연층(21) 상부에 퓨즈(23)를 패터닝하여 형성하고 그 상부를 평탄화시키는 제1층간절연막(25)을 형성한다.

상기 제1층간절연막(25) 및 하부절연층(21)을 통하여 상기 비트라인(19)에 접속되는 제1금속배선 콘택플러그(27)를 형성한다.

이때, 상기 제1금속배선 콘택플러그(27)는 상기 비트라인(19) 상의 퓨즈부 외측으로 접속되어 구비된 것이다.

도 2b를 참조하면, 상기 제1금속배선 콘택플러그(27)에 접속되는 제1금속배선(29)을 형성한다. 이때, 상기 제1금속배선(29)은 상기 제1금속배선(29) 영역의 퓨즈부 외측에 제1금속배선 콘택플러그(27)가 접속된 것으로, 상기 퓨즈부를 감싸는 형태의 평면 구조를 갖는 가아드링으로 작용할 수 있도록 형성한 것이다.

도 2c를 참조하면, 전체표면상부에 제2층간절연막(31)을 형성하고 이를 식각하여 상기 제1금속배선(29)을 노출시키는 제2금속배선 콘택홀(33)을 형성한다.

이때, 상기 제2금속배선 콘택홀(33)은 상기 제1금속배선(29) 상의 퓨즈부 내측을 노출시키며 형성한 것이다.

도 2d를 참조하면, 상기 제2금속배선 콘택홀(33)을 매립하는 제2금속배선 콘택플러그(35)를 형성한다.

도 2e를 참조하면, 상기 제2금속배선 콘택플러그(35)에 접속되는 제2금속배선(37)을 형성하되, 상기 제2금속배선(37) 영역의 퓨즈부 내측에 접속되어 형성된 것이다. 이때, 상기 도 2e 의 ⓧ 는 상기 퓨즈부 내측의 폭 ( width ) 을 도시한다.

상기한 바와 같이 종래기술에 따른 반도체소자의 퓨즈부 형성방법은,

제1금속배선에 접속되는 제1금속배선 콘택플러그와 제2금속배선 콘택플러그의 콘택 공정과 상기 콘택 공정의 마진을 고려하는 경우 제1금속배선의 폭이 넓어 지게 되고 퓨즈부의 일정한 오픈 면적을 만들어 주기 위해서는 퓨즈부의 폭이 커지게 되는 문제점이 유발된다.

본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위하여, 퓨즈부의 리페어 영역에 형성된 층간절연막 두께를 미리 감소시켜 리페어 공정시 식각 공정을 용이하게 실시할 수 있도록 함으로써 반도체소자의 고집적화를 가능하게 하는 반도체소자의 퓨즈부 형성방법을 제공하는데 그 목적이 있다.

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 퓨즈부 형성방법은,

반도체소자의 퓨즈부 형성방법에 있어서,

하부절연층이 구비되는 반도체기판 상에 퓨즈를 형성하는 공정과,

전체표면상부에 제1층간절연막을 형성하고 이를 통하여 하부구조물에 접속되는 제1금속배선을 형성하되, 적어도 퓨즈부 내측의 소정폭을 감소시켜 형성하는 공정과,

전체표면상부에 제2층간절연막을 형성하고 상기 퓨즈부의 제1금속배선 내측에 위치하는 제2층간절연막을 식각하여 상기 제1금속배선의 측벽을 노출시키는 퓨즈박스 영역을 형성하는 공정과,

상기 제1금속배선의 측벽에 접속되는 스페이서 형태의 제2금속배선 콘택플러그를 형성하는 공정과,

상기 제2금속배선 콘택플러그에 접속되는 제2금속배선을 형성하여 제1금속배선, 제2금속배선 콘택플러그 및 제2금속배선으로 형성되는 가아드링을 형성하는 공정과,

전체표면상부에 보호막을 형성하는 공정을 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 3a 내지 도 3j 는 본 발명의 실시예에 따른 반도체소자의 퓨즈부 형성방법을 도시한 단면도로서, 도 1 의 ⓐ-ⓐ 절단면을 따라 도시한 것이다.

도 3a를 참조하면, 반도체기판(41) 상에 활성영역(45)을 정의하는 소자분리막(43)을 형성한다. 이때, 상기 소자분리막(43)은 트렌치형으로 형성한 것이다.

그 다음, 상기 활성영역(45)에 접속되는 비트라인 콘택플러그(47) 및 비트라인(49)이 구비되는 하부절연층(51)을 형성한다.

이때, 상기 비트라인 콘택플러그(47)는 상기 비트라인(49) 영역의 퓨즈부 내측에 구비된다.

그 다음, 상기 하부절연층(51) 상부에 퓨즈(53)를 패터닝하여 형성한다. 이때, 상기 퓨즈(53)는 셀부에 형성되는 캐패시터의 플레이트 전극 형성공정시 형성한 것이다.

전체표면상부를 평탄화시키는 제1층간절연막(55)을 형성한다.

도 3b를 참조하면, 상기 제1층간절연막(55) 및 하부절연층(51)을 통하여 상기 비트라인(49)에 접속되는 제1금속배선 콘택플러그(57)를 형성한다.

이때, 상기 제1금속배선 콘택플러그(57)는 상기 비트라인(49) 상의 퓨즈부 외측으로 접속되어 구비된 것이다.

도 3c를 참조하면, 상기 제1금속배선 콘택플러그(57)에 접속되는 제1금속배선(59)을 형성한다. 이때, 상기 제1금속배선(59)은 상기 제1금속배선 콘택플러그(57)를 따라 접속되도록 형성하되, 적어도 상기 퓨즈부의 내측에 위치하는 제1금속배선(59) 의 소정폭을 감소시켜 형성한 것으로, 상기 퓨즈부를 감싸는 형태의 평면 구조를 갖는 가아드링으로 작용할 수 있도록 형성한 것이다.

도 3d를 참조하면, 전체표면상부를 평탄화시키는 제2층간절연막(61)을 형성한다.

도 3e 및 도 3f 를 참조하면, 가아드링으로 사용되는 제1금속배선(59)의 내측의 제2층간절연막(61)을 식각하여 퓨즈박스 영역(63)을 형성하고, 상기 제2금속배선(59)에 접속되는 제2금속배선 콘택플러그용 도전층(65)을 전체표면상부에 일정두께 형성한다.

도 3g를 참조하면, 상기 제2금속배선 콘택플러그용 도전층(65)을 이방성식각하여 상기 제1금속배선(59)에 접속되는 스페이서 형태로 제2금속배선 콘택플러그(67)를 형성한다. 여기서, 상기 제2금속배선 콘택플러그(67)는 상기 제1금속배선(59)의 측벽에 스페이서 형태로 구비되며 상기 퓨즈부를 감싸는 형태의 평면 구조를 갖는 가아드링으로 작용할 수 있도록 형성된 것이다.

이때, 상기 이방성식각공정시 수반되는 과도식각공정으로 인하여 상기 제2층간절연막(61)이 소정두께 식각됨으로써 후속 공정인 퓨즈 리페어 공정시 퓨즈까지의 식각두께가 감소된다.

도 3h 및 도 3i 를 참조하면, 전체표면상부에 제2금속배선용 도전층(69)을 형성하고 금속배선 마스크(미도시)를 이용한 사진식각공정으로 상기 제2금속배선용 도전층(69)을 식각하여 제2금속배선(71)을 형성한다.

이때, 상기 제2금속배선(71)은 스페이서 형태의 제2금속배선 콘택플러그(67)에 접속된 형태로 형성되어 가아드링으로 사용되는 것이다.

도 3j를 참조하면, 전체표면상부에 보호막인 제3층간절연막(73)을 형성한다.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 퓨즈부 형성방법은, 제2금속배선 콘택플러그를 제1금속배선의 측벽에 스페이서 형태로 형성하여 퓨즈부의 리페어 영역에 형성되는 절연막의 두께를 감소시킴으로써 후속 퓨즈 리페어 공정을 용이하게 하고 공정 마진을 확보할 수 있어 반도체소자의 고집적화를 가능하게 하는 효과를 제공한다.

Claims

반도체소자의 퓨즈부 형성방법에 있어서,

하부절연층이 구비되는 반도체기판 상에 퓨즈를 형성하는 공정과,

전체표면상부에 제1층간절연막을 형성하고 이를 통하여 하부구조물에 접속되는 제1금속배선을 형성하되, 적어도 퓨즈부 내측의 소정폭을 감소시켜 형성하는 공정과,

전체표면상부에 제2층간절연막을 형성하고 상기 퓨즈부의 제1금속배선 내측에 위치하는 제2층간절연막을 식각하여 상기 제1금속배선의 측벽을 노출시키는 퓨즈박스 영역을 형성하는 공정과,

상기 제1금속배선의 측벽에 접속되는 스페이서 형태의 제2금속배선 콘택플러그를 형성하는 공정과,

상기 제2금속배선 콘택플러그에 접속되는 제2금속배선을 형성하여 제1금속배선, 제2금속배선 콘택플러그 및 제2금속배선으로 형성되는 가아드링을 형성하는 공정과,

전체표면상부에 보호막을 형성하는 공정을 포함하는 반도체소자의 퓨즈부 형성방법.