KR100605870B1 - 반도체소자의 퓨즈부 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 퓨즈부 형성방법에 관한 것으로, 퓨즈부의 오픈 면적 확보를 위하여, 퓨즈부의 활성영역 및 비트라인을 퓨즈부의 외측으로 소정거리 이동시키고 이에 접속되는 가아드링을 형성하되, 적어도 상기 퓨즈부 내측에 위치하는 제1금속배선의 크기를 감소시키고 상기 퓨즈부 외측의 제1금속배선 상부 및 측벽에 접속되는 제2금속배선으로 가아드링을 형성함으로써 퓨즈부의 오픈 면적을 증가시킬 수 있도록 하고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 퓨즈부 형성방법{A method for forming a fuse part of a semiconductor device}

도 1 은 종래기술에 따른 반도체소자의 퓨즈부를 도시한 평면도.

도 2a 내지 도 2e 는 상기 도 1 의 ⓐ-ⓐ 절단면을 따라 도시한 단면도.

도 3a 내지 도 3g 는 본 발명의 실시예에 따른 반도체소자의 퓨즈부를 도시한 단면도.

< 도면의 주요부분에 대한 부호의 설명 >

11,41 : 반도체기판 13,43 : 소자분리막

15,45 : 활성영역 17,47 : 비트라인 콘택플러그

19,49 : 비트라인 21,51 : 하부절연층

23,53,130 : 퓨즈 25,55 : 제1층간절연막

27,57,150 : 제1금속배선 콘택플러그 29,59 : 제1금속배선

31,61 : 제2층간절연막 33,63 : 제2금속배선 콘택홀

35,65,170 : 제2금속배선 콘택플러그 37,67,190 : 제2금속배선

110 : 절연막

본 발명은 반도체소자의 퓨즈부 형성방법에 관한 것으로, 특히 고집적화된 반도체소자의 구조상 공정마진이 감소됨에 따라 퓨즈부의 퓨즈 절단영역이 감소되는 현상을 억제할 수 있도록 하는 기술에 관한 것이다.

고집적화된 반도체소자를 만들게 됨에 따라 퓨즈부에 제2금속배선으로 구비되는 가아드링 단축 스페이스가 점점 줄어들어 더 이상 줄일 수 없는 한계에 도달하게 되었다.

이에 퓨즈 오픈부를 정렬하여 제2금속배선 가아드링 쇼울더 마진을 확보한 것도 작기 때문에 중첩마진이 좌우로 치우쳤을 때 상기 가아드링이 보호층 ( passivation layer ) 밖으로 노출되어 수분 흡습을 통하여 상기 가아드링이 산화됨으로써 소자의 신뢰성을 저하시키게 된다.

도 1 은 종래기술에 따라 형성된 반도체소자의 퓨즈부를 도시한 평면도로서, 절연막(110) 상에 퓨즈(130)를 형성하고 그 상부에 제1금속배선 콘택플러그(150), 제2금속배선 콘택플러그(170) 및 제2금속배선(190)을 형성한 것을 도시한다.

도 2a 내지 도 2f 는 상기 도 1 의 ⓐ-ⓐ 절단면을 따라 도시한 반도체소자의 퓨즈부를 도시한 단면도이다.

도 2a를 참조하면, 반도체기판(11) 상에 활성영역(15)을 정의하는 소자분리막(13)을 형성한다. 이때, 상기 소자분리막(13)은 트렌치형으로 형성한 것이다.

그 다음, 상기 활성영역(15)에 접속되는 비트라인 콘택플러그(17) 및 비트라인(19)이 구비되는 하부절연층(21)을 형성한다.

이때, 상기 비트라인 콘택플러그(17)는 상기 비트라인(19) 영역의 퓨즈부 내측에 구비된다.

그 다음, 상기 하부절연층(21) 상부에 퓨즈(23)를 패터닝하여 형성하고 그 상부를 평탄화시키는 제1층간절연막(25)을 형성한다.

상기 제1층간절연막(25) 및 하부절연층(21)을 통하여 상기 비트라인(19)에 접속되는 제1금속배선 콘택플러그(27)를 형성한다.

이때, 상기 제1금속배선 콘택플러그(27)는 상기 비트라인(19) 상의 퓨즈부 외측으로 접속되어 구비된 것이다.

도 2b를 참조하면, 상기 제1금속배선 콘택플러그(27)에 접속되는 제1금속배선(29)을 형성한다. 이때, 상기 제1금속배선(29)은 상기 제1금속배선 콘택플러그(27)를 따라 접속되도록 형성하되, 상기 제1금속배선(29) 영역의 퓨즈부 외측으로 접속시켜 형성한 것으로, 상기 퓨즈부를 감싸는 형태의 평면 구조를 갖는 가아드링으로 작용할 수 있도록 형성한 것이다.

도 2c를 참조하면, 전체표면상부에 제2층간절연막(31)을 형성하고 이를 식각하여 상기 제1금속배선(29)을 노출시키는 제2금속배선 콘택홀(33)을 형성한다.

이때, 상기 제2금속배선 콘택홀(33)은 상기 제1금속배선(29) 상의 퓨즈부 내측을 노출시키며 형성한 것이다.

도 2d를 참조하면, 상기 제2금속배선 콘택홀(33)을 매립하는 제2금속배선 콘택플러그(35)를 형성한다.

도 2e를 참조하면, 상기 제2금속배선 콘택플러그(35)에 접속되는 제2금속배 선(37)을 형성하되, 상기 제2금속배선(37) 영역의 퓨즈부 내측에 접속되어 형성된 것이다. 이때, 상기 도 2e 의 ⓧ 는 상기 퓨즈부 내측의 폭 ( width ) 을 도시한다.

상기한 바와 같이 종래기술에 따른 반도체소자의 퓨즈부 형성방법은,

제1금속배선에 접속되는 제1금속배선 콘택플러그와 제2금속배선 콘택플러그의 콘택 공정과 상기 콘택 공정의 마진을 고려하는 경우 제1금속배선의 폭이 넓어지게 되고 퓨즈부의 일정한 오픈 면적을 만들어 주기 위해서는 퓨즈부의 폭이 커지게 되는 문제점이 유발된다.

본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위하여, 퓨즈부의 가아드링을 상기 퓨즈부의 외측으로 이동시켜 형성함으로써 퓨즈부의 폭을 증가시키는 반도체소자의 퓨즈부 형성방법을 제공하는데 그 목적이 있다.

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 퓨즈부 형성방법은,

반도체소자의 퓨즈부 형성방법에 있어서,

활성영역, 비트라인 콘택플러그 및 비트라인을 퓨즈부의 외측으로 소정거리 이동시켜 형성하는 공정과,

전체표면상부에 하부절연층을 형성하고 그 상부에 퓨즈를 형성하는 공정과,

전체표면상부에 제1층간절연막을 형성하고 상기 제1층간절연막 및 하부절연 층을 식각하여 상기 비트라인에 접속되는 제1금속배선 콘택플러그를 형성하되, 상기 비트라인 상의 퓨즈부 내측에 접속시켜 형성하는 공정과,

상기 제1금속배선 콘택플러그에 접속되는 제1금속배선을 형성하되, 적어도 상기 퓨즈부 내측의 크기를 감소시켜 형성하는 공정과,

전체표면상부에 제2층간절연막을 형성하는 공정과,

상기 제2층간절연막을 통하여 상기 제1금속배선의 외측 상부 및 측벽에 접속되는 제2금속배선 콘택플러그를 형성하는 공정과,

상기 제2금속배선 콘택플러그에 접속되는 제2금속배선을 형성하여 비트라인 콘택플러그, 비트라인, 제1금속배선 콘택플러그, 제1금속배선, 제2금속배선 콘택플러그 및 제2금속배선으로 가아드링을 형성하는 공정을 포함하는 것과,

상기 비트라인 콘택플러그는 상기 퓨즈부에서의 비트라인 외측에 접속되는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 3a 내지 도 3g 는 본 발명의 실시예에 따른 반도체소자의 퓨즈부 형성방법을 도시한 단면도로서, 도 1 의 ⓐ-ⓐ 절단면을 따라 도시한 것이다.

도 3a를 참조하면, 반도체기판(41) 상에 활성영역(45)을 정의하는 소자분리막(43)을 형성한다. 이때, 상기 소자분리막(43)은 트렌치형으로 형성한 것이다.

그 다음, 상기 활성영역(45)에 접속되는 비트라인 콘택플러그(47) 및 비트라인(49)이 구비되는 하부절연층(51)을 형성한다.

이때, 상기 비트라인 콘택플러그(47)가 상기 비트라인(49) 영역의 퓨즈부 외 측에 접속되어 구비된 상태로 상기 활성영역(45), 비트라인 콘택플러그(47) 및 비트라인(49)을 퓨즈부의 외측으로 소정 거리 이동시켜 형성한다.

그 다음, 상기 하부절연층(51) 상부에 퓨즈(53)를 패터닝하여 형성한다.

도 3b를 참조하면, 전체표면상부를 평탄화시키는 제1층간절연막(55)을 형성한다.

그 다음, 상기 제1층간절연막(55) 및 하부절연층(51)을 통하여 상기 비트라인(49)에 접속되는 제1금속배선 콘택플러그(57)를 형성한다.

이때, 상기 제1금속배선 콘택플러그(57)는 상기 비트라인(49) 상의 퓨즈부 내측으로 접속되어 구비된 것이다.

도 3c를 참조하면, 상기 제1금속배선 콘택플러그(57)에 접속되는 제1금속배선(59)을 형성한다. 이때, 상기 제1금속배선(59)은 상기 제1금속배선 콘택플러그(57)를 따라 형성하되, 종래기술에 따른 제1금속배선(도 2b 의 '29')보다 작은 선폭으로 형성하여 퓨즈부의 폭을 증가시킬 수 있도록 형성한 것으로, 상기 퓨즈부를 감싸는 형태의 평면 구조를 갖는 가아드링으로 작용할 수 있도록 형성한 것이다.

도 3d 및 도 3e 를 참조하면, 전체표면상부에 제2층간절연막(61)을 형성하고 이를 식각하여 상기 제1금속배선(59)을 노출시키는 제2금속배선 콘택홀(63)을 형성한다.

이때, 상기 제2금속배선 콘택홀(63)은 상기 퓨즈부 외측의 제1금속배선(59) 상부 및 측벽을 노출시키며 형성한 것이다.

도 3f를 참조하면, 상기 제2금속배선 콘택홀(63)을 매립하는 제2금속배선 콘택플러그(65)를 형성한다.

이때, 상기 제2금속배선 콘택플러그(65)는 종래기술의 제2금속배선 콘택플러그(도 2d의 '35')보다 퓨즈부의 외측으로 이동된 부분에 위치하게 된다.

도 3g를 참조하면, 상기 제2금속배선 콘택플러그(65)에 접속되는 제2금속배선(67)을 형성한다.

여기서, 상기 제2금속배선(67) 및 제2금속배선 콘택플러그(65)는 반도체소자의 퓨즈부를 감싸는 형태의 평면 구조를 갖는 가아드링으로 작용할 수 있도록 형성한 것이다.

상기 도 3g 의 ⓨ 부분은 상기 도 2e 의 ⓧ 보다 그 폭이 증가되었음을 알 수 있다.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 퓨즈부 형성방법은, 퓨즈부의 폭을 증가시켜 퓨즈부의 오픈 면적을 증가시킬 수 있어 제조 공정의 마진을 확보할 수 있으며 반도체소자의 고집적화를 가능하게 하는 효과를 제공한다.

Claims (2)

1. 반도체소자의 퓨즈부 형성방법에 있어서,

   활성영역, 비트라인 콘택플러그 및 비트라인을 퓨즈부의 외측으로 소정거리 이동시켜 형성하는 공정과,

   전체표면상부에 하부절연층을 형성하고 그 상부에 퓨즈를 형성하는 공정과,

   전체표면상부에 제1층간절연막을 형성하고 상기 제1층간절연막 및 하부절연층을 식각하여 상기 비트라인에 접속되는 제1금속배선 콘택플러그를 형성하되, 상기 비트라인 상의 퓨즈부 내측에 접속시켜 형성하는 공정과,

   상기 제1금속배선 콘택플러그에 접속되는 제1금속배선을 형성하되, 적어도 상기 퓨즈부 내측의 크기를 감소시켜 형성하는 공정과,

   전체표면상부에 제2층간절연막을 형성하는 공정과,

   상기 제2층간절연막을 통하여 상기 제1금속배선의 외측 상부 및 측벽에 접속되는 제2금속배선 콘택플러그를 형성하는 공정과,

   상기 제2금속배선 콘택플러그에 접속되는 제2금속배선을 형성하여 비트라인 콘택플러그, 비트라인, 제1금속배선 콘택플러그, 제1금속배선, 제2금속배선 콘택플러그 및 제2금속배선으로 가아드링을 형성하는 공정을 포함하는 반도체소자의 퓨즈부 형성방법.
2. 제 1 항에 있어서,

   상기 비트라인 콘택플러그는 상기 퓨즈부에서의 비트라인 외측에 접속되는 것을 특징으로 하는 반도체소자의 퓨즈부 형성방법.

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