KR20060000800A - 플래시 메모리 소자의 게이트 전극 및 그 형성방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 소자의 게이트 전극 및 그 형성방법에 관한 것으로, 본 발명은 플로팅 게이트용 제1 폴리 실리콘막의 상부에 다수의 요(凹)부를 형성한 후 그 상부에 유전체막과 컨트롤 게이트용 제2 폴리 실리콘막을 순차적으로 형성한다. 따라서, 본 발명에서는 유전체막과 플로팅 게이트 그리고 컨트롤 게이트 간의 접합면적을 증가시켜 컨트롤 게이트와 플로팅 게이트 간의 캐패시턴스를 증가시킬 수 있다. 이로써, 셀 크기의 변경없이 게이트 커플링 비를 극대화하여 프로그램/소거 동작 속도를 향상시킬 수 있다.
플래시 메모리 소자, 커플링 비, 캐패시턴스
Description
도 1 내지 도 8은 본 발명의 바람직한 실시예에 다른 플래시 메모리 소자의 게이트 전극 및 그 형성방법을 설명하기 위하여 도시된 단면도들이다.
도 9 및 도 10은 일반적인 플래시 메모리 소자의 셀의 각 커플링 비를 설명하기 위하여 도시된 도면들이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판
11 : 터널 산화막
12 : 제1 폴리 실리콘막
12a : 요(凹)부
13 : 식각 마스크
14 : 유전체막
15 : 제2 폴리 실리콘막
16 : 셀 게이트 마스크
17 : 게이트 전극
18 : 셀 소스 마스크
19 : 소스 영역
20 : 셀 드레인 마스크
21 : 드레인 영역
본 발명은 플래시 메모리 소자의 게이트 전극 및 그 형성방법에 관한 것으로, 특히 셀 크기의 변화없이 게이트와 유전체막 간의 접합면적을 증가시켜 커플링비를 증가시킬 수 있는 플래시 메모리 소자의 게이트 전극 및 그 형성방법에 관한 것이다.
일반적으로, 스택형(stack type) 플래시 메모리 소자(flash memory device)의 프로그램 및 소거 동작은 다음과 같이 이루어진다. 우선, 프로그램 동작은 드레인(drain) 영역의 측부를 통해 핫 캐리어(hot carrier)를 발생시키고, 이렇게 발생된 핫 캐리어를 터널 산화막을 통해 플로팅 게이트(floating gate)로 주입시킴으로써 이루어진다. 그리고, 소거 동작은 소스(source) 영역과 플로팅 게이트, 또는 벌크(bulk)와 플로팅 게이트 간의 고전기장(high electric field)에 의해 발생되는 F-N 터널링(F-N tunneling)을 이용하여 플로팅 게이트 내의 전자를 방출시킴으로써 이루어진다.
이처럼 플래시 메모리 소자의 프로그램 및 소거 동작시에는 모두 게이트에 고전압을 인가해야 하는데, 이럴 경우 저전압 구동에 많은 제약을 받게 된다. 이는 바이어스 전압을 직접 플로팅 게이트에 직접 인가(biasing)할 수 없고, 컨트롤 게이트를 통해서만 가능하기 때문이다. 즉, 컨트롤 게이트와 플로팅 게이트 간에 형성된 인터 폴리 산화막(inter poly oxide, IPO)(이하, '유전체막'이라 함)에 의해 전압 강하가 발생하기 때문이다. 이러한 전압 강하는 유전체막의 두께 및 접합 면적에 따라 달라지게 된다.
한편, 캐패시턴스(capacitance)의 비율을 커플링비(coupling ratio)라고 하는데, 커플링 비가 "1"일 경우 컨트롤 게이트에 가해진 바이어스 전압이 전압 강하없이 그대로 플로팅 게이트에 가해진다는 의미이며, 커플링 비가 작을 수록 메모리 셀을 구동시키기 위해 컨트롤 게이트에 인가되는 바이어스 전압은 그 만큼 더 높아져야 함을 의미한다.
참고로, 도 9 및 도 10을 참조하여 각 단자의 커플링 비를 설명하기로 한다. 도 9는 플래시 메모리 소자의 게이트 전극을 나타낸 단면도이고, 도 10은 도 9의 등가 회로도이다. 하기 수학식 1에는 게이트 커플링 비(Gate coupling ratio, αG), 드레인 커플링 비(Drain coupling ratio, αD), 소스 커플링 비(Source coupling ratio, αS) 및 바디 커플링 비(Body coupling ratio, αB)가 나타나 있다.
상기 수학식 1, 도 9 및 도 10에서 나타낸 바와 같이 메모리 셀에서 커플링 비는 유전체막의 두께, 그리고 유전체막과 게이트 간의 접합면적에 많은 영향을 받게 된다. 유전체막의 커플링 비를 증가시키기 위해서는 게이트와 유전체막 간의 접합면적을 증가시키거나, 유전체막의 두께를 얇게 형성하여야 한다. 그러나, 메모리 칩(memory chip)의 크기를 축소시키기 위해 셀 크기(dimension)를 감소시키면 당연히 접합면적 또한 감소하게 되고, 유전체막의 두께를 감소시키게 되면 데이터 유지(data retention) 특성이 열화되는 문제가 발생하게 된다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, 셀 크기의 변화없이 게이트와 유전체막 간의 접합면적을 증가시켜 커플링비를 증가시킬 수 있는 플래시 메모리 소자의 게이트 전극 및 그 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 구현하기 위한 본 발명의 일측면에 따르면, 반도체 기판 상에 형성된 터널 산화막과, 상기 터널 산화막 상에 형성되되, 상부에 다수의 요(凹)부가 형성된 플로팅 게이트와, 상기 요부를 포함하는 상기 플로팅 게이트의 상부면의 단차를 따라 형성된 유전체막과, 상기 유전체막 상에 형성된 컨트롤 게이트와, 상기 컨트롤 게이트의 양측으로 노출되는 상기 반도체 기판에 형성된 소스/드레인 영역을 포함하는 플래시 메모리 소자의 게이트 전극이 형성된다.
또한, 상기한 목적을 구현하기 위한 본 발명의 다른 측면에 따르면, 반도체 기판 상에 터널 산화막을 형성하는 단계와, 상기 터널 산화막에 플로팅 게이트용 제1 폴리 실리콘막을 형성하는 단계와, 상기 제1 폴리 실리콘막의 일부를 식각하여 상부에 다수의 요(凹)부를 형성하는 단계와, 상기 제1 폴리 실리콘막을 포함하는 전체 구조 상부면의 단차를 따라 유전체막을 형성하는 단계와, 상기 유전체막의 상부에 컨트롤 게이트용 제2 폴리 실리콘막을 형성하는 단계와, 상기 컨트롤 게이트용 제2 폴리 실리콘막, 상기 유전체막, 상기 플로팅 게이트용 제1 폴리 실리콘막 및 상기 터널 산화막을 패터닝하여 게이트 전극을 정의하는 단계와, 상기 게이트 전극의 양측벽으로 노출되는 상기 반도체 기판에 소스 영역 및 드레인 영역을 형성하는 단계를 포함하는 플래시 메모리 소자의 게이트 전극 형성방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1 내지 도 8은 본 발명의 바람직한 실시예에 따른 ETOX형 플래시 메모리 소자의 게이트 전극 및 그 형성방법을 설명하기 위하여 도시된 단면도들이다. 이하에서 설명되는 참조번호들 중 동일한 참조번호는 동일한 기능을 수행하는 동일한 요소이다.
도 1을 참조하면, 전처리 세정공정에 의해 세정된 반도체 기판(10)이 제공된다. 상기 전처리 세정공정은 DHF(Diluted HF)로 세정한 후 SC-1(NH4OH/H2O2/H
2O)로 실시되거나, BOE(Buffer Oxide Etchant)로 세정한 후 SC-1로 순차적으로 실시될 수 있다.
그런 다음, 웰(well) 형성용 이온주입공정과 문턱전압 조절용 이온주입공정이 실시된다. 상기 이온주입공정들을 실시하기 전에 반도체 기판(10) 상에는 희생 산화막(sacrificial oxide; 미도시)이 증착되고, 그리고, 이 희생 산화막을 스크린 산화막(screen oxide)으로 이용하여 이온주입공정을 실시한다. 이로써, 반도체 기판(10)에는 웰 영역(미도시)이 형성된다. 여기서, 웰 영역은 트리플(triple) 구조로 형성될 수 있다.
그런 다음, 반도체 기판(10) 상에는 터널 산화막(11)이 형성된다. 여기서, 터널 산화막(11)은 습식산화공정으로 750℃ 내지 800℃의 온도범위 내에서 형성될 수 있다.
그런 다음, 반도체 기판(10) 계면과의 결함밀도를 최소화시키기 위한 일환으로 반도체 기판(10) 상에 형성된 터널 산화막(11)에 대하여 900℃ 내지 910℃의 온 도범위 내에서 N2 가스를 이용한 어닐공정을 20분 내지 30분 동안 실시할 수도 있다.
그런 다음, 터널 산화막(11) 상에 플로팅 게이트용 폴리 실리콘막(12)(이하, '제1 폴리 실리콘막'이라 함)을 증착한다. 이때, 제1 폴리 실리콘막(12)은 산화 저항성이 낮은 언도프트(undoped) 비정질 실리콘막으로 증착하거나, 도핑 농도가 낮은 저농도 도프트(doped) 비정질 실리콘막으로 증착할 수 있다. 여기서, 언도프트 비정질 실리콘막은 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 SiH4 가스를 이용하여 480℃ 내지 550℃의 온도 범위내에서 0.1torr 내지 0.3torr의 낮은 압력으로 1000Å 내지 3000Å의 두께로 증착할 수 있다. 도프트 비정질 실리콘막은 LPCVD 방식으로 Si2H6와 PH3 가스를 이용하여 480℃ 내지 550℃의 온도 범위내에서 0.1torr 내지 0.3torr의 낮은 압력으로 1000Å 내지 3000Å의 두께로 증착할 수 있다.
도 2를 참조하면, 식각 마스크(13)를 이용한 식각공정을 실시하여 제1 폴리 실리콘막(12)의 일부분을 일정 깊이로 식각하여 제거한다. 이로써, 도 2에 도시된 바와같이 제1 폴리 실리콘막(12)의 상부에는 다수의 요(凹)부(12a)가 형성된다. 상기 식각공정을 통해 식각되는 제1 폴리 실리콘막(12)은 500Å 내지 2500Å이 되도록 한다. 여기서, 제1 폴리 실리콘막(12) 상부에 요부(12a)를 형성하는 이유는 후속 공정을 통해 제1 폴리 실리콘막(12) 상에 형성되는 유전체막(도 3의 '14' 참조)과 플로팅 게이트 그리고 컨트롤 게이트 간의 캐패시턴스(도 9 및 도 10의 'FG' 참 조)를 증가시키기 위함이다. 한편, 상기 식각 마스크(13)는 셀 소스 마스크(즉, 소스 영역만 오픈된(opend) 마스크)와 셀 드레인 마스크(즉, 드레인 영역만 오픈된 마스크)를 그대로 사용할 수 있으며, 이에 따라, 별도의 추가 마스크가 필요 없어 그 만큼 공정이 단순화될 수 있다.
도 3을 참조하면, 다수의 요부(12a)가 형성된 제1 폴리 실리콘막(12)의 상부면의 단차를 따라 유전체막(14)을 증착한다. 이때, 유전체막(14)은 산화막/질화막/산화막(SiO2/Si3N4/SiO2)으로 이루어질 수 있다. 그리고, 산화막은 우수한 내압과 TDDB(Time Depedent Dielectric Breakdown) 특성이 우수한 DCS(Dichloro Silane; SiH2Cl2)와 N2O 가스를 소스로 하는 고온 산화막(hot temperature oxide)으로 증착할 수 있다. 이때, 증착 조건은 600℃ 내지 700℃의 온도 분위기에서 반도체 기판(10)을 로딩하여 0.1torr 내지 3torr의 낮은 압력과 810℃ 내지 850℃ 정도의 온도 하에서 스텝 커버리지(step coverage)가 좋은 공정 조건으로 CVD(Chemical Vapor Deposition), PECVD(Plasma Enhanced CVD) 또는 APCVD(Atmospheric Pressure CVD) 방식을 이용하여 증착할 수 있다. 한편, 질화막은 DCS와 NH3 가스를 이용하여 1torr 내지 3torr의 낮은 압력과 650℃ 내지 800℃ 정도의 온도하에서 스텝 커버리지가 우수한 CVD, PECVD 또는 APCVD 방식으로 증착할 수 있다.
도 4를 참조하면, 유전체막(14) 상에 컨트롤 게이트용 폴리 실리콘막(15)(이하, '제2 폴리 실리콘막'이라 함)을 증착한다. 이때, 제2 폴리 실리콘막(15)은 제1 폴리 실리콘막(12)과 동일한 증착조건으로 형성할 수 있다. 그러나, 도시되진 않았 지만, 제2 폴리 실리콘막(15)의 저항을 낮추기 위하여 그 상부에 텅스텐 실리사이드막을 형성하는 경우, 텅스텐 실리사이드막 형성공정시 유전체막(14)에 치환 고용되어 유전체막(14)의 최상부층인 산화막 두께를 증가시킬 수 있는 불산의 확산을 방지하고, 텅스텐(W)과 인(P)의 결합을 통해 형성되는 WPx 층의 생성을 방지하기 위하여 도핑처리된 막과 도핑처리되지 않은 막(doped and undoped)의 2중 구조로 형성할 수 있다. 이 경우 약 510℃ 내지 550℃의 온도와 1.0torr 내지 3.0torr의 압력하에서 CVD, PECVD 또는 APCVD 방식을 이용하여 비정질 실리콘막으로 형성한다. 그리고, 2층 구조로 제2 폴리 실리콘막(15)을 형성할 때, SiH4 또는 SiH6와 PH
3 가스를 이용하여 도프트 막을 형성하고, 이후 PH3 가스를 차단하고 연속적으로 언도프트 막을 형성하는 것이 바람직하다.
도 5를 참조하면, 셀 게이트 마스크(16)즉, 셀 게이트 전극을 정의하기 위한 마스크)(16)를 이용한 식각공정을 실시하여 제2 폴리 실리콘막(15), 유전체막(14), 제1 폴리 실리콘막(13) 및 터널 산화막(11)을 순차적으로 패터닝하여 스택 구조를 갖는 게이트 전극(17)을 형성한다. 이때, 상기 식각공정은 건식식각방식으로 실시할 수 있다.
도 6을 참조하면, 셀 소스 마스크(18)를 이용한 소스 이온주입공정을 실시하여 노출되는 반도체 기판(10)에 소스 영역(19)을 형성한다. 이때, 소스 이온주입공정은 n형 또는 p형 이온을 이용하여 실시된다. 이러한 것은 셀 특성에 따라 달라질 수 있다.
도 7을 참조하면, 셀 드레인 마스크(20)를 이용한 드레인 이온주입공정을 실시하여 노출되는 반도체 기판(10)에 드레인 영역(21)을 형성한다. 이때, 드레인 이온주입공정은 n형 또는 p형 이온을 이용하여 실시된다. 이러한 것은 셀 특성에 따라 달라질 수 있다.
한편, 상기에서는 소스/드레인 영역(19, 21)을 형성하기 위한 소스/드레인 이온주입공정을 분리하여 실시하였으나, 이는 일례로서 소스/드레인 이온주입공정을 하나의 이온주입 마스크를 이용하여 형성할 수도 있다. 그리고, 게이트 전극(17)의 양측벽에 LDD(Lightly Doped Drain) HLD(High temperature Low pressure Dielectric)용 스페이서(미도시)를 형성하는 공정을 추가하여 소스/드레인 영역(19, 21)을 2중 구조로 형성할 수도 있다. 이 경우, 소스/드레인 이온주입공정은 저농도 이온주입공정을 실시하여 저농도 접합영역을 형성하고, 이어서, 스페이서를 게이트 전극(17)의 양측벽에 형성한 후 이 스페이서를 마스크로 이용하여 고농도 접합영역을 형성하는 과정으로 실시될 수 있다.
도 8을 참조하면, 스트립 공정을 통해 포토레지스트 패턴(20)을 제거하여 공정을 마무리 한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 플로팅 게이트용 제1 폴리 실리콘막의 상부에 다수의 요(凹)부를 형성한 후 그 상부에 유전체막과 컨트롤 게이트용 제2 폴리 실리콘막을 순차적으로 형성함으로써 유전체막과 플로팅 게이트 그리고 컨트롤 게이트 간의 접합면적을 증가시켜 컨트롤 게이트와 플로팅 게이트 간의 캐패시턴스를 증가시킬 수 있다. 이로써, 셀 크기의 변경없이 게이트 커플링 비를 극대화하여 프로그램/소거 동작 속도를 향상시키는 한편, 저전압 구동이 가능하다.
또한, 본 발명에 의하면, 플로팅 게이트용 제1 폴리 실리콘막에 요부를 형성하기 위한 식각공정시 사용되는 마스크로 소스 또는 드레인 이온주입공정시 사용되는 셀 소스 마스크 또는 셀 드레인 마스크를 이용함으로써 공정 추가 없이 셀을 구현할 수 있다.
Claims (5)
- 반도체 기판 상에 형성된 터널 산화막;상기 터널 산화막 상에 형성되되, 상부에 다수의 요(凹)부가 형성된 플로팅 게이트;상기 요부를 포함하는 상기 플로팅 게이트의 상부면의 단차를 따라 형성된 유전체막;상기 유전체막 상에 형성된 컨트롤 게이트; 및상기 컨트롤 게이트의 양측으로 노출되는 상기 반도체 기판에 형성된 소스/드레인 영역을 포함하는 플래시 메모리 소자의 게이트 전극.
- (a) 반도체 기판 상에 터널 산화막을 형성하는 단계;(b) 상기 터널 산화막에 플로팅 게이트용 제1 폴리 실리콘막을 형성하는 단계;(c) 상기 제1 폴리 실리콘막의 일부를 식각하여 상부에 다수의 요(凹)부를 형성하는 단계;(d) 상기 제1 폴리 실리콘막을 포함하는 전체 구조 상부면의 단차를 따라 유전체막을 형성하는 단계;(e) 상기 유전체막의 상부에 컨트롤 게이트용 제2 폴리 실리콘막을 형성하는 단계;(f) 상기 컨트롤 게이트용 제2 폴리 실리콘막, 상기 유전체막, 상기 플로팅 게이트용 제1 폴리 실리콘막 및 상기 터널 산화막을 패터닝하여 게이트 전극을 정의하는 단계; 및(g) 상기 게이트 전극의 양측벽으로 노출되는 상기 반도체 기판에 소스 영역 및 드레인 영역을 형성하는 단계를 포함하는 플래시 메모리 소자의 게이트 전극 형성방법.
- 제 2 항에 있어서,상기 (c) 단계에서 상기 요부를 형성하기 위한 식각공정시 상기 (g) 단계에서 상기 소스 영역 또는 상기 드레인 영역을 형성시 사용되는 마스크를 이용하는 플래시 메모리 소자의 게이트 전극 형성방법.
- 제 2 항에 있어서,상기 (b) 단계에서 상기 플로팅 게이트용 제1 폴리 실리콘막은 1000Å 내지 3000Å의 두께로 형성되는 플래시 메모리 소자의 게이트 전극 형성방법.
- 제 2 항에 있어서,상기 (c) 단계에서 상기 요부는 500Å 내지 2500Å의 깊이로 형성되는 플래시 메모리 소자의 게이트 전극 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040049768A KR20060000800A (ko) | 2004-06-29 | 2004-06-29 | 플래시 메모리 소자의 게이트 전극 및 그 형성방법 |
Applications Claiming Priority (1)
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| KR1020040049768A KR20060000800A (ko) | 2004-06-29 | 2004-06-29 | 플래시 메모리 소자의 게이트 전극 및 그 형성방법 |
Publications (1)
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| KR20060000800A true KR20060000800A (ko) | 2006-01-06 |
Family
ID=37104037
Family Applications (1)
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| KR1020040049768A KR20060000800A (ko) | 2004-06-29 | 2004-06-29 | 플래시 메모리 소자의 게이트 전극 및 그 형성방법 |
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| KR (1) | KR20060000800A (ko) |
-
2004
- 2004-06-29 KR KR1020040049768A patent/KR20060000800A/ko not_active Application Discontinuation
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