KR20060000750A - 박막 트랜지스터, 상기 박막 트랜지스터를 구비한 평판디스플레이 장치 및 상기 박막 트랜지스터의 제조방법 - Google Patents
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Abstract
본 발명은 열적 스트레스 또는 기계적 스트레스에 따른 변형 또는 박리 등이 방지된 박막 트랜지스터, 이를 구비한 평판 디스플레이 장치 및 상기 박막 트랜지스터의 제조방법을 위하여, 기판과, 상기 기판의 상부에 구비되고 패터닝된 버퍼층과, 상기 버퍼층의 상부에 구비되고 패터닝된 활성층과, 상기 활성층과 절연되는 게이트 전극, 그리고 상기 게이트 전극과 절연되며 상기 활성층과 각각 접하는 소스 전극 및 드레인 전극을 구비하는 것을 특징으로 하는 박막 트랜지스터를 제공한다.
Description
도 1은 기존의 박막 트랜지스터를 개략적으로 도시하는 단면도.
도 2는 기존의 또 다른 형태의 박막 트랜지스터를 개략적으로 도시하는 단면도.
도 3은 본 발명의 바람직한 일 실시예에 따른 박막 트랜지스터를 개략적으로 도시하는 단면도.
도 4는 본 발명의 바람직한 또 다른 일 실시예에 따른 박막 트랜지스터를 개략적으로 도시하는 단면도.
도 5는 본 발명의 바람직한 또 다른 일 실시예에 따른 박막 트랜지스터를 개략적으로 도시하는 단면도.
도 6은 본 발명의 바람직한 또 다른 일 실시예에 따른 박막 트랜지스터를 개략적으로 도시하는 단면도.
도 7은 본 발명의 바람직한 또 다른 일 실시예에 따른 박막 트랜지스터를 개략적으로 도시하는 단면도.
도 8은 본 발명의 바람직한 또 다른 일 실시예에 따른 박막 트랜지스터를 개 략적으로 도시하는 단면도.
도 9 및 도 10은 본 발명의 바람직한 또 다른 일 실시예에 따른 박막 트랜지스터를 개략적으로 도시하는 단면도들.
도 11은 본 발명의 바람직한 또 다른 일 실시예에 따른 박막 트랜지스터를 개략적으로 도시하는 단면도.
도 12 내지 도 16은 본 발명의 바람직한 일 실시예에 따른 박막 트랜지스터의 제조공정을 개략적으로 도시하는 단면도들.
<도면의 주요부분에 대한 부호의 설명>
1, 2, 100, 200, 300, 400, 500 : 박막 트랜지스터
10, 110, 210, 310, 410, 510 : 기판
420, 520 : 평탄화층
30, 130, 230, 330, 430, 530 : 버퍼층
40, 140, 240, 340, 440, 540 : 실리콘층
50, 150, 250, 350, 450, 550 : 제 1 절연막
60, 160, 260, 360, 460, 560 : 게이트 전극
70, 170, 270, 370, 470, 570 : 제 2 절연막
70a, 170a, 270a, 370a, 470a, 570a : 제 1 컨택홀
70b, 170b, 270b, 370b, 470b, 570b : 제 2 컨택홀
80, 180, 280, 380, 480, 580 : 소스 전극
90, 190, 290, 390, 490, 590 : 드레인 전극
본 발명은 박막 트랜지스터, 상기 박막 트랜지스터를 구비한 평판 디스플레이 장치 및 상기 박막 트랜지스터의 제조방법에 관한 것으로서, 더 상세하게는, 열적 스트레스 또는 기계적 스트레스에 따른 변형 또는 박리 등이 방지된 박막 트랜지스터, 이를 구비한 평판 디스플레이 장치 및 상기 박막 트랜지스터의 제조방법에 관한 것이다.
박막 트랜지스터(TFT : thin film transistor), 상기 박막 트랜지스터를 구비한 액정 디스플레이 장치(LCD : liquid crystal display device) 및 전계발광 디스플레이 장치(ELD : electroluminescence display device) 등은 현재 평판 디스플레이 장치, 디지털 카메라나 비디오 카메라 또는 휴대정보단말기(PDA)나 휴대전화 등의 모바일 기기용 디스플레이 장치로 그 시장을 확대하고 있다.
이러한 디스플레이 장치, 특히 모바일 디스플레이 장치용으로는 얇고, 가볍고 더 나아가 플렉서블(flexible)하면서도 깨지지 않는 특성이 요구된다. 특히 플렉서블 디스플레이 장치를 구현하기 위해 중요한 것으로서, 열적 스트레스 또는 기계적 스트레스 등에 따른 변형 또는 박리 등을 방지하는 것을 들 수 있다.
도 1 및 도 2는 종래의 박막 트랜지스터를 개략적으로 도시한 단면도들이다.
도 1 및 도 2를 참조하면, 기판(10)의 전면에 버퍼층(30) 및 제 1 절연막(50)이 구비되어 있다. 따라서 상기 기판(10)이 휘어지거나 열을 받는 등 기계적 스트레스 또는 열적 스트레스가 상기 기판(10)에 가해지면, 상기 기판 상의 상기 버퍼층(30) 및 상기 제 1 절연막(50)에도 열적 스트레스 또는 기계적 스트레스 등이 가해지게 되고, 그 결과 모양이 변형되거나 박리되는 등의 문제점이 발생하게 된다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 열적 스트레스 또는 기계적 스트레스에 따른 변형 또는 박리 등이 방지된 박막 트랜지스터, 이를 구비한 평판 디스플레이 장치 및 상기 박막 트랜지스터의 제조방법을 제공하는 것을 목적으로 한다.
상기와 같은 목적 및 그 밖의 여러 목적을 달성하기 위하여, 본 발명은, 기판과, 상기 기판의 상부에 구비되고 패터닝된 버퍼층과, 상기 버퍼층의 상부에 구비되고 패터닝된 활성층과, 상기 활성층과 절연되는 게이트 전극, 그리고 상기 게이트 전극과 절연되며 상기 활성층과 각각 접하는 소스 전극 및 드레인 전극을 구비하는 것을 특징으로 하는 박막 트랜지스터를 제공한다.
이러한 본 발명의 다른 특징에 의하면, 상기 패터닝된 활성층과 상기 패터닝된 버퍼층은 1 대 1 대응되는 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 활성층과 상기 게이트 전극을 절연시키는 제 1 절연막을 더 구비하고, 상기 제 1 절연막은 패터닝된 제 1 절연막인 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 패터닝된 제 1 절연막과 상기 패터닝된 버퍼층은 1 대 1 대응되는 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 패터닝된 제 1 절연막과 상기 패터닝된 활성층은 1 대 1 대응되는 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 게이트 전극과, 상기 소스 전극 및 드레인 전극을 절연시키는 제 2 절연막을 더 구비하는 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 기판과 상기 버퍼층 사이에 평탄화막을 더 구비하는 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 평탄화막은 유기물 또는 무기물로 형성되는 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 활성층은 다결정 실리콘층인 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 기판은 플렉서블 기판인 것으로 할 수 있다.
본 발명은 또한 상기와 같은 목적을 달성하기 위하여, 상기와 같은 박막 트랜지스터에 전기적으로 연결된 디스플레이 소자를 구비하는 것을 특징으로 하는 평판 디스플레이 장치를 제공한다.
본 발명은 또한 상기와 같은 목적을 달성하기 위하여, 기판의 상부에 패터닝된 버퍼층과, 상기 버퍼층의 상부에 구비되고 하나 이상의 영역으로 패터닝된 활성 층을 형성하는 단계와, 상기 활성층을 덮도록 상기 기판의 전면에 제 1 절연막을 형성하는 단계와, 상기 제 1 절연막의 상부에 제 1 금속층을 형성하는 단계와, 상기 제 1 금속층을 패터닝하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극들을 덮도록 상기 기판의 전면에 제 2 절연막을 형성하는 단계와, 상기 제 1 절연막과 상기 제 2 절연막에 상기 활성층이 노출되도록 제 1 컨택홀과 제 2 컨택홀을 형성하는 단계와, 상기 제 2 절연막 상에 제 2 금속층을 형성하는 단계, 그리고 상기 제 2 금속층을 패터닝하여 상기 제 1 컨택홀과 상기 제 2 컨택홀을 통해 상기 활성층과 연결되는 소스 전극 및 드레인 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 박막 트랜지스터의 제조방법을 제공한다.
이러한 본 발명의 다른 특징에 의하면, 기판의 상부에, 패터닝된 버퍼층과, 상기 버퍼층의 상부에 구비되고 하나 이상의 영역으로 패터닝된 활성층을 형성하는 단계에 앞서, 상기 기판 상에 평탄화막을 형성하는 단계를 더 구비하는 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 기판의 상부에, 패터닝된 버퍼층과, 상기 버퍼층의 상부에 구비되고 하나 이상의 영역으로 패터닝된 활성층을 형성하는 단계는, 기판의 상부에 버퍼층을 형성하는 단계와, 상기 버퍼층 상에 활성층을 형성하는 단계, 그리고 상기 버퍼층과 상기 활성층을 동일한 패턴으로 패터닝하는 단계를 구비하는 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 버퍼층 상에 활성층을 형성하는 단계는, 상기 버퍼층 상에 비정질 실리콘층을 형성하는 단계인 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 버퍼층과 상기 활성층을 동일한 패턴으로 패터닝하는 단계와, 상기 활성층을 덮도록 상기 기판의 전면에 제 1 절연막을 형성하는 단계 사이에, 상기 비정질 실리콘층을 결정화하는 단계를 더 구비하는 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 활성층을 덮도록 상기 기판의 전면에 제 1 절연막을 형성하는 단계와, 상기 제 1 절연막의 상부에 제 1 금속층을 형성하는 단계 사이에, 상기 제 1 절연막을 패터닝하는 단계를 더 구비하고, 상기 제 1 절연막의 상부에 제 1 금속층을 형성하는 단계는, 상기 제 1 절연막을 덮도록 상기 기판의 전면에 제 1 금속층을 형성하는 단계인 것으로 할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.
도 3은 본 발명의 바람직한 제 1 실시예에 따른 박막 트랜지스터를 개략적으로 도시하는 단면도이다.
도 3을 참조하면, 기판(110)의 상부에 실리콘 옥사이드 또는 실리콘 나이트라이드 등으로 형성되는, 패터닝된 버퍼층(130)이 구비되어 있고, 상기 버퍼층(130)의 상부에는 상기 패터닝된 버퍼층(130)에 1 대 1 대응되는 패터닝된 활성층(140)이 구비되어 있으며, 상기 활성층(140)과 절연되는 MoW 등으로 형성되는 게이트 전극(160)이 구비되어 있다. 그리고 상기 게이트 전극(160)과 절연되며, 상기 활성층(140)과 각각 접하는 소스 전극(180) 및 드레인 전극(190)이 구비되어 있다.
상기와 같은 구조에 있어서 상기 제 1 실시예에 따른 박막 트랜지스터가 도 1에 도시된 바와 같은 종래의 박막 트랜지스터와 다른 점은, 버퍼층이 패터닝된 버퍼층(130)이라는 것이다.
즉, 도 3에 도시된 바와 같이 상기 버퍼층(130)이 상기 활성층(140)처럼 패터닝 되도록 함으로써, 후에 상기 기판(110)이 휘는 등의 기계적 스트레스가 가해졌을 때 상기 버퍼층(130)에 가해지는 기계적 스트레스를 줄임으로써, 박막 트랜지스터의 변형이나 박리현상 등을 방지할 수 있다.
특히 상기 버퍼층(130)과 상기 기판(110) 사이의 접착력이 좋지 않은 경우, 후에 상기 기판(110)이 휘는 등의 기계적 스트레스가 가해졌을 때 상기 버퍼층(130)과 상기 기판(110) 사이에서 박리현상 등이 발생할 수 있는 바, 상술한 바와 같이 상기 버퍼층(130)이 상기 활성층(140)처럼 패터닝 되도록 함으로써, 그러한 현상을 방지할 수 있다.
또한, 상기 활성층(140)으로서 다결정 실리콘층을 사용할 수도 있는 바, 이러한 경우 비정질 실리콘층을 다결정 실리콘층으로 형성하는 공정을 거치게 된다. 이러한 경우, 도 3에 도시된 바와 같이 상기 버퍼층(130)이 상기 활성층(140)처럼 패터닝 되도록 함으로써, 상기 버퍼층(130)을 형성한 이후의 박막 트랜지스터 제조공정에 있어서, 비정질 실리콘층을 다결정 실리콘층으로 형성하는 공정 등에 있어서 발생하는 열 등에 의한 변형이나 박리현상 등을 방지할 수 있다. 즉, 상기 기판(110)이 플렉서블 기판인 경우는 물론이고 플렉서블 기판이 아닌 경우에 있어 서도, 상기 버퍼층(130)과 상기 기판(110)의 열팽창 계수의 차이 등으로 인해 후속 공정에 있어서 열이 인가될 경우 상기 버퍼층(130) 또는 얇은 기판(110)의 변형이나 박리현상 등이 발생할 수 있으나, 도 3에 도시된 바와 같이 상기 버퍼층(130)이 상기 활성층(140)처럼 패터닝 되도록 함으로써, 이를 방지할 수 있다.
한편, 상기 제 1 실시예에 있어서 상기 기판(110)은 플렉서블 기판으로 구비될 수 있으며, 그러한 플렉서블 기판의 예로는 메탈 호일(metal foil) 또는 플라스틱재 기판 등을 들 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 이는 후술할 실시예들에 있어서도 동일하다.
또한, 도 3에 도시된 박막 트랜지스터에서는 상기 활성층(140)이 상기 버퍼층(130)과 동일한 패턴으로 패터닝된 활성층 이나, 본 발명은 이에 한정되지 않는다. 즉, 도 4에 도시된 바와 같이 하나의 영역으로 패터닝된 버퍼층(130) 상에 두 개의 영역으로 패터닝된 활성층(140)이 구비될 수도 있고, 세 개 이상의 영역으로 패터닝된 활성층이 구비될 수도 있는 등, 본 발명에 따른 박막 트랜지스터는 버퍼층(130)이 패터닝되어 있는 박막 트랜지스터라면 어떤 박막 트랜지스터에도 적용될 수 있음은 물론이다. 또한 패터닝된 버퍼층(130)의 단부가 반드시 패터닝된 활성층(140)의 단부와 동일한 단부를 형성할 필요도 없다. 이는 후술할 실시예들에 있어서도 동일하게 적용될 수 있음은 물론이다.
도 5는 본 발명의 바람직한 제 2 실시예에 따른 박막 트랜지스터를 개략적으로 도시하는 단면도이다.
도 5를 참조하면, 기판(210)의 상부에 실리콘 옥사이드 또는 실리콘 나이트 라이드 등으로 형성되는, 패터닝된 버퍼층(230)이 구비되어 있고, 상기 버퍼층(230)의 상부에는 상기 패터닝된 버퍼층(230)에 1 대 1 대응되는 패터닝된 활성층(240)이 구비되어 있으며, 상기 활성층(240)과 절연되는 MoW 등으로 형성되는 게이트 전극(160)이 구비되어 있다. 그리고 상기 게이트 전극(260)과 절연되며, 상기 활성층(240)과 각각 접하는 소스 전극(280) 및 드레인 전극(290)이 구비되어 있다.
상기와 같은 구조에 있어서 상기 제 2 실시예에 따른 박막 트랜지스터가 도 1에 도시된 바와 같은 종래의 박막 트랜지스터와 다른 점은, 상기 버퍼층(230)이 상기 활성층(240)처럼 패터닝된 버퍼층(230)이라는 것이다.
또한, 도 5에 도시된 바와 같은 제 2 실시예에 따른 박막 트랜지스터가 도 3에 도시된 바와 같은 상기 제 1 실시예에 따른 박막 트랜지스터와 다른 점은, 상기 버퍼층(230) 이외에, 상기 활성층(240)과 상기 게이트 전극(260)을 절연시키는 제 1 절연막(250)도 상기 활성층(240)에 1 대 1 대응되는 패턴으로 패터닝된 제 1 절연막(250)이라는 점이다.
즉, 도 5에 도시된 바와 같이 상기 버퍼층(230)이 상기 활성층(240)처럼 패터닝 되도록 함과 동시에, 상기 활성층(240)과 상기 게이트 전극(260)을 절연시키는 패터닝된 제 1 절연막(250)도 상기 패터닝된 활성층(240)에 1 대 1 대응되도록 함으로써, 후에 상기 기판(210)이 휘는 등의 기계적 스트레스가 가해졌을 때 상기 버퍼층(230) 및 상기 제 1 절연막(250)에 가해지는 기계적 스트레스를 줄임으로써, 박막 트랜지스터의 변형이나 박리현상 등을 방지할 수 있다.
또한, 상기 활성층(240)으로서 다결정 실리콘층을 사용할 수도 있는 바, 이러한 경우 비정질 실리콘층을 다결정 실리콘층으로 형성하는 공정을 거치게 된다. 이러한 경우, 도 5에 도시된 바와 같이 상기 버퍼층(230)이 상기 활성층(240)처럼 패터닝 되도록 함으로써, 상기 버퍼층(230)을 형성한 이후의 박막 트랜지스터 제조공정에 있어서, 비정질 실리콘층을 다결정 실리콘층으로 형성하는 공정 등에 있어서 발생하는 열 등에 의한 상기 버퍼층(230) 또는 얇은 기판(210)의 변형이나 박리현상 등을 방지할 수 있다. 즉, 상기 기판(210)이 플렉서블 기판인 경우는 물론이고 플렉서블 기판이 아닌 경우에 있어서도, 상기 버퍼층(230)과 상기 기판(210)의 열팽창 계수의 차이 등으로 인해 후속 공정에 있어서 열이 인가될 경우 변형이나 박리현상 등이 발생할 수 있으나, 도 5에 도시된 바와 같이 상기 버퍼층(230)이 상기 활성층(240)처럼 패터닝 되도록 함으로써, 그와 같은 현상들을 방지할 수 있다.
한편, 상술한 제 1 실시예 또는 제 2 실시예에 따른 박막 트랜지스터에 있어서, 도 3 내지 도 5에 도시된 바와 같이, 상기 게이트 전극(160, 260)과, 상기 소스 전극(180, 280) 및 상기 드레인 전극(190, 290)을 절연시키기 위해 제 2 절연막(170, 270)이 필요에 따라 더 구비될 수 있으며, 이는 후술하는 실시예들에 있어서도 동일하다.
또한, 도 5에 도시된 바와 같은 박막 트랜지스터는 버퍼층(230), 활성층(240) 및 제 1 절연막(250)이 1 대 1 대응이 되도록 패터닝되어 있지만, 본 발명은 이에 한정되지 않는다. 즉, 하나의 영역으로 패터닝된 버퍼층 상에 두 개 이상의 영역으로 패터닝된 활성층이 구비될 수 있고, 그 상부의 제 1 절연막 역시 한 개, 두 개 또는 그 이상의 영역으로 패터닝되어 구비될 수도 있다.
예컨대 도 6을 참조하면, 패터닝된 제 1 절연막(250)과 패터닝된 버퍼층(230)은 1 대 1 대응되도록 할 수 있으며, 활성층(240)은 이와 달리 패터닝되어 있을 수 있다. 즉, 하나의 영역으로 패터닝된 버퍼층(230) 상에 두 개의 영역으로 패터닝된 활성층(240)이 구비되고, 그 상부로는 하나의 영역으로 패터닝된 제 1 절연막(250)이 구비될 수 있다. 또한 도 7을 참조하면, 패터닝된 제 1 절연막(250)과 패터닝된 활성층(240)은 1 대 1 대응되도록 될 수도 있으며, 버퍼층(230)은 이와 달리 패터닝되어 있을 수도 있다. 즉 하나의 영역으로 패터닝된 버퍼층(230) 상에 두 개의 영역으로 패터닝된 활성층(240)이 구비되고, 그 상부로 상기 활성층(240)의 패터닝에 대응되는 패턴으로 패터닝된 제 1 절연막(250)이 구비될 수 있다. 상기와 같은 경우 이외에도, 본 발명은 버퍼층이 패터닝되어 있고 제 1 절연막도 패터닝되어 있는 박막 트랜지스터라면 어떤 박막 트랜지스터에도 적용될 수 있다. 이는 후술할 실시예들에 있어서도 동일하게 적용됨은 물론이다.
도 8은 본 발명의 바람직한 제 3 실시예에 따른 박막 트랜지스터를 개략적으로 도시하는 단면도이다.
도 8을 참조하면, 기판(310)의 상부에 실리콘 옥사이드 또는 실리콘 나이트라이드 등으로 형성되는, 패터닝된 버퍼층(330)이 구비되어 있고, 상기 버퍼층(330)의 상부에는 상기 패터닝된 버퍼층(330)에 1 대 1 대응되는 패턴으로 패터닝된 활성층(340)이 구비되어 있으며, 상기 활성층(340)과 절연되는 MoW 등으로 형성되는 게이트 전극(360)이 구비되어 있다. 그리고 상기 게이트 전극(360)과 절연되며, 상기 활성층(340)과 각각 접하는 소스 전극(380) 및 드레인 전극(390)이 구비되어 있다.
상기와 같은 구조에 있어서 상기 제 3 실시예에 따른 박막 트랜지스터가 도 2에 도시된 바와 같은 종래의 박막 트랜지스터와 다른 점은, 상기 버퍼층(330)이 상기 활성층(340)처럼 패터닝된 버퍼층(330)이라는 것이다.
즉, 도 8에 도시된 바와 같이 상기 버퍼층(330)이 상기 활성층(340)처럼 패터닝 되도록 함으로써, 후에 상기 기판(310)이 휘는 등의 기계적 스트레스가 가해졌을 때 상기 버퍼층(330)에 가해지는 기계적 스트레스를 줄임으로써, 박막 트랜지스터의 변형이나 박리현상 등을 방지할 수 있다.
특히 상기 버퍼층(330)과 상기 기판(310) 사이의 접착력이 좋지 않기 때문에, 후에 상기 기판(310)이 휘는 등의 기계적 스트레스가 가해졌을 때 상기 버퍼층(330)과 상기 기판(310) 사이에서 박리현상 등이 발생할 수 있는 바, 상술한 바와 같이 상기 버퍼층(330)이 상기 활성층(340)처럼 패터닝 되도록 함으로써, 그러한 현상을 방지할 수 있다.
또한, 상기 활성층(340)으로서 다결정 실리콘층을 사용할 수도 있는 바, 이러한 경우 비정질 실리콘층을 다결정 실리콘층으로 형성하는 공정을 거치게 된다. 이러한 경우, 도 8에 도시된 바와 같이 상기 버퍼층(330)이 상기 활성층(340)처럼 패터닝 되도록 함으로써, 상기 버퍼층(330)을 형성한 이후의 박막 트랜지스터 제조공정에 있어서, 비정질 실리콘층을 다결정 실리콘층으로 형성하는 공정 등에 있어서 발생하는 열 등에 의한 상기 버퍼층(330) 또는 얇은 기판(310)의 변형이나 박리 현상 등을 방지할 수 있다. 즉, 상기 기판(310)이 플렉서블 기판인 경우는 물론이고 플렉서블 기판이 아닌 경우에 있어서도, 상기 버퍼층(330)과 상기 기판(310)의 열팽창 계수의 차이 등으로 인해 후속 공정에 있어서 열이 인가될 경우 상기 버퍼층(330) 또는 얇은 기판(310)의 변형이나 박리현상 등이 발생할 수 있으나, 도 8에 도시된 바와 같이 상기 버퍼층(330)이 상기 활성층(340)처럼 패터닝 되도록 함으로써, 이를 방지할 수 있다.
상기 실시예들에 있어서 박막 트랜지스터의 구조는 게이트 전극이 소스 전극 및 드레인 전극의 하부에 구비되는 것으로 표현되었으나, 본 발명은 이에 그치지 않고 코플래나형(coplanar type), 인버티드 코플래나형(inverted coplanar type), 스태거드형(staggered type), 인버티드 스태커드형(inverted staggered type) 등을 불문하고 적용될 수 있음은 물론이다.
도 9 및 도 10은 본 발명의 바람직한 제 4 실시예에 따른 박막 트랜지스터를 개략적으로 도시하는 단면도들이다.
먼저 도 9를 참조하면, 기판(410) 상에 평탄화막(420)이 구비되어 있다. 전술한 바와 같이, 전술한 실시예들에 있어서 상기 기판(110, 210, 310)은 플렉서블 기판으로 구비될 수 있으며, 그러한 플렉서블 기판의 예로는 메탈 호일(metal foil) 또는 플라스틱재 기판 등을 들 수 있다.
플렉서블 기판으로서 메탈 호일로 형성된 기판을 사용할 경우, 가장 큰 문제점은 메탈 호일 표면의 러프니스(roughness)가 크다는 것이다. 따라서 그와 같은 기판 상에 박막 트랜지스터를 형성하기에 앞서, 상기 메탈 호일로 형성된 기판 상 에 유기물 도는 무기물로 형성되는 평탄화막을 구비함으로써 상기 문제점을 해결할 수 있다.
도 10을 참조하면, 기판(410)의 상부에 실리콘 나이트라이드 또는 실리콘 옥사이드 등의 무기물, SOG(Spin On Glass : Si-O network polymers in organic solvents) 또는 BCB(Benzocyclobutenes) 등의 유기물 등으로 형성되는 평탄화막(420)이 구비되어 있고, 상기 평탄화막(420)의 상부에 실리콘 옥사이드 또는 실리콘 나이트라이드 등으로 형성되는, 패터닝된 버퍼층(430)이 구비되어 있다. 상기 버퍼층(430)의 상부에는 상기 패터닝된 버퍼층(430)에 1 대 1 대응되는 패터닝된 활성층(440)이 구비되어 있으며, 상기 활성층(440)과 절연되는 MoW 등으로 형성되는 게이트 전극(460)이 구비되어 있다. 그리고 상기 게이트 전극(460)과 절연되며, 상기 활성층(440)과 각각 접하는 소스 전극(480) 및 드레인 전극(490)이 구비되어 있다. 상기와 같은 구조에 있어서 상기 버퍼층(430)은 상기 활성층(440)처럼 패터닝 되어 있다.
즉, 도 10에 도시된 바와 같이 상기 버퍼층(430)이 상기 활성층(440)처럼 패터닝 되도록 함으로써, 후에 상기 기판(410)이 휘는 등의 기계적 스트레스가 가해졌을 때 상기 버퍼층(430)에 가해지는 기계적 스트레스를 줄임으로써, 박막 트랜지스터의 변형이나 박리현상 등을 방지할 수 있다. 특히 상기 버퍼층(430)과 상기 평탄화막(420) 사이의 접착력이 좋지 않기 때문에, 후에 상기 기판(410)이 휘는 등의 기계적 스트레스가 가해졌을 때 상기 버퍼층(430)과 상기 평탄화막(420) 사이에서 박리현상 등이 발생할 수 있는 바, 상술한 바와 같이 상기 버퍼층(430)이 상기 활 성층(440)처럼 패터닝 되도록 함으로써, 그러한 현상을 방지할 수 있다.
또한, 전술한 바와 같이, 상기 활성층(440)으로서 다결정 실리콘층을 사용할 수도 있는 바, 이러한 경우 비정질 실리콘층을 다결정 실리콘층으로 형성하는 공정을 거치게 된다. 이러한 경우, 도 10에 도시된 바와 같이 상기 버퍼층(430)이 상기 활성층(440)처럼 패터닝 되도록 함으로써, 상기 버퍼층(430)을 형성한 이후의 박막 트랜지스터 제조공정에 있어서, 비정질 실리콘층을 다결정 실리콘층으로 형성하는 공정 등에 있어서 발생하는 상기 버퍼층(430) 또는 상기 기판(410)의 열 등에 의한 변형이나 박리현상 등을 방지할 수 있다.
도 11은 본 발명의 바람직한 제 5 실시예에 따른 박막 트랜지스터를 개략적으로 도시하는 단면도이다.
도 11을 참조하면, 기판(510)의 상부에 평탄화막(520)이 구비되어 있고, 상기 평탄화막(520)의 상부에 실리콘 옥사이드 또는 실리콘 나이트라이드 등으로 형성되는, 패터닝된 버퍼층(530)이 구비되어 있다. 그리고 상기 버퍼층(530)의 상부에는 상기 패터닝된 버퍼층(530)에 1 대 1 대응되는 패터닝된 활성층(540)이 구비되어 있으며, 상기 활성층(540)과 절연되는 MoW 등으로 형성되는 게이트 전극(560)이 구비되어 있다. 상기 활성층(540)과 상기 게이트 전극(560) 사이에는 상기 활성층(540)과 상기 게이트 전극(560)을 절연시키는 제 1 절연막(550)이 구비되어 있으며, 상기 제 1 절연막(550)은 상기 활성층(540)에 1 대 1 대응되는 패턴으로 패터닝되어 구비되어 있다. 그리고 상기 게이트 전극(560)과 절연되며, 상기 활성층(540)과 각각 접하는 소스 전극(580) 및 드레인 전극(590)이 구비되어 있다. 상기와 같은 구조에 있어서 상기 버퍼층(530) 및 상기 제 1 절연막(550)은 상기 활성층(540)처럼 패터닝 되어 있다.
전술한 바와 같이, 상기 버퍼층(530)과 상기 평탄화막(520) 사이의 접착력이 좋지 않기 때문에, 후에 상기 기판(510)이 휘는 등의 기계적 스트레스가 가해졌을 때 상기 버퍼층(530)과 상기 평탄화막(520) 사이에서 박리현상 등이 발생할 수 있는 바, 상술한 바와 같이 상기 버퍼층(530)이 상기 활성층(540)처럼 패터닝 되도록 함으로써, 그러한 현상을 방지할 수 있다. 또한 상술한 바와 같이 상기 제 1 절연막(550)도 상기 활성층(540)에 대응되는 패턴으로 패터닝 되도록 함으로써, 후에 상기 기판(510)이 휘는 등의 기계적 스트레스가 가해졌을 때 상기 버퍼층(530) 및 상기 제 1 절연막(550)에 가해지는 기계적 스트레스를 줄여, 박막 트랜지스터의 변형이나 박리현상 등을 방지할 수 있다.
한편, 상기와 같은 박막 트랜지스터에 전기적으로 연결된 디스플레이 소자를 구비한 평판 디스플레이 장치의 경우, 상기와 같은 박막 트랜지스터를 구비함으로써, 플렉서블 디스플레이 장치를 구현할 수 있다. 즉, 상기와 같이 패터닝된 버퍼층 또는 패터닝된 제 1 절연막을 구비함으로써, 기판이 휨에 따른 스트레스를 완화하여 보다 신뢰성 있고 수명이 긴 디스플레이 장치를 구현할 수 있다. 특히 이러한 디스플레이 장치로서, 전술한 바와 같이 액정 디스플레이 장치나 전계발광 디스플레이 장치를 들 수 있다.
상기 액정 디스플레이 장치나 전계발광 디스플레이 장치 등의 평판 디스플레이 장치에는 각 화소의 동작을 제어하는 스위칭 소자 및 각 화소의 구동 소자, 그 리고 그 외의 각종 드라이버로 박막 트랜지스터가 사용되는 바, 상기와 같은 구조의 박막 트랜지스터를 그와 같은 평판 디스플레이 장치의 각 화소의 동작을 제어하는 스위칭 소자 및 구동 소자, 그리고 그 외의 각종 드라이버의 박막 트랜지스터로서 구비할 수 있다. 구동 박막 트랜지스터로 사용될 경우, 소스 전극 및 드레인 전극 중 어느 한 전극에 평판 표시장치의 제 1 전극이 연결될 수 있다.
본 발명에 따른 박막 트랜지스터는 특히 전계발광 표시장치에 유용하게 사용될 수 있는 바, 그와 같은 구조의 평판 표시장치를 설명하자면 다음과 같다.
전계발광 표시장치는 발광층에서의 발광 색상에 따라 다양한 화소 패턴을 구비하는데, 예컨대 적색, 녹색 및 청색의 화소를 구비한다. 상기 적색, 녹색 및 청색으로 형성되는 각 부화소는 자발광 소자인 전계발광 소자 및 상기 전계발광 소자에 연결되는 적어도 하나 이상의 박막 트랜지스터들을 구비하게 되는데, 상기 박막 트랜지스터들은 전술한 실시예들에 따른 박막 트랜지스터가 될 수 있다. 물론 이 외에도 커패시터 등이 구비될 수도 있다.
상기 전계발광 소자는 전류구동 방식의 발광 소자로서, 상기 소자를 구성하는 양 전극간의 전류 흐름에 따라 적색, 녹색 또는 청색의 빛을 발광하여 소정의 화상을 구현한다. 상기 전계발광 소자의 구성을 간략히 설명하자면, 상기 전계발광 소자는 전술한 박막 트랜지스터를 구성하는 박막 트랜지스터의 소스 전극 및 드레인 전극 중 어느 한 전극에 연결된 화소 전극과, 전체 화소들을 덮도록 또는 각 화소에 대응되도록 구비된 대향 전극 및 이들 화소 전극과 대향 전극의 사이에 배치되는 적어도 발광층을 포함하는 중간층으로 구성된다. 본 발명은 반드시 상기와 같 은 구조로 한정되는 것은 아니며, 다양한 전계발광 표시장치의 구조가 그대로 적용될 수 있음은 물론이다.
상기 화소 전극은 애노드 전극의 기능을 하고, 상기 대향 전극은 캐소드 전극의 기능을 하는 데, 물론, 이들 화소 전극과 대향 전극의 극성은 반대로 되어도 무방하다.
상기 화소 전극은 투명 전극 또는 반사형 전극으로 구비될 수 있는 데, 투명전극으로 사용될 때에는 ITO, IZO, ZnO 또는 In2O3로 구비될 수 있다. 반사형 전극으로 사용될 때에는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 또는 이들의 화합물 등으로 반사막을 형성한 후, 그 위에 ITO, IZO, ZnO 또는 In2O3로 구비될 수 있다.
상기 대향 전극도 투명 전극 또는 반사형 전극으로 구비될 수 있는데, 투명전극으로 사용될 때에는 Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 또는 이들의 화합물이 상기 중간층을 향하도록 증착한 후, 그 위에 ITO, IZO, ZnO 또는 In2O3 등의 투명 전극 형성용 물질로 보조 전극층이나 버스 전극 라인이 구비되도록 할 수 있다. 그리고 반사형 전극으로 사용될 때에는 상기 Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 또는 이들의 화합물을 전면 증착하여 형성한다. 그러나, 반드시 이에 한정되는 것은 아니며, 화소 전극 및 대향 전극으로 전도성 폴러머 등 유기물을 사용할 수도 있다.
한편, 상기 중간층이 무기막으로 형성되었는가 유기막으로 형성되었는가에 따라 무기 전계발광 소자와 유기 전계발광 소자로 나뉜다. 후자의 경우, 유기막으 로 구비된 중간층으로는 저분자 유기막 또는 고분자 유기막으로 구비될 수 있다.
저분자 유기막을 사용할 경우, 상기 중간층은 홀 주입층(HIL: hole injection layer), 홀 수송층(HTL: hole transport layer), 발광층(EML: emission layer), 전자 수송층(ETL: electron transport layer) 및 전자 주입층(EIL: electron injection layer) 등이 단일 혹은 복합의 구조로 적층되어 형성될 수 있으며, 사용 가능한 유기 재료도 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양하게 적용 가능하다. 이러한 저분자 유기막은 진공 중에서 유기물을 가열하여 증착하는 방식으로 형성될 수 있다. 물론 상기 중간층의 구조는 반드시 위에 한정되는 것은 아니고, 필요에 따라 다양한 층으로서 구성할 수 있다.
고분자 유기막을 사용할 경우에는 상기 중간층은 대개 홀 수송층(HTL) 및 발광층(EML)으로 구비될 수 있다. 상기 고분자 홀 수송층은 폴리에틸렌 디히드록시티오펜(PEDOT : poly-(2,4)-ethylene-dihydroxy thiophene)이나, 폴리아닐린(PANI : polyaniline) 등을 사용하여 잉크젯 프린팅이나 스핀 코팅의 방법에 의해 형성될 수 있다. 상기 고분자 유기 발광층은 PPV, Soluble PPV's, Cyano-PPV, 폴리플루오렌(Polyfluorene) 등으로 구비될 수 있으며, 잉크젯 프린팅이나 스핀 코팅 또는 레이저를 이용한 열전사방식 등의 통상의 방법으로 컬러 패턴을 형성할 수 있다. 물론 이러한 고분자 유기층의 경우에도 상기 중간층의 구조는 반드시 위에 한정되는 것은 아니고, 필요에 따라 다양한 층으로서 구성할 수 있다.
무기 전계발광 소자의 경우에는 상기 중간층은 무기막으로 구비되며, 이는 발광층 및 상기 발광층과 전극 사이에 개재된 절연층으로 구비될 수 있다. 물론 상기 중간층의 구조는 반드시 위에 한정되는 것은 아니고, 필요에 따라 다양한 층으로서 구성할 수 있다.
상기 발광층은 ZnS, SrS, CaS 등과 같은 금속황화물 또는 CaGa2S4, SrGa2
S4 등과 같은 알카리 토류 칼륨 황화물, 및 Mn, Ce, Tb, Eu, Tm, Er, Pr, Pb 등을 포함하는 천이 금속 또는 알카리 희토류 금속들과 같은 발광중심원자들로 구비될 수 있다.
상술한 바와 같은 구조로 이루어진 전계발광 표시장치는, 상기 전계발광 소자의 화소 전극에 전술한 것과 같이 버퍼층 또는 제 1 절연막이 패터닝된 박막 트랜지스터가 적어도 하나 이상 연결되어 상기 화소 전극에 유입되는 전류의 흐름을 제어함으로써 각 화소의 발광여부를 제어하게 된다.
한편 전술한 바와 같이 액정 표시 패널에도 상기 유기 박막 트랜지스터가 구비될 수 있는 바, 상기 액정 표시 패널의 구조를 간략히 설명하자면 다음과 같다.
서로 대향된 제 1 기판과 제 2 기판 사이에 액정층을 배향하는 배양층들이 구비되고, 상기 배양층과 상기 제 1 기판 사이에는 제 1 전극이, 상기 배양층과 제 2 기판 사이에는 제 2 전극이 구비되며, 상기 제 2 기판과 상기 제 2 전극 사이에는 칼라 필터층이 구비된다.
상기 제 1 기판의 상기 제 2 기판 방향의 면 반대측 면에는 제 1 편광층이, 상기 제 2 기판의 상기 제 1 기판 방향의 면 반대측 면에는 제 2 편광층이 구비되고, 상기 제 2 편광층의 상면에는 보호필름이 구비된다.
상기와 같은 구조의 액정 패널에 있어서 상기 제 1 전극이 전술한 바와 같은 버퍼층 또는 제 1 절연막이 패터닝된 박막 트랜지스터에 연결됨으로써, 상기 박막 트랜지스터에 의해 제어된 외부신호에 의해 상기 제 1 전극과 제 2 전극 사이에 전위차가 형성되고, 상기 전위차에 의해 상기 액정층의 배열이 결정되며, 상기 액정층의 배열에 따라서 상기 액정 패널의 제 1 기판 하부에 구비되는 백라이트 유니트(BLU : back light unit)에서 공급되는 가시광선이 차폐 또는 통과되고, 통과된 광이 상기 칼라 필터층을 통과하면서 색을 띠게 되어 화상을 구현하게 된다.
물론 전술한 본 발명에 따른 박막 트랜지스터는 상기 전계발광 디스플레이 장치나 액정 디스플레이 장치 이외의 다양한 평판 표시장치에도 구비될 수 있음은 물론이며, 평판 표시장치 외의 전자 종이(electronic sheet), 스마트 카드(smart card), 상품 태그 또는 RFID 용 플라스틱 칩(smart tag, RFID) 등 박막 트랜지스터를 구비하는 모든 장치에 구비될 수 있음은 물론이다.
도 12 내지 도 16은 도 3에 도시된 본 발명의 바람직한 제 1 실시예에 따른 박막 트랜지스터의 제조공정을 개략적으로 도시하는 단면도들이다.
먼저 기판의 상부에, 패터닝된 버퍼층과, 상기 버퍼층의 상부에 구비되고 하나 이상의 영역으로 패터닝된 활성층을 형성하는 단계를 거치게 된다. 특히 패터닝된 버퍼층과 패터닝된 활성층이 1 대 1로 대응되는 경우에는, 상기 단계는 다음과 같은 단계들이 될 수 있다.
먼저 도 12를 참조하면, 기판(110) 상에 버퍼층(130)을 형성하고, 상기 버퍼층(130) 상에 활성층(140)을 형성한 후, 상기 버퍼층(130)과 상기 활성층(140)을 동일한 패턴으로 패터닝한다. 그 후, 도 13에 도시된 바와 같이 상기 활성층(140)을 덮도록 상기 기판(110)의 전면에 제 1 절연막(150)을 형성하고, 상기 제 1 절연막(150)의 상부에 제 1 금속층(162)을 형성한다. 그리고 도 14에 도시된 바와 같이 상기 제 1 금속층(162)을 패터닝하여, 게이트 전극(160)을 형성한다. 상기와 같은 공정을 거친 후, 도 15에 도시된 바와 같이, 상기 게이트 전극(160)들을 덮도록 상기 기판(110)의 전면에 제 2 절연막(170)을 형성하고, 상기 제 1 절연막(150)과 상기 제 2 절연막(170)에 상기 활성층(140)이 노출되도록 제 1 컨택홀(170a)과 제 2 컨택홀(170b)을 형성한다. 그리고 상기 제 2 절연막(170) 상에 제 2 금속층을 형성하고 이를 패터닝하여, 상기 제 1 컨택홀(170a)과 상기 제 2 컨택홀(170b)을 통해 상기 활성층(140)과 연결되는 소스 전극(180) 및 드레인 전극(190)을 형성하여, 도 16에 도시된 바와 같은 박막 트랜지스터를 얻을 수 있다.
상기와 같은 공정에 있어서, 전술한 바와 같이 상기 기판(110)과 상기 버퍼층(130) 사이에 상기 기판(110)의 평활성을 유지하도록 평탄화막을 형성하기 위해, 상기 기판의 상부에 버퍼층(130)을 형성하는 단계에 앞서, 상기 기판(110) 상에 실리콘 나이트라이드 또는 실리콘 옥사이드 등의 무기물, SOG(Spin On Glass : Si-O network polymers in organic solvents) 또는 BCB(Benzocyclobutenes) 등의 유기물로 평탄화막을 형성하는 단계를 더 구비하도록 할 수도 있다.
이때, 상기 버퍼층(130) 상에 활성층(140)을 형성하는 단계는, 상기 버퍼층(130) 상에 비정질 실리콘층을 형성하는 단계인 것으로 할 수 있다.
한편, 다결정 실리콘 박막 트랜지스터는 전자 이동도가 비정질 실리콘의 100배 이상이나 되므로, 다결정 실리콘층을 반도체층으로 사용한 박막 트랜지스터는, 전류 구동 능력이 높고, 각 화소에 형성되는 박막 트랜지스터의 크기를 줄일 수 있으며, 이에 따라 화소 크기를 줄이는 것, 즉 고정세화가 가능하므로 패널을 소형화할 수 있어 모바일 기기용 디스플레이에 최적이다. 또한, 다결정 실리콘층을 반도체층으로 사용할 경우, N채널과 P채널의 각 트랜지스터의 ON 전류비가 팩터 2 정도로 균형을 이루고 있고, CMOS 회로를 구성할 수 있다. 그러므로 패널 외주 부분에 박막 트랜지스터로 CMOS 회로를 집적할 수 있고, 패널 외부에서 입력된 화상 신호를 그곳에서 일단 받아 각 화소에 연결된 데이터 배선 및 게이트 배선의 구동 신호로 변환하므로, 각 배선마다 외부 IC에서 신호를 공급할 필요가 있는 비정질 실리콘층을 반도체층으로 사용한 박막 트랜지스터와 비교해 패널의 입력 핀 수를 격감할 수 있다. 이는 신뢰성이나 내충격성 향상에 유효하다는 장점이 있다.
따라서 상기와 같은 장점을 가지는 다결정 실리콘층을 반도체층으로 사용하는 것이 좋을 수 있는 바, 이 경우 상기 비정질 실리콘을 결정화하여 다결정 실리콘층이 형성되도록 할 수 있다. 따라서 이 경우에는 상기 버퍼층(130)과 상기 실리콘층(140)을 동일한 패턴으로 패터닝하는 단계와, 상기 실리콘층(140)을 덮도록 상기 기판(110)의 전면에 제 1 절연막(150)을 형성하는 단계 사이에, 상기 비정질 실리콘층을 결정화하는 단계를 더 구비하도록 할 수도 있다.
한편, 상기 비정질 실리콘층을 결정화하는 단계는, SPC(solid phase crystalization), ELC(eximer laser crystalization) 등의 방법을 이용하는 바, 상기와 같은 공정은 상대적으로 고온 공정이다. 이에 따라 상기 기판(110)과 상기 버퍼층(130)의 열팽창 계수의 차이로 인해 상기 공정에 있어서 열이 인가될 경우 상기 버퍼층(130) 또는 얇은 기판(110)의 변형이나 박리현상 등이 발생할 수 있다. 따라서 상술한 바와 같이 상기와 같은 공정에 앞서, 상기 버퍼층(130)과 상기 실리콘층(140)을 패터닝함으로써, 즉 상기 버퍼층(130)도 상기 실리콘층(140)처럼 패터닝 되도록 함으로써, 그와 같은 현상이 발생하는 것을 방지할 수 있다.
한편, 도 5에 도시된 본 발명의 바람직한 제 2 실시예에 따른 박막 트랜지스터를 제조하기 위해서는, 전술한 바와 같은 제조공정에 있어서, 상기 활성층(140)을 덮도록 상기 기판(110)의 전면에 제 1 절연막(150)을 형성하는 단계와, 상기 제 1 절연막(150)의 상부에 제 1 금속층(162)을 형성하는 단계 사이에, 상기 제 1 절연막(150)을 패터닝하는 단계를 더 구비하고, 상기 제 1 절연막(150)의 상부에 제 1 금속층(162)을 형성하는 단계는, 상기 제 1 절연막(150)을 덮도록 상기 기판(110)의 전면에 제 1 금속층(162)을 형성하는 단계인 것으로 함으로써 제조할 수 있다. 특히 상기 제 1 절연막(150)을 패터닝하는 단계는 상기 패터닝된 제 1 절연막(150)과 상기 패터닝된 실리콘층(140)이 1 대 1 대응되도록 패터닝하는 단계가 될 수도 있다.
상기한 바와 같이 이루어진 본 발명의 박막 트랜지스터, 상기 박막 트랜지스 터를 구비한 평판 디스플레이 장치 및 상기 박막 트랜지스터의 제조방법에 따르면, 다음과 같은 효과를 얻을 수 있다.
첫째, 버퍼층을 패터닝함으로써, 후에 기판이 휘는 등의 기계적 스트레스가 가해졌을 때 상기 버퍼층에 가해지는 기계적 스트레스를 줄이고, 이를 통해 박막 트랜지스터의 변형이나 박리현상 등을 방지할 수 있다.
둘째, 버퍼층을 패터닝함으로써, 상기 버퍼층과 기판 사이의 접착력이 좋지 않은 경우, 후에 상기 기판이 휘는 등의 기계적 스트레스가 가해졌을 때 상기 버퍼층과 상기 기판 사이에서 박리현상 등이 발생하는 것을 방지할 수 있다.
셋째, 버퍼층을 패터닝함으로써, 후속 공정에서 열이 인가되는 경우, 상기 버퍼층과 상기 기판의 열팽창 계수 차이로 인해 발생하는 열 등에 의한 상기 버퍼층 또는 얇은 기판의 변형이나 박리현상 등을 방지할 수 있다.
넷째, 실리콘층 상부에 구비되는 절연막을 패터닝함으로써, 후에 기판이 휘는 등의 기계적 스트레스가 가해졌을 때 상기 절연막에 가해지는 기계적 스트레스를 줄이고, 이를 통해 박막 트랜지스터의 변형이나 박리현상 등을 방지할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
Claims (17)
- 기판;상기 기판의 상부에 구비되고, 패터닝된 버퍼층;상기 버퍼층의 상부에 구비되고, 패터닝된 활성층;상기 활성층과 절연되는 게이트 전극; 및상기 게이트 전극과 절연되며, 상기 활성층과 각각 접하는 소스 전극 및 드레인 전극;을 구비하는 것을 특징으로 하는 박막 트랜지스터.
- 제 1항에 있어서,상기 패터닝된 활성층과 상기 패터닝된 버퍼층은 1 대 1 대응되는 것을 특징으로 하는 박막 트랜지스터.
- 제 1항에 있어서,상기 활성층과 상기 게이트 전극을 절연시키는 제 1 절연막을 더 구비하고,상기 제 1 절연막은 패터닝된 제 1 절연막인 것을 특징으로 하는 박막 트랜지스터.
- 제 3항에 있어서,상기 패터닝된 제 1 절연막과 상기 패터닝된 버퍼층은 1 대 1 대응되는 것을 특징으로 하는 박막 트랜지스터.
- 제 3항에 있어서,상기 패터닝된 제 1 절연막과 상기 패터닝된 활성층은 1 대 1 대응되는 것을 특징으로 하는 박막 트랜지스터.
- 제 1항에 있어서,상기 게이트 전극과, 상기 소스 전극 및 드레인 전극을 절연시키는 제 2 절연막을 더 구비하는 것을 특징으로 하는 박막 트랜지스터.
- 제 1항에 있어서,상기 기판과 상기 버퍼층 사이에 평탄화막을 더 구비하는 것을 특징으로 하는 박막 트랜지스터.
- 제 7항에 있어서,상기 평탄화막은 유기물 또는 무기물로 형성되는 것을 특징으로 하는 박막 트랜지스터.
- 제 1항에 있어서,상기 활성층은 다결정 실리콘층인 것을 특징으로 하는 박막 트랜지스터.
- 제 1항 내지 제 9항 중 어느 한 항에 있어서,상기 기판은 플렉서블 기판인 것을 특징으로 하는 박막 트랜지스터.
- 제 1항 내지 제 9항 중 어느 한 항의 박막 트랜지스터에 전기적으로 연결된 디스플레이 소자를 구비하는 것을 특징으로 하는 평판 디스플레이 장치.
- 기판의 상부에, 패터닝된 버퍼층과, 상기 버퍼층의 상부에 구비되고 하나 이상의 영역으로 패터닝된 활성층을 형성하는 단계;상기 활성층을 덮도록 상기 기판의 전면에 제 1 절연막을 형성하는 단계;상기 제 1 절연막의 상부에 제 1 금속층을 형성하는 단계;상기 제 1 금속층을 패터닝하여, 게이트 전극을 형성하는 단계;상기 게이트 전극들을 덮도록 상기 기판의 전면에 제 2 절연막을 형성하는 단계;상기 제 1 절연막과 상기 제 2 절연막에 상기 활성층이 노출되도록 제 1 컨택홀과 제 2 컨택홀을 형성하는 단계;상기 제 2 절연막 상에 제 2 금속층을 형성하는 단계; 및상기 제 2 금속층을 패터닝하여, 상기 제 1 컨택홀과 상기 제 2 컨택홀을 통해 상기 활성층과 연결되는 소스 전극 및 드레인 전극을 형성하는 단계;를 구비하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 12항에 있어서,기판의 상부에, 패터닝된 버퍼층과, 상기 버퍼층의 상부에 구비되고 하나 이상의 영역으로 패터닝된 활성층을 형성하는 단계에 앞서, 상기 기판 상에 평탄화막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 12항에 있어서,기판의 상부에, 패터닝된 버퍼층과, 상기 버퍼층의 상부에 구비되고 하나 이상의 영역으로 패터닝된 활성층을 형성하는 단계는,기판의 상부에 버퍼층을 형성하는 단계;상기 버퍼층 상에 활성층을 형성하는 단계; 및상기 버퍼층과 상기 활성층을 동일한 패턴으로 패터닝하는 단계;를 구비하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 14항에 있어서,상기 버퍼층 상에 활성층을 형성하는 단계는, 상기 버퍼층 상에 비정질 실리콘층을 형성하는 단계인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 15항에 있어서,상기 버퍼층과 상기 활성층을 동일한 패턴으로 패터닝하는 단계와, 상기 활성층을 덮도록 상기 기판의 전면에 제 1 절연막을 형성하는 단계 사이에, 상기 비 정질 실리콘층을 결정화하는 단계를 더 구비하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 12항에 있어서,상기 활성층을 덮도록 상기 기판의 전면에 제 1 절연막을 형성하는 단계와, 상기 제 1 절연막의 상부에 제 1 금속층을 형성하는 단계 사이에,상기 제 1 절연막을 패터닝하는 단계를 더 구비하고,상기 제 1 절연막의 상부에 제 1 금속층을 형성하는 단계는,상기 제 1 절연막을 덮도록 상기 기판의 전면에 제 1 금속층을 형성하는 단계인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
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