KR100978387B1 - 박막 트랜지스터 패널 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 신축이 가능한 박막 트랜지스터 패널 및 그 제조 방법에 관한 것이다. 본 발명의 일 실시예에 따른 박막 트랜지스터 패널은 기판, 상기 기판 상에 형성된 버퍼층, 상기 버퍼층 상에 게이트 전극, 게이트 절연막, 활성층, 소스 전극 및 드레인 전극을 적층하여 형성된 복수의 박막 트랜지스터, 인접한 박막 트랜지스터를 연결하는 브리지(bridge), 및 상기 복수의 박막 트랜지스터와 상기 브리지 상에 형성된 보호막을 포함한다. 이 때, 상기 활성층은 산화물 반도체로 형성되고, 상기 브리지에는 주름 패턴이 형성된다.
Description
본 발명은 박막 트랜지스터 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 신축이 가능한 박막 트랜지스터 패널 및 그 제조 방법에 관한 것이다.
플렉서블 디스플레이(flexible display)는 구부리거나 종이처럼 둘둘 말아 휴대할 수 있는 디스플레이로서, 최근 차세대 디스플레이로 평가되어 이에 대한 관심이 증대되고 있다. 플레서블 디스플레이는 경량으로 휴대가 간편하고, 임의의 형태로 패널 구현이 가능하여, 착용식 디스플레이(wearable display) 등으로 응용이 가능하다.
이러한 플렉서블 디스플레이를 구현하기 위하여 기판 소재는 유연성을 지닌 소재로 제한된다. 즉, 기판으로 평판 디스플레이에 사용되는 유리 대신 플라스틱 소재 등을 사용하게 된다.
또한, 플렉서블 디스플레이를 구현하기 위한 전자 소자는 투명하게 형성되어야 한다. 일반적으로, 디스플레이 분야에 주로 사용되는 투명 전자 소자는 투명한 소재를 기반으로 반도체, 전도체 및 절연체로 구성되어 제조된다. 이 때, 반도체의 소재로는 높은 광투과율을 지닌 산화물 반도체가 사용된다.
하지만, 산화물 반도체는 취성이 매우 강한 소재로서, 플렉서블 디스플레이를 구현하기 위하여 산화물 반도체를 이용하는 때에는 디스플레이를 신축하거나 구부리는 경우에 파손 등에 취약하게 되는 문제점이 있다.
본 발명은 상술한 배경기술의 문제점을 해결하기 위한 것으로서, 유연성을 갖고 신축이 가능한 박막 트랜지스터 패널을 제공하는 데 그 목적이 있다.
또한, 신축이 가능한 박막 트랜지스터 패널의 제조 방법을 제공하는 데 그 목적이 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터 패널은 기판, 상기 기판 상에 형성된 버퍼층, 상기 버퍼층 상에 형성되고, 산화물 반도체를 포함하는 복수의 박막 트랜지스터, 인접한 박막 트랜지스터를 연결하는 브리지(bridge), 및 상기 복수의 박막 트랜지스터와 상기 브리지 상에 형성된 보호막을 포함한다. 이 때, 상기 브리지에는 주름 패턴이 형성된다.
상기 기판은 고무 또는 폴리머로 형성될 수 있다.
상기 복수의 박막 트랜지스터는 격자 형태로 배열될 수 있고, 이 때 상기 브리지는 하나의 박막 트랜지스터 주위의 4개의 박막 트랜지스터를 연결하도록 형성될 수 있다.
인접하는 한 쌍의 박막 트랜지스터는 2개의 상기 브리지로 연결될 수 있다.
상기 복수의 박막 트랜지스터는 정사각형 또는 원형으로 형성될 수 있다.
상기 브리지의 상기 주름 패턴의 파장은 상기 브리지의 길이의 1/3 이하로 형성될 수 있다.
상기 산화물 반도체층은 아연 산화물 또는 인듐-갈륨 아연 산화물로 형성될 수 있고, 상기 브리지는 상기 버퍼층과 일체로 형성될 수 있다.
본 발명의 다른 실시예에 따른 박막 트랜지스터 패널은 기판, 상기 기판 상에 형성된 버퍼층, 상기 버퍼층 상에 형성되고, 산화물 반도체를 포함하는 복수의 박막 트랜지스터, 인접한 박막 트랜지스터를 연결하는 브리지(bridge), 및 상기 복수의 박막 트랜지스터와 상기 브리지 상에 형성된 보호막을 포함한다. 이 때, 상기 복수의 박막 트랜지스터는 제1 방향을 따라 일렬로 배열되고, 상기 제1 방향과 수직한 제2 방향을 따라 교호적으로 배열된다.
상기 기판은 고무 또는 폴리머로 형성될 수 있다.
상기 브리지는 상기 제2 방향을 따라 인접하는 상기 복수의 박막 트랜지스터를 연결할 수 있다.
상기 브리지는 상기 제1 방향을 따라 인접하는 상기 복수의 박막 트랜지스터를 연결할 수 있고, 상기 브리지에는 주름 패턴이 형성될 수 있다.
상기 복수의 박막 트랜지스터는 상기 제1 방향을 따라 길게 형성되는 직사각형 또는 상기 제1 방향을 따라 길게 형성되는 타원형으로 형성될 수 있다.
상기 박막트랜지스터는 상기 제1 방향을 따라 길게 형성되는 직사각형으로 형성될 때, 상기 제1 방향을 따라 형성되는 박막 트랜지스터의 한 변의 길이(L), 상기 제1 방향과 직교하는 제2 방향을 따라 형성되는 박막 트랜지스터의 길이(H) 및 상기 제2 방향을 따라 인접하는 박막 트랜지스터 사이의 거리(D)는, 2≤L/H≤50, 0.2≤D/H≤5를 만족할 수 있다.
상기 산화물 반도체층은 아연 산화물 또는 인듐-갈륨 아연 산화물로 형성될 수 있고, 상기 브리지는 상기 버퍼층과 일체로 형성될 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터 패널의 제조 방법은 고무 또는 폴리머로 형성된 기판 상에 희생층을 적층하고, 희생층 상에 버퍼층을 형성하고, 상기 버퍼층 상에 게이트 전극, 게이트 절연막, 산화물 반도체층, 소스 전극 및 드레인 전극을 순차적으로 적층한 후 패터닝하여 복수의 박막 트랜지스터를 형성하는 단계를 포함한다. 이후, 인접한 복수의 박막 트랜지스터를 연결하는 브리지를 형성하고, 상기 박막 트랜지스터 상에 보호막을 형성하고, 상기 희생층을 제거하고, 연신시킨 기판 상에 상기 브리지로 연결된 상기 복수의 박막 트랜지스터를 전사하고, 상기 기판을 수축시켜 상기 브리지에 주름을 형성하는 단계를 포함한다.
상기 브리지는 상기 버퍼층을 연장하여 형성할 수 있다.
상기 산화물 반도체층은 아연 산화물 또는 인듐-갈륨 아연 산화물로 형성할 수 있고, 상기 희생층은 게르마늄 또는 산화 게르마늄으로 형성할 수 있다.
본 실시예에 따른 박막 트랜지스터 패널의 제조 방법은 상기 복수의 박막 트랜지스터를 형성한 후, 400℃ 이상의 고온에서의 열처리 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 신축이 가능한 박막 트랜지스터 패널을 구현할 수 있다.
이로 인하여, 박막 트랜지스터에 인가되는 응력을 최소화할 수 있고, 취성이 강한 산화물 소재의 균열을 최소화할 수 있다.
도 1a는 본 발명의 제1 실시예에 따른 박막 트랜지스터 패널의 평면도이고, 도 1b는 이에 인장력을 인가한 때의 도 1a의 "A" 부분을 확대한 부분 확대도이다.
도 2는 본 발명의 제1 실시예에 따른 박막 트랜지스터의 측면 단면도이다.
도 3a 내지 도 3d는 본 발명의 제1 실시예에 따른 박막 트랜지스터의 제조 방법을 순차적으로 도시한 도면이다.
도 4는 본 발명의 제1 실시예에 따른 박막 트랜지스터 패널의 사진이다.
도 5a는 본 발명의 제1 실시예에 따른 박막 트랜지스터 패널을 상부에서 바라본 사진이다.
도 5b는 본 발명의 제1 실시예에 따른 박막 트랜지스터 패널에 인장력을 인가하고 이를 제거하는 과정을 순차적으로 나타낸 사진이다.
도 6a는 본 발명의 제1 실시예에 따른 박막 트랜지스터 패널을 순차적으로 인장한 경우 브리지의 진폭을 나타내는 그래프이고, 도 6b는 제1 실시예에 따른 박막 트랜지스터의 전기적 특성을 나타내는 그래프이다.
도 7a는 본 발명의 제2 실시예에 따른 박막 트랜지스터 패널의 평면도이고, 도 7b는 이에 인장력을 인가한 때의 도 7a의 "B" 부분을 확대한 부분 확대도이다.
도 2는 본 발명의 제1 실시예에 따른 박막 트랜지스터의 측면 단면도이다.
도 3a 내지 도 3d는 본 발명의 제1 실시예에 따른 박막 트랜지스터의 제조 방법을 순차적으로 도시한 도면이다.
도 4는 본 발명의 제1 실시예에 따른 박막 트랜지스터 패널의 사진이다.
도 5a는 본 발명의 제1 실시예에 따른 박막 트랜지스터 패널을 상부에서 바라본 사진이다.
도 5b는 본 발명의 제1 실시예에 따른 박막 트랜지스터 패널에 인장력을 인가하고 이를 제거하는 과정을 순차적으로 나타낸 사진이다.
도 6a는 본 발명의 제1 실시예에 따른 박막 트랜지스터 패널을 순차적으로 인장한 경우 브리지의 진폭을 나타내는 그래프이고, 도 6b는 제1 실시예에 따른 박막 트랜지스터의 전기적 특성을 나타내는 그래프이다.
도 7a는 본 발명의 제2 실시예에 따른 박막 트랜지스터 패널의 평면도이고, 도 7b는 이에 인장력을 인가한 때의 도 7a의 "B" 부분을 확대한 부분 확대도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들에 대하여 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 상세하게 설명한다. 한편, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
도 1a는 본 발명의 제1 실시예에 따른 박막 트랜지스터 패널(100)의 개략적인 평면도이고, 도 1b는 박막 트랜지스터 패널(100)에 인장력을 인가한 경우 도 1a의 A 부분을 확대하여 나타낸 도면이다.
도 1a를 참조하면, 본 실시예에 따른 박막 트랜지스터 패널(100)은 복수의 박막 트랜지스터(110)가 기판(160) 상에 배열되고, 인접하는 박막 트랜지스터(110)는 브리지(bridge)(170)를 통해 연결된다.
본 실시예에서 박막 트랜지스터(110)는 광투과율이 높은 전극과 산화물 반도체를 적층하여 투명 소자로 형성되고, 기판(160) 상에서 도면 상의 상하 좌우 방향을 따라 일정한 간격을 두고 배열되어 격자를 형성한다. 본 실시예에서 박막 트랜지스터(110)는 정사각형으로 형성되나, 이는 예시적인 것으로서, 원형으로 형성되거나 정사각형을 중심을 기준으로 90˚만큼 회전시킨 형상으로 형성되는 등 다양한 형상으로 형성될 수 있다.
본 실시예에서 기판(160)은 신축이 용이하도록 고무로 형성되고, 브리지(170)에는 주름 패턴이 형성된다. 한편, 기판(160)은 고무 이외에도 신축성이 강한 PET(poly ethylene terephtalate), PI(poly imide) 등의 폴리머로 형성될 수 있고, 이외에도 유연한 특성을 갖는 다른 소재로 형성될 수도 있다.
도 1b를 참조하면, 기판(160)에 인장력이 인가되는 경우 고무로 형성된 기판(160)이 늘어나게 되고, 이에 따라 브리지(170)의 주름이 펴지게 된다. 플렉서블 디스플레이를 구현하기 위하여 박막 트랜지스터를 광투과율이 높은 산화물 반도체를 이용하여 형성하는 경우, 박막 트랜지스터에 응력(stress)이 작용하게 되면 산화물 반도체의 높은 취성으로 인하여 박막 트랜지스터가 쉽게 손상될 수 있다. 하지만, 본 실시예에서와 같이 박막 트랜지스터(110)를 연결하는 브리지(170)에 주름 패턴을 형성함으로써, 기판(160)을 인장할 때 발생하는 응력을 브리지(170)가 흡수할 수 있게 되고, 따라서 기판(160)에 인장력이 인가되더라도 박막 트랜지스터(110)는 이에 영향을 받지 않아 정상적으로 동작할 수 있게 된다.
한편, 본 실시예에서는 기판(160)을 기준으로 상하 좌우 방향에 균일한 인장력이 인가되는 경우를 상정하여 박막 트랜지스터(110)의 네 변을 따라 균일하게 주름 패턴의 브리지(170)를 형성하고 있다. 하지만, 본 발명이 이에 한정되는 것은 아니고, 브리지의 형성 위치 및 개수는 박막 트랜지스터 패널(100)의 용도 및 사용 환경 등에 따라 다양하게 변경할 수 있을 것이다. 예를 들어, 박막 트랜지스터 패널에 일 방향을 따라서만 인장력이 인가되는 경우에는 인장력이 인가되는 방향을 따라서 박막 트랜지스터의 마주보는 두 변에만 형성할 수 있다. 또한, 어느 일 방향으로 인가되는 인장력의 크기와 다른 방향으로 인가되는 인장력의 크기가 서로 다른 경우에는, 네 변을 따라 형성되는 브리지의 개수를 달리할 수 있다.
이와 같이, 본 실시예에 따른 박막 트랜지스터 패널(100)은 복수의 박막 트랜지스터(110)를 고무로 형성된 기판(160) 상에 배열하고, 이들을 주름 패턴이 형성된 브리지(170)로 연결함으로써, 기판(160)에 인장력이 가해지더라도 이에 의한 응력을 브리지(170)가 흡수하여 박막 트랜지스터(110)에 전달되지 않게 된다. 이에 따라, 플렉서블 디스플레이에 적용하기 위해 박막 트랜지스터(110)를 광투과율이 높은 산화물 반도체를 이용하여 형성하는 경우에도, 박막 트랜지스터(110)의 손상없이 구동할 수 있게 된다.
한편, 브리지에 형성된 주름 패턴의 파장(λ)은 아래와 같은 수식으로 표현된다. 브리지의 주름 패턴의 파장은 브리지가 연장되는 방향으로 하나의 주름이 형성되는 길이를 의미한다.
여기서 ht는 브리지의 두께, 즉 박막 트랜지스터 패널 평면에 수직한 방향으로 갖는 길이이고, Ef및 νf는 각각 브리지의 Young 탄성계수 및 포와송비이며, Es및 νs는 기판의 Young 탄성계수와 포와송비이다. 본 실시예에서, 브리지의 길이는 브리지의 파장 보다 3배이상 크게 형성되고, 브리지의 파장은 브리지의 소재와 기판의 소재가 결정된 경우에 브리지의 두께를 조절하여 제어하게 된다. 즉, 하나의 브리지에 3개 이상의 주름 패턴이 형성되고, 박막 트랜지스터의 배치에 따라 브리지의 길이가 결정되면, 브리지의 길이의 1/3 이하가 되도록 브리지에 형성되는 파장을 결정해야 한다.
브리지의 길이가 길 수록 더 신축성을 부여할 수 있으나, 브리지의 길이가 길어지면 단위 박막 트랜지스터의 물리적인 크기가 커지므로, 단위 면적당 형성할 수 있는 박막 트랜지스터의 밀도가 줄어들어, 고해상도 및 고성능 전자소자를 구현하는 데에 제한이 있다. 이에 따라 브리지의 길이는 요구되는 신축성의 정도 및 박막 트랜지스터의 크기 등을 고려하여 결정한다.
도 2는 본 발명의 제1 실시예에 따른 박막 트랜지스터의 개략 단면도이고, 도 3a 내지 도 3d는 본 발명의 제 1 실시예에 따른 박막 트랜지스터 패널을 제조하는 공정을 순차적으로 나타내는 도면으로서, 이하에서는 이들을 참조하여 본 실시예에 따른 박막 트랜지스터 패널의 제조 방법을 설명한다.
도 2를 참조하면, 박막 트랜지스터(10)는 절연 기판(25) 상의 버퍼층(20) 상에 형성된다. 박막 트랜지스터(10)는 순차적으로 적층된 게이트 전극(11), 게이트 절연막(12) 및 활성층(13)을 포함하고, 소스 전극(14)과 드레인 전극(15)을 더 포함한다. 본 실시예에서는 활성층(13)은 광투과율이 높은 산화물 반도체로 형성되고, 게이트 전극(11), 소스 전극(12) 및 드레인 전극(13)은 광투과율이 높은 투명 전극으로 형성된다. 일례로, 활성층(13)은 아연 산화물(zinc oxide) 또는 인듐-갈륨 아연 산화물(indium gallium zinc oxide, IGZO)로 형성될 수 있고, 게이트 전극(11) 등은 인듐-주석 산화물(Indium Tin Oxide, ITO)로 형성될 수 있다. 이러한 구성에 의하여 본 실시예에서의 박막 트랜지스터(10)는 투명 전자소자로서 이용할 수 있게 된다.
도 3a를 참조하면, 실리콘 기판(40) 상에 희생층(30)을 증착하고, 그 위에 희생층(30)으로부터 박막 트랜지스터(10)를 보호하기 위하여 버퍼층(20)을 증착하며, 버퍼층(20) 상에는 박막 트랜지스터(10)를 형성한다. 박막 트랜지스터(10)를 형성한 후에는 활성층(13)을 형성하는 산화물 반도체의 전기적 특성을 향상시키기 위하여 고온에서의 열처리 공정을 수행할 수 있다. 이러한 열처리 공정을 수행함으로써 산화물 소재의 그레인(grain) 사이즈를 넓힐 수 있고, 이로부터 안정성을 확보하여 박막 트랜지스터(10)의 전하 이동도를 향상시킬 수 있게 된다.
한편, 버퍼층(20)은 고온에서의 열처리 공정 시 희생층(30)의 확산을 막고 박막 트랜지스터(10) 균열을 억제하기 위해, 충분한 두께, 예를 들면 400nm 이상의 두께로 형성하여 산화물 반도체를 보호한다. 박막 트랜지스터(10)는 도 2를 통해 설명한 것과 동일한 구조를 지니고, 후술할 에칭(etching) 과정에서 희생층이 용이하게 제거될 수 있도록 건식 식각 방법을 이용하여 패드 형태로 패터닝한다. 이 때, 박막 트랜지스터(10) 각각은 정사각형, 원형 등의 다양한 형상으로 형성될 수 있고, 각각의 박막 트랜지스터(10) 사이의 간격은 박막 트랜지스터(10) 상호 간섭 및 추후에 형성하는 브리지의 길이 등을 고려하여 적정한 간격으로 유지한다. 본 실시예에서는, 고해상도를 구현하기 위한 박막 트랜지스터(10)의 밀도 및 패널의 신축성을 고려하여 박막 트랜지스터(10) 사이의 간격을 250㎛ 이상으로 유지한다.
박막 트랜지스터(10)의 형성이 마무리되면, 박막 트랜지스터(10)끼리 분리되는 것을 방지하고, 후술할 주름 패턴을 형성하기 위하여, 인접하는 박막 트랜지스터(10) 사이에 브리지(70)를 추가로 형성한다. 브리지(10)는, 전술한 바와 같이, 박막 트랜지스터 패널의 사용 목적 및 환경 등에 따라 다양한 위치와 개수로 형성될 수 있다. 이후, 박막 트랜지스터(10) 및 브리지(70)의 균열을 방지하기 위하여 보호막(16)을 형성한다. 이 때, 보호막(16)은 폴리머(polymer)로 형성할 수 있고, 보호막(16)의 두께는 외부 응력을 고려하여 설정할 수 있으며, 구체적으로는 응력값이 "0"이 되는 지점인 중립면(neutral plan)의 위치에 따라 조절하게 된다. 이러한 보호막(16) 역시 후술한 에칭 공정이 용이하게 이루어질 수 있도록 박막 트랜지스터(10) 및 브리지(70)의 형상을 따라 형성한다.
이후, 도 3b를 참조하면, 상기 구조물을 에천트(etchant)에 담가 희생층(30)을 제거하고, 스탬프(50)를 이용하여 박막 트랜지스터(10)를 실런트 기판(40)으로부터 분리한다. 이와 같은 공정에서 산화물 반도체로 형성된 활성층(13)의 손상을 최소화하기 위하여, 희생층(30)은 상대적으로 선택적 식각률이 높은 게르마늄(germanium) 또는 산화 게르마늄(germanium oxide)을 사용할 수 있다. 또한, 에천트로는 물을 사용할 수 있고, 에칭 속도를 높이기 위하여 90℃ 이상의 고온의 물을 사용할 수 있다. 한편, 스탬프(50)는 탄성을 지닌 고무 재질로 형성할 수 있다.
도 3c 및 도 3d를 참조하면, 실리콘 기판(40)과 분리된 박막 트랜지스터(10) 등은 스탬프(50)를 이용하여 고무 기판(60) 상에 전사시켜 박막 트랜지스터 패널을 제조하게 된다. 신축성 있는 패널을 구현하기 위하여 고무 기판(60)을 사용하고, 브리지(70)에 주름 패턴(P)을 형성하기 위하여 인장한 상태의 고무 기판(60) 상에 박막 트랜지스터(10) 등을 전사시키게 된다. 즉, 도 3d에 도시된 바와 같이, 박막 트랜지스터(10) 등을 전사시킨 후 인장된 상태의 고무 기판(60)을 다시 수축시키게 되면, 박막 트랜지스터(10) 사이에 형성된 브리지(70)에 주름 패턴(P)이 형성되게 된다.
한편, 본 실시예에서 박막 트랜지스터(10) 등을 전사시키기 전에 고무 기판(60)을 인장하는 정도를 조절함으로써, 박막 트랜지스터(10)의 손상없이 구동가능한 인장력의 범위를 설정할 수 있게 된다. 또한, 전술한 바와 같이, 브리지의 두께 등을 조절하여 브리지의 파장을 조절할 수 있는데, 본 실시예에서는 브리지의 파장이 브리지의 길이의 1/3 이하가 되도록 형성한다.
이와 같은 박막 트랜지스터 제조 방법에 의하면, 취성이 강한 산화물 반도체를 이용하여 박막 트랜지스터를 형성하는 경우에도 브리지의 주름 패턴이 응력을 흡수하여 산화물 반도체의 손상을 억제할 수 있게 된다. 따라서, 인장력에 강인한 투명 박막 트랜지스터 패널의 제조가 가능하게 된다.
도 4는 본 발명의 제1 실시예에 따른 박막 트랜지스터 패널의 사진이고, 도 5a 및 도 5b는 본 발명의 제1 실시예에 따른 박막 트랜지스터 패널에 인장력을 인가하기 이전과 인장력을 인가하고 이를 제거하는 과정을 순차적으로 나타낸 부분 확대 사진이다.
도 5a를 참조하면, 본 실시예에 따른 박막 트랜지스터는 정사각형으로 형성되고, 박막 트랜지스터의 네 변을 따라 두 개씩의 주름 패턴이 형성된 브리지가 형성된다. 도 5b를 참조하면, 박막 트랜지스터 패널의 상하 좌우 방향으로 인장력을 인가한 경우, 브리지가 점진적으로 늘어나면서 주름 패턴이 사라지는 것을 확인할 수 있다. 본 실시예에서는 박막 트랜지스터 패널의 기판을 5% 인장한 경우 브리지가 완전히 늘어나 주름 패턴이 사라지게 되고, 인장력을 서서히 감소시킨 경우 브리지의 주름 패턴이 원래대로 돌아오게 된다. 이와 같은 브리지의 주름 패턴으로 박막 트랜지스터 패널에 인가되는 인장력에 의해 발생하는 응력을 흡수할 수 있게 되고, 이에 따라 박막 트랜지스터는 응력의 영향 없이 안정적으로 구동될 수 있게 된다. 한편, 본 실시예에서는 박막 트랜지스터 패널을 약 5% 인장한 경우 브리지가 완전히 펴지게 되어 주름 패턴이 사라지게 되지만, 박막 트랜지스터 패널의 제조 과정에서 브리지의 길이, 개수 및 고무 기판을 인장시킨 정도를 조절함으로써 인가되는 인장력의 허용 범위를 더 크게 할 수도 있을 것이다.
도 6a는 본 발명의 제1 실시예에 따른 박막 트랜지스터 패널을 순차적으로 인장한 경우 브리지의 진폭을 나타내는 그래프이고, 도 6b는 본 발명의 제1 실시예에 따른 박막 트랜지스터의 전기적 특성을 나타내는 그래프이다.
도 6a에서 진폭(amplitude)은 브리지의 주름 형상을 나타내는 것으로, 이를 참조하면, 본 실시예에서 박막 트랜지스터 패널에 인장력을 인가하기 전에는 브리지의 중앙 부분에 진폭이 큰 주름 패턴이 형성되어 있는 것을 알 수 있고, 이에 인장력을 순차적으로 인가할수록 주름 패턴이 점차 작아지며, 박막 트랜지스터 패널의 기판을 5% 인장한 경우 진폭이 0에 수렴하여 주름 패턴이 완전히 사라지는 것을 볼 수 있다.
도 6b에서 각각의 그래프는 박막 트랜지스터 패널을 인장하기 이전과 이를 순차적으로 인장한 때의 전송 커브(transfer curve) 그래프를 나타낸다. 이 때, 드레인 전압(VDS)은 5V를 인가였고, 게이트 전압(VGS)은 -20V에서 25V까지 인가하였다. 이를 참조하면, 박막 트랜지스터를 기판 상에 전사하기 전에는 on-off ratio가 약 106을 나타내며, 이를 전사하고 박막 트랜지스터 패널을 인장하기 전에는 약 105을 나타내어 약간 감소함을 알 수 있다. 하지만, 이는 박막 트랜지스터 패널을 인장하면서 on-off ratio가 점차 증가하는 것을 확인할 수 있고, 5% 정도 인장한 경우에는 전사하기 전과 비슷한 on-off ratio를 보이는 것을 확인할 수 있다.
한편, 본 실시예에 따른 박막 트랜지스터 패널에서, 기판에 전사하기 전 박막 트랜지스터의 전계 효과 이동도(field-effect mobility)는 전사한 후와 박막 트랜지스터 패널을 인장한 경우 크게 변화하지 않고 유사하게 된다.
이상과 같이, 본 발명의 제1 실시예에 따른 박막 트랜지스터 패널은 주름 패턴이 형성된 브리지를 포함함으로써 산화물 반도체를 포함하는 박막 트랜지스터가 일정한 범위의 외부 인장력에 영향을 받지 않고 안정적으로 구동될 수 있게 된다. 또한, 기판을 유연한 특성을 갖는 고무 재질로 형성함으로써 박막 트랜지스터 패널을 형성하는 과정에 있어서 브리지의 주름 패턴을 용이하게 형성할 수 있게 된다.
도 7a는 본 발명의 제2 실시예에 따른 박막 트랜지스터 패널의 평면도이고, 도 7b는 이에 인장력을 인가한 때의 B부분의 확대도로서, 이들을 참조하여 본 발명의 제2 실시예에 따른 박막 트랜지스터 패널에 대하여 설명한다. 제2 실시예에 있어서, 제1 실시예와 동일한 구성에 대하여는 이를 간략히 설명하거나 설명을 생략하기로 한다.
도 7a를 참조하면, 본 실시예에 따른 박막 트랜지스터 패널(200)은 복수의 박막 트랜지스터(210)가 기판(260) 상에 배열되고, 인접하는 박막 트랜지스터(210)는 브리지(270)를 통해 연결된다. 본 실시예에서의 박막 트랜지스터(210)는 제1 실시예에서의 박막 트랜지스터(110)와 동일한 구조를 갖고, 기판(260) 역시 신축성이 강한 고무, 폴리머 등으로 형성될 수 있다.
다만, 본 실시예의 박막 트랜지스터 패널(200)은 박막 트랜지스터(210) 및 브리지(270)의 형상 및 배열에 있어서 제1 실시예와 차이를 보인다. 본 실시예에서 박막 트랜지스터(210)는 제1 방향(상하 방향)을 따라 일렬로 배열되고, 제2 방향(좌우 방향)을 따라 교호적으로 배열되어, 지그재그 형태로 배열된다. 또한, 브리지(270)는 제2 방향을 따라 인접하는 박막 트랜지스터를 연결하도록 형성된다. 또한, 박막 트랜지스터(210)는 제1 실시예에서와 달리 제1 방향을 따라 길게 형성되는 직사각형으로 형성된다. 하지만 박막 트랜지스터(210)의 형상 및 브리지의 배치는 예시적인 것으로서, 박막 트랜지스터가 제1 방향으로 길게 형성되는 타원형으로 형성될 수도 있고, 제1 방향을 따라 인접하는 박막 트랜지스터 사이를 연결하는 브리지가 추가로 형성될 수도 있다. 또한, 본 실시예에서는 브리지에 주름 패턴이 형성되지 않지만, 제1 실시예에서와 같이 주름 패턴을 형성할 수도 있다.
본 실시예에 따른 박막 트랜지스터 패널의 제조 방법은 제1 실시예에서와 동일한 과정으로 형성한다. 다만, 박막 트랜지스터(210)의 패턴 형성에 있어서 박막 트랜지스터(210)의 형상, 배열 및 브리지(270)의 형성 위치 등을 달리한다. 또한, 주름 패턴이 형성되지 않기 때문에, 박막 트랜지스터(210)를 전사시키는 과정에서 기판(260)을 인장시키는 공정이 불필요하게 된다.
본 실시예에 따른 박막 트랜지스터 패널(200)에서는 브리지(270)가 주름 패턴을 포함하지 않는 대신에 박막 트랜지스터(210)을 제2 방향을 따라 교호적으로 배치하고, 제2 방향을 따라 각각의 박막 트랜지스터(210)의 상부 및 하부에 브리지(270)를 형성한다. 이러한 구성으로 인하여, 박막 트랜지스터 패널(200)에 제1 방향으로 인장력이 인가되는 경우, 도 7a의 S 부분이 도 7b의 S' 부분과 같이 변형을 일으키게 되고, 이에 따라 인장 변형을 기판(260)의 전단 변형으로 흡수하는 방식으로 박막 트랜지스터(210)에 미치는 영향을 최소화할 수 있다.
이하에서는 박막 트랜지스터 패널(200)의 변형률을 수학적으로 표현하여 구체적으로 설명한다.
박막 트랜지스터 패널(200)에 인장력을 인가했을 때의 변형률(ε)은, 박막 트랜지스터(210)의 변형률(εTFT)과 기판(260)의 전단변형률(εsub) 사이의 혼합 법칙(rule of mixture)으로 다음 수학식1과 같이 표현할 수 있다.
여기에서, L은 박막 트랜지스터(210)의 제1 방향을 따라 형성되는 한 변의 길이이고, H는 제2 방향을 따라 형성되는 한 변의 길이이며, D는 제2 방향을 따라 인접하는 박막 트랜지스터(210) 사이의 거리를 의미한다. 상기 수학식1에서, 힘 평형 방정식을 이용하여 아래 수학식2와 같이 전체 변형률(ε)을 박막 트랜지스터(210)의 변형률(εTFT)의 함수로 표현할 수 있다.
한편, 박막 트랜지스터의 탄성 계수(ETFT)와 기판(260)의 전단 탄성계수(Gsub)의 비율을 통하여 박막 트랜지스터 패널(200)이 견딜 수 있는 변형률(ε)을 증폭할 수 있다. 예를 들어, 박막 트랜지스터(210)의 파단 변형률이 0.5%라고 하고, D/H = 1, L/H = 2, ETFT/Gsub = 400 이면, 전체 박막 트랜지스터 패널(200)의 파단 변형률을 100%로 증폭된다.
이러한 관계식을 통하여 원하는 박막 트랜지스터 패널의 파단 변형률을 얻을 수 있도록, L, D, H 등을 설정할 수 있다. 본 실시예에서는, L/H은 약 2에서 50 정도의 범위로 설정하며, D/H는 약 0.2 에서 5 사이의 범위에서 설정한다.
이상과 같이, 본 발명의 제2 실시예에 따르면 박막 트랜지스터 패널(200)에 인가되는 인장력에 의한 인장 변형을 기판(260)의 전단 변형으로 변환하여, 박막 트랜지스터(210)에 응력이 인가되지 않게 된다. 따라서, 박막 트랜지스터(210)가 제1 방향으로 인가되는 인장력에 관계없이 정상적으로 구동할 수 있게 된다.
이상과 같이 본 발명을 바람직한 실시예들을 통하여 설명하였지만, 본 발명이 이들 실시예들에 한정되지는 않는다. 본 발명의 범위는 다음에 기재하는 특허청구범위의 기재에 의하여 결정되는 것으로, 특허청구범위의 개념과 범위를 벗어나지 않는 한 다양한 수정 및 변형이 가능하다는 것을 본 발명이 속하는 기술 분야에 종사하는 자들은 쉽게 이해할 것이다.
100, 200: 박막 트랜지스터 패널
10, 110, 210: 박막 트랜지스터
11: 게이트 전극 12: 게이트 절연막
13: 활성층 14: 소스 전극
15: 드레인 전극 16: 보호막
20: 버퍼층 30: 희생층
40: 실리콘 기판 50: 스탬프
60, 160, 260: 기판 70, 170, 270: 브리지
10, 110, 210: 박막 트랜지스터
11: 게이트 전극 12: 게이트 절연막
13: 활성층 14: 소스 전극
15: 드레인 전극 16: 보호막
20: 버퍼층 30: 희생층
40: 실리콘 기판 50: 스탬프
60, 160, 260: 기판 70, 170, 270: 브리지
Claims (22)
- 기판;
상기 기판 상에 형성된 버퍼층;
상기 버퍼층 상에 형성되고, 산화물 반도체층을 포함하는 복수의 박막 트랜지스터;
인접한 박막 트랜지스터를 연결하는 브리지(bridge); 및
상기 복수의 박막 트랜지스터와 상기 브리지 상에 형성된 보호막;
을 포함하고,
상기 브리지에는 주름 패턴이 형성된, 박막 트랜지스터 패널. - 제1항에 있어서,
상기 기판은 고무 또는 폴리머로 형성된, 박막 트랜지스터 패널. - 제1항에 있어서,
상기 복수의 박막 트랜지스터는 격자 형태로 배열된, 박막 트랜지스터 패널. - 제3항에 있어서,
상기 브리지는 하나의 박막 트랜지스터 주위의 4개의 박막 트랜지스터를 연결하는, 박막 트랜지스터 패널. - 제1항에 있어서,
인접하는 한 쌍의 박막 트랜지스터는 2개의 상기 브리지로 연결되는, 박막 트랜지스터 패널. - 제1항에 있어서,
상기 복수의 박막 트랜지스터는 정사각형 또는 원형으로 형성된, 박막 트랜지스터 패널. - 제1항에 있어서,
상기 브리지의 상기 주름 패턴의 파장은 상기 브리지의 길이의 1/3 이하로 형성된, 박막 트랜지스터 패널. - 제1항에 있어서,
상기 산화물 반도체층은 아연 산화물(zinc oxide) 또는 인듐-갈륨 아연 산화물(indium gallium zinc oxide)로 형성된, 박막 트랜지스터 패널. - 제1항에 있어서,
상기 브리지는 상기 버퍼층과 일체로 형성된, 박막 트랜지스터 패널. - 기판;
상기 기판 상에 형성된 버퍼층;
상기 버퍼층 상에 형성되고, 산화물 반도체층을 포함하는 복수의 박막 트랜지스터;
인접한 박막 트랜지스터를 연결하는 브리지(bridge); 및
상기 복수의 박막 트랜지스터와 상기 브리지 상에 형성된 보호막;
을 포함하고,
상기 복수의 박막 트랜지스터는 제1 방향을 따라 일렬로 배열되고, 상기 제1 방향과 수직한 제2 방향을 따라 교호적으로 배열된, 박막 트랜지스터 패널. - 제10항에 있어서,
상기 기판은 고무 또는 폴리머로 형성된, 박막 트랜지스터 패널. - 제10항에 있어서,
상기 브리지는 상기 제2 방향을 따라 인접하는 상기 복수의 박막 트랜지스터를 연결하는, 박막 트랜지스터 패널. - 제10항에 있어서,
상기 브리지는 상기 제1 방향을 따라 인접하는 상기 복수의 박막 트랜지스터를 연결하고, 상기 브리지에는 주름 패턴이 형성된, 박막 트랜지스터 패널. - 제10항에 있어서,
상기 복수의 박막 트랜지스터는 상기 제1 방향을 따라 길게 형성되는 직사각형 또는 상기 제1 방향을 따라 길게 형성되는 타원형으로 형성된, 박막 트랜지스터 패널. - 제14항에 있어서,
상기 박막트랜지스터는 상기 제1 방향을 따라 길게 형성되는 직사각형으로 형성되고,
상기 제1 방향을 따라 형성되는 박막 트랜지스터의 한 변의 길이(L), 상기 제1 방향과 직교하는 제2 방향을 따라 형성되는 박막 트랜지스터의 길이(H) 및 상기 제2 방향을 따라 인접하는 박막 트랜지스터 사이의 거리(D)는,
2≤L/H≤50, 0.2≤D/H≤5
를 만족하는, 박막 트랜지스터 패널. - 제10항에 있어서,
상기 산화물 반도체층은 아연 산화물 또는 인듐-갈륨 아연 산화물로 형성된, 박막 트랜지스터 패널. - 제10항에 있어서,
상기 브리지는 상기 버퍼층과 일체로 형성된, 박막 트랜지스터 패널. - 고무 또는 폴리머로 형성된 기판 상에 희생층을 적층하고,
희생층 상에 버퍼층을 형성하고,
상기 버퍼층 상에 게이트 전극, 게이트 절연막, 산화물 반도체층, 소스 전극 및 드레인 전극을 순차적으로 적층한 후 패터닝하여 복수의 박막 트랜지스터를 형성하고,
인접한 복수의 박막 트랜지스터를 연결하는 브리지를 형성하고,
상기 박막 트랜지스터 상에 보호막을 형성하고,
상기 희생층을 제거하고, 연신시킨 기판 상에 상기 브리지로 연결된 상기 복수의 박막 트랜지스터를 전사하고,
상기 기판을 수축시켜 상기 브리지에 주름을 형성하는 단계를 포함하는 박막 트랜지스터 패널의 제조 방법. - 제18항에 있어서,
상기 브리지는 상기 버퍼층을 연장하여 형성하는, 박막 트랜지스터 패널의 제조 방법. - 제18항에 있어서,
상기 산화물 반도체층은 아연 산화물 또는 인듐-갈륨 아연 산화물로 형성하는, 박막 트랜지스터 패널의 제조 방법. - 제18항에 있어서,
상기 희생층은 게르마늄 또는 산화 게르마늄으로 형성하는, 박막 트랜지스터 패널의 제조 방법. - 제18항에 있어서,
상기 복수의 박막 트랜지스터를 형성한 후, 400℃ 이상의 고온에서 열처리하는 단계를 더 포함하는 박막 트랜지스터 패널의 제조 방법.
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|---|---|---|---|
| KR1020100025948A KR100978387B1 (ko) | 2010-03-23 | 2010-03-23 | 박막 트랜지스터 패널 및 그 제조 방법 |
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|---|---|---|---|
| KR1020100025948A KR100978387B1 (ko) | 2010-03-23 | 2010-03-23 | 박막 트랜지스터 패널 및 그 제조 방법 |
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| KR1020100025948A KR100978387B1 (ko) | 2010-03-23 | 2010-03-23 | 박막 트랜지스터 패널 및 그 제조 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101224268B1 (ko) * | 2012-03-12 | 2013-01-21 | 한국과학기술원 | Ｌｃｐ를 이용한 플렉서블 전자소자 제조방법 및 이를 이용한 플렉서블 메모리 소자 제조방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003258210A (ja) | 2001-12-27 | 2003-09-12 | Canon Inc | 表示装置及びその製造方法 |
| KR20040045354A (ko) * | 2002-11-22 | 2004-06-01 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 디바이스, 디스플레이 디바이스, 및 발광디바이스와 그 제조 방법 |
| KR20060000750A (ko) * | 2004-06-29 | 2006-01-06 | 삼성에스디아이 주식회사 | 박막 트랜지스터, 상기 박막 트랜지스터를 구비한 평판디스플레이 장치 및 상기 박막 트랜지스터의 제조방법 |
| JP2006270077A (ja) | 2005-02-25 | 2006-10-05 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
-
2010
- 2010-03-23 KR KR1020100025948A patent/KR100978387B1/ko active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003258210A (ja) | 2001-12-27 | 2003-09-12 | Canon Inc | 表示装置及びその製造方法 |
| KR20040045354A (ko) * | 2002-11-22 | 2004-06-01 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 디바이스, 디스플레이 디바이스, 및 발광디바이스와 그 제조 방법 |
| KR20060000750A (ko) * | 2004-06-29 | 2006-01-06 | 삼성에스디아이 주식회사 | 박막 트랜지스터, 상기 박막 트랜지스터를 구비한 평판디스플레이 장치 및 상기 박막 트랜지스터의 제조방법 |
| JP2006270077A (ja) | 2005-02-25 | 2006-10-05 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101224268B1 (ko) * | 2012-03-12 | 2013-01-21 | 한국과학기술원 | Ｌｃｐ를 이용한 플렉서블 전자소자 제조방법 및 이를 이용한 플렉서블 메모리 소자 제조방법 |
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