KR20050113734A - 메모리 모듈 테스트 장치 및 방법 - Google Patents

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Abstract

반도체 메모리 장치를 실장 상태에서 테스트 할 수 있는 테스트 장치 및 방법이 개시된다. n(2≤n)개의 칩선택단자들을 가진 피측정용 메모리 모듈이 삽입되는 제1슬롯, 시리얼 불휘발성 메모리만 장착된 더미 메모리 모듈이 각각 삽입되는 하나 이상의 제2슬롯들, m(1≤m<n)개의 칩선택신호를 발생하고 피측정용 메모리 모듈의 메모리 영역을 분할하여 테스팅하는 테스터 및 제1슬롯과 제2 슬롯들이 장착되고 제1슬롯의 n-m개의 칩선택핀들은 적어도 하나 이상의 제2슬롯들의 m개의 칩선택핀들에 각각 연결되는 마더 보드를 포함한다. 각각의 슬롯에 사용되는 슬롯의 수만큼 피측정용 메모리 모듈의 메모리 영역을 분할함으로써 복수의 랭크를 갖는 메모리 장치의 테스트가 가능하다.

Description

메모리 모듈 테스트 장치 및 방법{Apparatus and Method for Memory module test}
본 발명은 반도체 메모리 모듈(memory module)의 테스트에 관한 것으로서, 보다 상세하게는 실장상태에서 메모리 모듈을 테스트하는 장치 및 방법에 관한 것이다.
일반적으로 메모리를 실제적으로 사용할 때는 모듈(module)로 만들어서 사용한다. 모듈(module)은 하나의 시스템을 구성하는 부분으로 독립적인 기능을 갖는 기능단위를 의미한다. 메모리 모듈은 인쇄회로기판에 다수개의 반도체 소자등의 패키지 장치가 부착되어 다수의 접촉단자에 의해 패널(panel)등에 연결되어 설치되는 것을 말한다.
반도체 메모리의 모듈방식은 각 모듈이 프로세서의 데이터 버스와 데이터 전송방법에 따라 SIMM(Single in-line Memory Module)과 DIMM(Dual in-line Memory Module)으로 구분된다.
SIMM은 8비트 대역폭을 가진 30핀과 32비트 대역폭을 가진 72핀 모듈이 있다. 최근에는 168핀의 DIMM의 이용이 늘어나는 추세에 있으며, 이것은 72핀 SIMM은 32비트 대역폭을 지원하는데 펜티엄의 64비트 대역폭으로 인해 반드시 2개의 SIMM을 사용해야 하기 때문이다. 즉, 72핀 SIMM 2장이 한조를 이루어 64비트 대역폭을 구성했기 때문에 DIMM의 사용이 늘어나는 추세이다.
DIMM은 64비트 대역폭을 갖기 때문에 DIMM이 CPU(Central Prosessing Unit)와 함께 동작할 때 지연현상을 방지하여 전체적으로 시스템의 속도를 향상시킬 수 있다. 또한, 메모리 모듈을 마더 보드(Mother Board)상에 부착이 가능하도록 사용되는 DIMM 슬롯은 SIMM 슬롯에 비해 공간을 절반밖에 차지하지 않기 때문에 소형 경량화 추세의 각종 전자제품에 채용되고 있는 실정이다. 이것은 DIMM은 PCB기판의 양면을 사용하고 SIMM은 한쪽면만을 사용하기 때문이다. SIMM도 양면에서 전기적 접촉이 발생하도록 되어 있으나, 이것은 하나의 핀으로 전기적으로 같은 신호를 발생한다. DIMM은 이와 달리 PCB기판 양면이 전기적으로 분리되어 있고, 각각의 데이터를 교환한다.
일반적으로 반도체 메모리의 조립 공정 후 내부 회로의 특성이나 신뢰성을 검사하기 위해, 조립된 반도체 소자를 슬롯에 장착한 후, 고가의 반도체 메모리 테스트를 위한 전문 장비를 사용하여 테스트를 실시한다. 그러나 이러한 반도체 메모리를 테스트 하는 시스템은 하나의 반도체 메모리 테스트에 소요되는 비용이 상승하는 단점이 있다. 또한, 반도체 메모리가 실제로 장착되어 사용되는 조건에서 이루어지는 테스트가 아니기 때문에 실제 사용되는 컴퓨터 마더보드(Mother Board)등에서 발생하는 노이즈와 같은 조건하에서의 특성에 대한 테스트가 제대로 이루어지지 않아 테스트의 정확도가 떨어지는 문제점등이 발생하였다.
이러한 문제점들로 인하여 실제로 사용되는 마더보드에 반도체 메모리를 탑재한 상태에서 테스트를 실행하여 메모리 모듈의 신뢰성을 높이기 위한 테스트 방법이 많이 사용되는 추세이다.
도1은 일반적으로 사용되는 2랭크 구조의 DIMM을 도시한 도면이다.
도1을 참고하면, 마더 보드상(120)에 디램(180)용 DIMM(160)이 탑재되는 슬롯(140)이 장착되어 있다. 한개의 DIMM(160)내의 디램 소자들은 2개의 랭크로 구분된다. 이러한 랭크의 구분은 주로 칩 선택신호가 입력되는 칩선택핀(/CS[i], i≥0인 정수)에 의해 구분된다. 하나의 /CS[i]는 하나의 랭크를 제어한다. 일예로 2랭크로 구성된 DIMM의 경우 두개의 칩선택신호가 필요하다. 따라서, 슬롯(140)에도 이를 지원하기 위한 두개의 /CS[0~1]핀이 형성된다.
현재 일반적으로 사용되는 모듈은 1랭크(Rank) 또는 2랭트(Rank)로 구성된다. 그러나, 가장 큰 데이터 용량을 갖는 모듈은 기가 바이트(Giga Byte)의 데이터 용량을 갖는다. 따라서, 일부 DIMM은 기존의 구성을 유지하면서 큰 데이터 용량을 갖기 위하여 모듈의 랭크의 수를 4랭크로 늘려서 사용하는 모듈을 사용한다. 그러나, 현재 메모리 모듈을 테스트하기 위한 테스트 장비는 각각의 슬롯당 2개의 /CS[0~1]만을 지원한다. 따라서, 4랭크로 구성된 모듈을 실장 상태에서 테스트하기 위해서는 /CS[0~3]을 지원하는 장비가 있어야 한다. 그러나, 이러한 장비의 개발이 아직 초기수준에 머물러 있기 때문에 기존의 장비를 이용하여 메모리 모듈을 실장 상태에서 테스트하는 방법이 필요하다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 반도체 메모리 모듈이 탑재되는 슬롯들의 /CS[i] 중 일부를 다른 슬롯의 /CS[i]에 연결함으로써 복수의 랭크로 구성되는 메모리 모듈을 테스트 할 수 있는 테스트 장치 및 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명은, 반도체 메모리 장치를 실장 상태에서 테스트 할 수 있는 테스트 장치 및 방법이 개시된다. n(2≤n)개의 칩선택단자들을 가진 피측정용 메모리 모듈이 삽입되는 제1슬롯, 시리얼 불휘발성 메모리만 장착된 더미 메모리 모듈이 각각 삽입되는 하나 이상의 제2슬롯들, m(1≤m<n)개의 칩선택신호를 발생하고 피측정용 메모리 모듈의 메모리 영역을 분할하여 테스팅하는 테스터 및 제1슬롯과 제2 슬롯들이 장착되고 제1슬롯의 n-m개의 칩선택핀들은 적어도 하나 이상의 제2슬롯들의 m개의 칩선택핀들에 각각 연결되는 마더 보드를 포함한다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
도2는 본 발명의 제1실시예에 의한 반도체 메모리모듈의 테스트보드를 도시한 도면이다.
도2를 참고하면, 본 발명의 반도체 메모리 모듈의 테스트 보드는 마더 보드(210), 제1슬롯(260), 제2슬롯(270), 모듈 인쇄회로기판(240), 시리얼 불휘발성 메모리(250)로 구성된다.
일예로 시리얼 불휘발성 메모리(250)는 이이피롬(EEPROM)을 사용한다.
제1슬롯(220)은 4개의 /CS[0~3]를 포함하고, /CS[0~3]이 피측정용 메모리 모듈(280)의 칩선택단자들과 각각 대응되도록 장착되어 마더 보드(210)에 장착된다. 제2슬롯(230)은 하나 이상의 /CS[i]를 포함하도록 형성하면 족하다. 본 발명에서는 /CS[0~3]을 포함한 슬롯을 기본으로 한다. 제2슬롯(230)에는 이이피롬(250)만을 장착한 더미(dummy) 메모리 모듈(240)을 장착한다. 이이피롬(250)은 실제의 실장 환경과 동일한 조건 상태에서 테스트하기 위하여 장착한다. 또한 제1슬롯(220)의 /CS[2]과 /CS[3]은 제2슬롯(270)이 /CS[0~1]을 제공하는 경우 /CS0, /CS[1]에 각각 연결시킨 구조로 형성한다. 또한, 제2슬롯(270)이 /CS[0]만을 제공하는 경우 제1슬롯(260)에 장착되는 /CS[0~3]을 테스트를 위하여 슬롯을 추가해 주어야 한다. 즉, 현재 메모리 모듈 테스트를 위한 테스터는 각 슬롯당 /CS[0~1]만을 지원하기 때문에 제1슬롯(220)에 장착되는 메모리 모듈(280)의 4랭크 구조를 테스트하는 것이 불가능하다. 따라서, 제2슬롯(230)의 /CS[i]를 제1슬롯(220)에서 테스트 하지 못하는 /CS[i]로 연결함으로써 4랭크 구조의 메모리 모듈의 테스트가 가능하다.
도2에 도시된 형태로 메모리 모듈을 테스트 하는 경우, 제1슬롯(220)에 장착되는 4개의 /CS[i]를 갖는 피측정용 메모리 모듈(280)의 전체 바이어스(Bias)의 1/2로 기입한다. 또한 제2슬롯(270)의 더미 메모리 모듈(240)에도 동일하게 피측정용 메모리 모듈(280)의 전체 바이어스의 1/2로 기입한다. 상기 방법으로 피측정용 메모리 모듈(280)과 더미(dummy) 메모리 모듈(240)에 바이어스를 기입한 경우 테스터는 각각의 슬롯에 전체 바이어스의 1/2의 모듈이 장착된 것으로 인식함으로써 피측정용 메모리 모듈(280) 전체의 테스트가 가능하다.
도3는 본 발명의 제2실시예에 의한 반도체 메모리 모듈의 테스트장치를 도시한 도면이다.
도3을 참고하면, 본 발명의 반도체 메모리 모듈의 테스트 보드는 마더 보드(310), 제3슬롯(360), 제2슬롯(370), 인터페이스 인쇄회로기판(340), 시리얼 불휘발성 메모리(250)로 구성된다.
일예로 시리얼 불휘발성 메모리(330)은 이이피롬(EEPROM)을 사용한다. 또한, 시리얼 불휘발성 메모리(250)는 제어 수단을 통하여 제어가 가능한 구조로 형성한다.
도3에 도시된 메모리 모듈의 테스트 보드는 현재 양산에서 적용중인 역전된 형태로 각종 장치들에 장착되는 마더 보드(310)를 이용하여 메모리 모듈을 테스트하기 위한 테스트 보드이다. 마더 보드(310)가 역전되어 있어 피측정용 메모리 모듈(380)을 직접 장착하는 것이 곤란하다. 따라서, 피측정용 메모리 모듈이 장착하기 위하여 제1슬롯과 동일한 구조로 형성되는 제3슬롯이 장착된 인터페이스 인쇄회로기판(320)을 마련한다. 인터페이스 인쇄회로기판(320)의 제작시 마더보드(310)에 장착되는 제2슬롯(370)의 /CS[0]와 /CS[1]을 제3슬롯(360)의 /CS[2]와 /CS[3]에 각각 연결한 구조로 형성한다. 또한 인터페이스 인쇄회로기판(320)에 이이피롬(330)을 장착한다. 이이피롬(330)은 도2에 도시된 더미 메모리 모듈(240)에 장착되는 이이피롬(250)과 동일한 역할을 수행하기 위해 장착된다. 즉, 이이피롬(330)은 제2슬롯에 메모리 모듈이 장착된 것으로 테스터가 인식하기 위한 목적으로 제2슬롯과 연결되어 장착된다. 인터페이스 인쇄회로기판(320)과 마더보드(310)에 장착되는 각각의 슬롯들의 칩선택핀들이 서로 대응되도록 연결한다. 따라서, 도2에 도시된 더미 메모리 모듈(240)을 제2슬롯(370)에 장착하지 않고서도 4개의 /CS[i]를 갖는 반도체 메모리 장치를 테스트 할 수 있다. 또한, 이이피롬(330)에는 제어 수단을 연결하여 제2슬롯과의 연결을 제어할 수 있다. 일예로 제어 수단은 각종 스위치를 사용한다. 스위치의 온/오프 동작에 따라 이이피롬(330)이 제2슬롯(370)과 연결되는 것을 제어할 수 있다. 즉, 이이피롬(330)에 연결된 스위치를 온(On)시켜 인터페이스 회로기판(340)과 제2슬롯(370)이 서로 연결되어 4개의 칩선택단자를 갖는 메모리 모듈을 테스트 할 수 있고, 이이피롬(330)의 스위치를 오프(On)시키면 인터페이스 회로기판(340)과 제2슬롯(370)이 서로 차단되어 테스터는 제1슬롯(360)에 장착된 메모리 모듈만을 인식하기 때문에 /CS[0~1]을 갖는 메모리 모듈을 테스트 할 수 있다. 즉, 제어 수단을 적절히 조절함으로써 서로 다른 /CS[i]를 갖는 메모리 모듈을 병행 사용하여 테스트하는 것이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상기와 같은 본 발명에 따르면, 둘 이상의 칩선택단자를 갖는 메모리 모듈을 테스트 하는 경우 하나 또는 두개의 칩 선택신호를 지원하는 기존의 테스터를 사용하여 메모리 모듈의 테스트가 가능하다.
또한, 테스트 모듈이 장착되는 슬롯이외의 슬롯과 테스트 시스템을 선택적으로 연결하도록 함으로써, 1랭크 또는 2랭크 구조를 갖는 모듈의 테스트도 가능하다.
도1은 일반적인 DIMM의 구조를 도시한 도면이다.
도2는 본 발명의 제1실시예에 따른 반도체 메모리 모듈의 테스트 보드를 도시한 도면이다.
도3은 본 발명의 제2실시예에 따른 반도체 메모리 모듈의 테스트 보드를 도시한 도면이다.
* 도면의 주요부분에 대한 부호의 설명 *
120, 210, 310 : 마더 보드
140, 220, 230, 360, 370 : 슬롯
160 : DIMM 180 : 디램
240 : 더미 메모리 모듈 250, 330 : 롬
280, 380 : 피측정용 메모리 모듈 320 : 인터페이스 인쇄회로기판

Claims (4)

  1. n(2≤n)개의 칩선택단자들을 가진 피측정용 메모리 모듈의 m(1≤m<n)개의 제1 칩선택단자들은 m개의 칩선택핀에 각각 연결되고, 상기 피측정용 메모리 모듈의 나머지 제2 칩선택단자들은 나머지 칩선택핀들에 각각 연결되도록 삽입되는 제1슬롯;
    시리얼 불휘발성 메모리만 장착된 더미 메모리 모듈이 각각 삽입되는 하나 이상의 제2슬롯들;
    상기 제1슬롯 및 상기 제2 슬롯들이 장착되고, 상기 제1슬롯의 나머지 칩선택핀들은 상기 적어도 하나 이상의 제2슬롯들의 m개의 칩선택핀들에 각각 연결되는 마더 보드; 및
    m개의 칩선택신호를 발생하고, 상기 마더보드를 통하여 상기 제1슬롯 및 상기 적어도 하나 이상의 제2슬롯들의 수만큼 상기 피측정용 메모리 모듈의 메모리 영역을 분할하여 테스팅하는 테스터를 구비한 것을 특징으로 하는 메모리 모듈 테스트 시스템.
  2. n(2≤n)개의 칩선택단자들을 가진 피측정용 메모리 모듈의 m(1≤m<n)개의 제1 칩선택단자들은 m개의 칩선택핀에 각각 연결되고, 상기 피측정용 메모리 모듈의 나머지 제2 칩선택단자들은 나머지 칩선택핀들에 각각 연결되도록 삽입되는 제3슬롯;
    상기 제3슬롯과, 상기 적어도 하나 이상의 제2슬롯들과 동일한 수의 시리얼 불휘발성 메모리들을 장착하고, 상기 제3슬롯의 나머지 칩선택핀들은 상기 적어도 하나 이상의 제2슬롯들의 m개의 칩선택핀들에 각각 연결되고, 상기 시리얼 불휘발성 메모리들은 대응하는 제2슬롯들과 각각 연결되고, 상기 각각의 시리얼 불휘발성 메모리들은 제어 수단에 연결되도록 구성된 인터페이스 인쇄회로기판;
    제1면에 제1슬롯과 적어도 하나 이상의 제2슬롯들이 장착되고, 상기 제1면과 마주보는 제2면에 상기 인터페이스 인쇄회로기판이 장착된 마더 보드; 및
    m개의 칩선택신호를 발생하고, 상기 마더보드 및 인터페이스 인쇄회로기판을 통하여 상기 제3슬롯 및 상기 적어도 하나 이상의 제2슬롯들의 수만큼 상기 피측정용 메모리 모듈의 메모리 영역을 분할하여 테스팅하는 테스터를 구비한 것을 특징으로 하는 메모리 모듈 테스트 시스템.
  3. 제1슬롯의 n개의 칩선택핀들 중 m개를 제외한 나머지 칩선택핀들이 적어도 하나 이상의 제2슬롯들의 m개의 칩선택핀들에 각각 연결된 마더 보드를 마련하는 단계;
    n개의 칩선택단자들을 가진 피측정용 메모리 모듈을 상기 제1슬롯에 삽입하고, 시리얼 불휘발성 메모리만 장착된 더미 메모리 모듈을 상기 적어도 하나 이상의 제2슬롯들에 각각 삽입하는 단계; 및
    상기 마더보드를 통하여 상기 제1슬롯 및 상기 적어도 하나 이상의 제2슬롯들의 수만큼 상기 피측정용 메모리 모듈의 메모리 영역을 분할하여 테스팅하는 단계를 구비한 것을 특징으로 하는 메모리 모듈 테스트 방법.
  4. 제1슬롯 및 제2슬롯들을 제1면에 구비한 마더보드를 마련하는 단계;
    제3슬롯과 상기 적어도 하나 이상의 제2슬롯들과 동일한 수의 시리얼 불휘발성 메모리들을 장착하고, 상기 제3슬롯의 나머지 칩선택핀들은 상기 적어도 하나 이상의 제2슬롯들의 m개의 칩선택핀들에 각각 연결되고, 상기 시리얼 불휘발성 메모리들은 대응하는 제2슬롯들에 각각 연결되는 인터페이스 인쇄회로기판을 마련하는 단계;
    상기 마더보드의 제1면과 마주보는 제2면에 상기 인터페이스 인쇄회로기판을 마더보드의 제2슬롯들과 인터페이스 인쇄회로기판의 제3슬롯이 서로 연결되도록 대응되는 위치에 결합하는 단계;
    n개의 칩선택단자들을 가진 피측정용 메모리 모듈을 상기 제3슬롯에 삽입하는 단계;
    상기 시리얼 불휘발성 메모리들을 제어 수단에 의해 선택적으로 활성화시키는 단계; 및
    m개의 칩선택신호를 발생하고, 상기 마더보드 및 인터페이스 인쇄회로기판을 통하여 상기 제3슬롯 및 상기 적어도 하나 이상의 제2슬롯들의 수만큼 상기 피측정용 메모리 모듈의 메모리 영역을 분할하여 테스팅하는 단계를 구비한 것을 특징으로 하는 메모리 모듈 테스트 방법.
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