KR20050104424A

KR20050104424A - 디지털 타이밍 조절을 위한 최적의 보간기 방법 및 장치

Info

Publication number: KR20050104424A
Application number: KR1020057017071A
Authority: KR
Inventors: 에이컷 불탄; 도날드 엠 그리코
Original assignee: 인터디지탈 테크날러지 코포레이션
Priority date: 2002-10-02
Filing date: 2003-09-30
Publication date: 2005-11-02
Also published as: TW200950450A; TWI282684B; EP1552641A1; US20040120387A1; JP4237143B2; TWI381695B; EP1552641A4; NO20052000D0; MXPA05003548A; EP1552641B1; CN101494533A; TW200507568A; KR20050062587A; TW200415897A; TW200733682A; US7206335B2; WO2004032407A1; AR041468A1; CN1689265A; ES2295656T3

Abstract

수신기의 디지털 타이밍 동기화기가 무선 통신 시스템에서 수신기로의 타이밍 동기화를 위하여 제공되는데, 여기서 수신된 신호는 기준 코드에 관한 타이밍 에러를 갖는다. 채널 추정기(11)는 수신된 신호의 최초 코드 위상을 추정한다. 코드 생성기(13)는 정수 증가에 의해 조정 가능한 타이밍 기준 코드를 생성한다. 보간 피드백 회로(35)는 타이밍 에러의 보간과 정정을 행하도록 구성되는데, 이 보간(14)은 정수 코드 쉬프트, 양자화된 프랙셔널 조정값들의 룩-업 테이블로부터 선택된 양자화된 프랙셔널 조정과, 그 관련 사전결정된 보간기 계수들에 의해 달성되고, 그로부터 수신된 신호의 시간 정정된 버전이 발생된다.

Description

디지털 타이밍 조절을 위한 최적의 보간기 방법 및 장치{OPTIMUM INTERPOLATOR METHOD AND APPARATUS FOR DIGITAL TIMING ADJUSTMENT}

본 발명은 일반적으로 디지털 타이밍 동기화기에 관한 것이고, 보다 상세하게는 디지털 타이밍 동기화기(digital timing synchronizer)에 사용되는 보간기의 효과적인 구현에 관한 것이다.

이하의 무선 송수신 유닛(WTRU: wireless transmit/receive unit)은 사용자 장치, 이동국 고정 혹은 이동 가입자 유닛, 페이저(pager), 또는 무선 환경 내에 작동 가능한 기타 형태의 장치를 포함하며, 이에 한정되지는 않는다. 또한, 이하에서 기지국(base station)이라 함은 기지국, 노드 B, 사이트 제어기, 액세스 포인트, 또는 무선 환경 내의 기타 인터페이스 장치를 포함하며, 이에 한정되지 않는다.

무선 주파수 분할 듀플렉스(FDD) 또는 시분할 듀플렉스(TDD) 통신 시스템에서, 기지국 및 WTRU의 송수신 신호들간의 타이밍 동기화는 올바른 쌍방향 통신에 필수적이다. 또한, 이동 수신기의 이동 중에는 도플러 효과가 주파수 차(frequency difference)에 영향을 미친다. 기지국 국부 발진기와 WTRU 국부 발진기 간의 타이밍 차를 상쇄시키기 위해서, 수신기 내에서 다중 경로 처리가 행해지고 있지 않은 경우에 WTRU 수신기 국부 발진기를 간단하게 조절하여 해당 샘플링 레이트(sampling rate)에 전진(advance) 혹은 지연(delay)을 가함으로써 에러를 정정할 수 있다. 그러나, 통상의 무선 통신 시스템의 수신기는 다중 경로 신호 효과로 인하여, 예컨대 레이크 타입 수신기와 같이 송신 신호 재구성 수단 및 다중 경로 신호 검출용 수단을 채용하고 있다.

각 경로에 대한 타이밍은 다음 두 단계에서 추정된다. 첫 번째로, 채널 추정기를 사용하여 다중 경로 통신 채널에 대해 제 때에 각 경로의 대략적인 위치를 찾아낸다. 두 번째로, 각 경로에 대하여 각 레이크 핑거에 대한 상관(correlation)에 사용되는 전용 코드 추적기(dedicated code tracker)가 제 때에 그 경로의 정확한 위치를 찾아내어 이후에도 계속해서 이를 추적한다. 각 경로에는 고유의 시간 위치가 있기 때문에, 국부 발진기만으로 코드 타이밍을 제어하면 다중 경로 채널 환경 내의 타이밍 에러 정정을 할 수 없다.

이러한 다중 경로 문제를 해결하기 위하여, 코드 추적기가 국부 발진기 제어 대신에 보간기(interpolator)를 사용하여 디지털 타이밍 동기화를 행할 수 있다. 보간기의 효과적인 구현을 위하여, 유한 임펄스 응답(FIR: finite impulse response) 보간기가 사용된다. 이 FIR 보간기에 관하여 여러 가지 다른 공지의 방법이 있다. 가장 간단한 방법은 FIR 보간기로서 절단된 sinc 함수를 사용하는 것이다. 다른 방법은 다항 보간기를 사용하는 것이다. 또한, MMSE(minimum mean square error) 보간기를 사용할 수 있다. 이러한 모든 알고리즘 중에서, MMSE 보간기가 무한 길이의 이상적인 보간기에 비교하여 최소 에러를 나타낸다. 여기서, 보간기가 sinc 함수의 메인 로브(lobe)에 대해 중앙 집중되는 것(즉, 보간 함수에 대해 중앙 집중 되는 것)을 보장하는 효과적인 보간기 제어 유닛이 없으면, 보간기가 주어진 정확도에 필요한 수치보다 더 높은 FIR 계수를 보이게 된다. 이러한 초과 계수로 인하여 보간 계산이 귀찮게 됨과 동시에 그 구현에 한계가 따르게 된다는 문제가 생기게 된다. 이 문제점은 특히 다중 경로 효과를 보다 효과적으로 상쇄시키기 위하여 사용 추적기의 수를 증가시킴에 따라 심화된다. 따라서, 레이크 핑거수의 증대와 다중 경로 채널로부터 얻어지는 시변화 이득(time diversity gain)의 양간에 타협을 해야 한다.

본 발명에 따르면, 수신기의 디지털 타이밍 동기화기가 타이밍 동기화를 위하여 무선 통신 시스템의 송신기에 제공되며, 수신된 신호는 기준 코드에 대한 타이밍 에러를 갖는다. 채널 추정기는 수신 신호의 초기 코드 위상을 추정한다. 코드 생성기는 정수 증분에 의해 조정 가능한 타이밍 기준 코드를 생성한다. 보간 피드백 회로를 타이밍 에러의 보간 및 정정을 위해 구성함으로써, 사전 결정된 보간기 계수와 연관된 프렉셔널(fractional, 소수점 이하의) 지연 추정의 양자화값의 참조 테이블로부터 선택된 양자화된 프랙셔널 지연 추정과 정수 코드 쉬프트를 더하여 보간을 구할 수 있으며, 이로 인해 수신된 신호의 시간 정정된 신호를 도출할 수 있게 된다.

보간 피드백 회로 내에는, 샘플링 레이트로 표준화된 보간기가 제 때에 수신된 신호를 프랙셔널 지연 또는 전진만큼 쉬프트시키도록 구성된다. 타이밍 에러 추정기는 보간 피드백 회로의 출력 신호와 코드 생성기의 타이밍 기준 코드간의 타이밍 차이에 기초하여 타이밍 에러 추정을 결정한다. 보간기 제어기는, 타이밍 에러 추정에 응답하여, 타이밍 에러 추정의 반대 방향으로 코드 생성기에 정수 코드 쉬프트 신호를 생성 및 전송하고, 프랙셔널 지연 추정을 생성하여, 프랙셔널 지연 추정을 사전 결정된 범위 내에 유지시킴으로써 보간을 제어한다. 양자화된 프랙셔널 지연 추정값과 연관된 사전 결정된 보간기 계수가 저장된 참조 테이블을 갖는 양자화기는, 그 값이 프랙셔널 지연 추정과 가장 가까운 양자화된 프랙셔널 지연 추정을 선택한다. 보간기는 양자화된 프랙셔널 지연 추정과 연관된 계수를 처리한다.

이하, 첨부된 도면을 참조하여 예로써 설명하는 본 발명의 바람직한 실시예를 통해 본 발명에 관하여 구체적으로 설명한다.

본 실시예들이 TDD(time division duplex) 모드를 이용한 3GPP W-CDMA 시스템과 연계하여 설명될지라도, 임의의 혼성 CDMA/TDMA 통신 시스템에도 적용될 수 있다. 또한, 본 실시예들은 일반적으로 3GPP W-CDMA의 FDD 모드 안과 같은 CDMA 시스템에도 적용될 수 있다.

도 1은 채널 추정기(11), 후처리기(post processing unit)(12), 코드 생성기(13), 보간기(interpolator, 14), 다운샘플러(15), 타이밍 에러 추정기(16), 루프 필터(17), 보간기 제어기(18), 양자화기(19), 전력 측정기(20)를 포함한 코드 추적기(10)의 바람직한 실시예의 블록도를 도시한다. 수신된 신호(21)는 채널 추정기(11)와 보간기(14) 양쪽의 입력 신호가 된다. 코드 추적기(10)는 대응 무선 송신기로의 수신기의 디지털 타이밍 동기화를 수행한다. 예를 들어 3GPP와 같은 시스템에서 코드 추적기(10)는 기지국 송신기와의 디지털 타이밍 동기화를 위한 이동 WTRU 수신기 내에 위치한다.

채널 추정기(11)는 입력 신호(21)의 최초 코드 위상, 즉, 시간상 코드 위치를 대략 추정한다. 채널을 추정하는 한가지 방법은 슬라이딩 윈도우 상관 분석기(correlator)를 이용하는 것을 포함하는데 여기에 한정되는 것은 아니다. 채널 추정기(11)의 샘플 주기는 2Tc(Tc는 1 칩 주기의 지속 시간)보다 작거나 같아야 한다. 예를 들어 얼리-레이트 게이트(early-late gate) 동기화기가 타이밍 에러 추정기(16)에 사용된다면, 최초 타이밍 에러 추정은 -Tc 내지 Tc 사이의 범위로 한정되어야 한다. 그렇지 않은 경우 타이밍 에러는 범위를 벗어나서, 알고리즘이 제대로 동작하지 않을 수 있다. 그러나, 본 발명은 얼리-레이트 게이트 동기화기에 한정되지 않고, 임의의 다른 타이밍 에러 추정기(16)가 사용될 수 있다. 후자의 경우, 채널 추정기에 대하여 상이한 샘플 주기가 이용될 수 있다. 2Tc보다 작은 샘플 주기를 가진 채널 추정기(11)를 사용함으로써, 경로 위치의 최초 에러가 -Tc 내지 Tc의 범위로 한정된다.

후처리기(12)는 신호 및 잡음 임계값에 대한 잡음 전력을 추정한다. 후처리가 완료된 후에, 잡음 임계값을 초과하는 전력 레벨을 가진 모든 경로가 식별된다. 이러한 강한(strong) 경로의 시간상에서의 위치는 최초 코드 위상(22)으로 불린다. 이러한 경로중 가장 강한 것이 단독으로 사용되거나, 아니면 특정한 임계값을 넘는 경로의 집합이 레이크와 같은 수신기 구조에서 사용될 수 있다. 레이크와 같은 수신기는 다중 경로 채널 환경에서 매우 유용한데, 그 이유는 채널의 시간 다이버시티를 효율적으로 이용하기 때문이다.

선택된 가장 강한 경로를 가지는 경우에, 하나의 보간기(14)와 하나의 보간기 제어기(18)를 포함하는 하나의 코드 추적기(10)만이 존재한다. 레이크와 같은 수신기의 경우, 사용되는 각 경로 전용의 하나의 코드 추적기(10)가 존재해야 한다. 그러나, 이 경우 채널 추정기(11)와 후처리기(12)는 사용되는 모든 코드 추적에 공통적일 것이다. 후처리기(12)로부터 코드 생성기(13)로 단일 경로에 대한 최초 코드 위상(22)을 적용함으로써, 타이밍 동기화가 시작된다.

레이크와 같은 수신기의 각 코드 추적기(10)의 경우, 코드 생성기(13)는 클록으로서의 기능을 하는, 기본 타이밍을 위한 기준 코드를 생성한다. 최초 코드 위상(22)은 생성되고 있는 기준 코드를 시간적으로 단순히 앞당기거나 지연시킴으로써, 복수개의 칩에서 코드 생성기(13)의 최초 타이밍 오프셋을 조정한다. 최초 정정이 완료된 후에, 코드 생성기(13)는 보간기 제어기(18)로부터 오는 코드 쉬프트 커맨드(28)에 의해서만 제어된다. 최초 코드 위상(22)은 두가지 상황, 수신기가 활성화되는 처음, 및 신호 전력이 잡음 임계값 아래로 떨어지는 모든 시간에서만 적용되고 있다. 코드 쉬프트(28)는 빨라지는 방향 아니면 늦어지는 방향으로 보간기 제어기(18)에 의해 생성되는 하나의 칩의 쉬프트 커맨드이다.

최초 정정이 완료된 후에, 최악의 경우의 타이밍 에러 추정치가 -Tc 내지 Tc의 주기 범위로 한정된다.

보간기(14), 다운샘플러(15), 타이밍 에러 추정기(16), 루프 필터(17), 보간기 제어기(18), 양자화기(19)를 포함하는 코드 추적기(10)의 보간 피드백 루프(35)에 대하여 이제 설명하겠다. 보간 피드백 루프(35)는 타이밍 에러 추정 신호(24)를 제로에 가까운 값으로 구동하고, 지연 추정치(25)를 실제 지연 지속기간에 가까와지도록 구동한다.

보간기(14)는 양자화기(19)로부터 수신된 양자화된 프랙셔널 지연 추정치(29)와 동일한 양으로 수신된 신호를 시간상에서 수학적으로 쉬프트한다. 이상적인 보간기로부터의 출력 신호는 수학식 1에 나와 있다.

[수학식 1]

n은 정수인 시간 지수이고, x(n)은 오버샘플링된 수신 신호(21)이고 는 양자화된 프랙셔널 지연 추정치(29)이고, Sinc 함수는 다음 수학식 2와 같이 정의된다.

[수학식 2]

보간 피드백 루프(35)를 거치는 최초 반복의 경우, 양자화된 프랙셔널 지연 추정치(29)가 제로로 리셋되고 그 결과 보간기(14)를 통과하는 수신 신호는 변경되지 않은 상태로 유지된다. 보간기(14)의 동작 및 양자화된 프랙셔널 지연 추정치(29)(즉, 값 )의 공식과 관련하여, 보간 피드백 루프(35)의 두 번째 및 그 이후의 반복을 참고하여 이하에서 상세히 설명하겠다.

수신 신호(21)가 보간기에 의해 처리된 이후에 다운샘플러(15)는 오버샘플링 계수 L에 의해 수신 신호(21)의 오버샘플링 레이트를 감소시킨다. 코드 트래커(10)는 보간기(14)와 함께 1 이상의 정수값 L의 샘플링 레이트로 동작하는 수신기에 적용될 수 있다. 코드 추적기(10)가 타이밍 조정을 수행하는 샘플링 레이트의 최적 범위는 1 ≤L ≤8이다. L = 1 인 경우는 오버샘플링이 없는 경우에 해당한다. 반면에 샘플링 레이트가 정수 L ≥8 에 관련된다면, 타이밍 에러는 1/16Tc의 차수인 값으로 감소된다. 이에 의해 보간기 유닛(14)의 기여가 크게 감소하고, 다운샘플러(15)를 통과하는 단순한 샘플 쉬프트가 그 자체로 충분해지기 시작한다. 그러나, L ≥8과 같은 높은 오퍼샘플링 레이트는 수신기 리소스의 과도한 전력 소모를 초래하기 때문에 더 낮은 샘플링 레이트로 동작하고, 도 1에 의한 코드 추적기(10)로 코드 추적을 수행하는 것이 유리하다.

다운-샘플러(15)는 샘플링 레이트를 칩 레이트로 변환하고, 다운-샘플러(15)의 출력에서는, 샘플링 레이트 주기 T _s 가 칩 레이트 주기 T _c 와 동일하다. 그러므로, 다운-샘플러(15)의 출력은 z(n) 에 의하여 다음과 같이 표현될 수 있다.

[수학식 3]

여기서, k 는 다운-샘플러(15)의 기저점(26)을 나타내는 정수이다. 예컨대, 샘플링 레이트 팩터 인 오버-샘플링 신호에 대하여, 다운-샘플러(15) 이전의 샘플링 레이트의 주기는 이고, 반면에, 다운-샘플링 이후에는, 이다. 초기에, 기저점(26)은 영으로 설정된다. 값 k 의 유도는 수학식 6a 와 6b를 참조하여 이후에 설명될 것이다.

다운-샘플러(15)의 출력은 WTRU 수신기에 의해 처리되는 시간 정정된 출력 신호(23)이다. 전력 측정기(20)는 출력(23)을 처리하고, 그 신호의 전력 측정치를 채널 추정기(11)로 전송하는데, 이 측정치들은 다중경로 채널을 위한 시간 상의 각 경로의 근사 위치들을 배치하기 위한 입력이 된다. 타이밍 개선을 위하여, 다운-샘플러(15)의 출력(23)은 또한, 코드 추적기(10)의 보간 피드백 루프(35)를 통하여 타이밍 에러 추정기(16)로 계속하는데, 여기서 입력 신호의 타이밍 에러가 측정되어서, 타이밍 에러 추정(24)으로서 전송된다. 타이밍 에러 추정기(16)는 공지된 다양한 타이밍 에러 추정 알고리즘들에 따라 동작할 수 있다. 바람직한 실시예는 얼리-레이트 게이트 동기화기를 사용한다.

다음으로, 루프 필터(17)는 지연 추정(25)을 발생하기 위하여 타이밍 에러 추정(24)을 수신한다. 루프 필터(17)의 종류의 선택은 채널 조건에 달려 있다. 그러나, 본 발명이 사용하는 특정한 루프 필터에 대한 제한은 없다. 바람직하게는 루프 필터(17)는 제1차 또는 제2차 필터이다. 예컨대, 공지된 비례 적분기(PI) 필터가 루프 필터(17)로서 사용된다. 또한, 제1차 AR(Auto Regressive) 필터가 루프 필터(17)로서 사용된다.

도 2는 제2차 PI 필터(50), 어큐뮬레이터(56) 및 반전 승산기(57)를 포함하는 루프 필터(17)를 위한 바람직한 구성을 도시하고 있다. PI 필터(50)는 적분기(51)를 포함하는데, 이 적분기는 승산기(52) 및 어큐뮬레이터(53), 승산기(54) 및 가산기(55)를 포함한다. 승산기들(52 및 54)은 상수 a와 b를 각각 타이밍 에러 추정(24) 입력에 인가하는데, PI 필터(50)의 입력에서 분할된다. 타이밍 에러 추정(24) 입력은 적분기(51)에 의해 적분되는 반면, 적분기(51)에 병렬로 상수 a에 의해 곱해진다. 병렬 출력들은 PI 필터 출력을 발생하기 위하여 가산기(554)에 의해 가산된다. 다음으로, PI 필터 출력은 어큐뮬레이터(56)에 의해 어큐뮬레이트되고, 상수 -c를 가지고 승산기(57)에 의하여 처리된다. 승산기(57) 내의 상수 c의 부호 역전으로 인하여 반대 방향으로의 타이밍 정정이 야기되는데, 이는 도 1에 도시된 바와 같이, 음의 피드백 시스템에 유용한, 신호 내의 타이밍 에러 추정(24)을 보상한다. 루프 필터(17)의 순서에 따라서, 코드 추적기(10)는 제1, 제2 또는 더 높은 차수의 피드백 루프를 포함할 수 있다. 승산기(57)의 출력은 지연 추정(25)이다.

루프 필터(17)의 출력 지연 추정(25)은 다음과 같이 T _d 로 표현된다.

[수학식 4]

여기서, T _c 는 타이밍 에러 추정(16)으로부터의 타이밍 에러 추정이고, 는 선형 연산자이다. 지연 추정(25)은 처리를 위하여 보간기 제어기(18)로 전달된다.

보간기 제어기(18)는 다음 두개의 기능을 수행한다 : 지연 추정(25) 범위를 조정하고, 보간기 계수들을 최소화함. 우선, 코드 추적기(10)의 레이트를 위한 동작 범위 내에서 지연 추정(25)을 유지하는 것에 관하여, 이 동작 범위는 타이밍 에러 추정기(16)의 특정한 선택에 달려 있다. 예컨대, 얼리-레이트 게이트 동기화기 타입 타이밍 에러 추정기(16)에 있어서, 동작 범위 샘플링 주기는 - T _c 에서 T _c 로 제한된다. 신호 타이밍 편향을 타이밍 에러 추정기(16)의 작업 범위로 제한하는데에는 두가지 방식이 존재한다. 첫째, 이것은 지연 추정(25)에 비례하여 시간 상 다운-샘플러(15)의 기저점(26)을 쉬프트하여 달성될 수 있다. 그러나, 이것은 전제 수신기에 대한 프레임의 시작을 변경하는 것에 대응한다. 만약 수신기로의 오직 하나의 직접 전송 경로가 존재한다면 실현될 수 있다. 그러나, 다중-경로 환경에서, 지연 추정(25)의 반대 방향으로, 관심 경로에 전용하는 코드 추적기(10)의 코드 생성기(13)를 쉬프트하는 것이 바람직하다.

타이밍 에러 추정기(16) 구현과 별로도, 수신 신호(21)의 타이밍 에러 추정(24)이 수신기 내의 기준 코드에 관하여 측정되는데, 이는 코드 생성기에 의해 발생된다. 보간기 제어기(18)는 지연 추정(25)을 모니터하고, 소정의 범위 밖에 있는 경우마다, 반대 방향으로 코드 생성기(13)를 쉬프트한다. 코드 생성기(13)는 주기 T _c 를 가지고 있는 집 레이트로 동작하기 때문에, 쉬프트의 최소량은 칩 지속 시간 즉, T _c 과 동일하다. 그러므로, 지연 추정(25)이 거나, 가 될 때마다, 코드 쉬프트(28)를 실행하는 것이 바람직하다.

실제 통신 시스템의 구현에 있어서, 기지국과 이동 WTRU 수신기 간의 경로의 상대적인 지연은 시간에 걸쳐 변할 수 있다. 주로, 이것은 다음의 이유들로 인하여 발생할 수 있다. 첫째, 이동 WTRU 수신기의 이동은 시간 상의 지연 추정(25)의 변화를 가져올 수 있다. 일정한 속도로 이동하는 이동 WTRU 수신기에 있어서, 타이밍 에러의 제1차 변화가 존재한다. 두번째 이유는 기지국과 이동 WTRU 수신기 간의 국부 발진기 주파수 차이들이다. 이것은 또한 지연 추정(25)에서의 제1차 변화를 가져온다. 이러한 효과들 모두는 누적된다. 그러나, 타이밍 에러 변화는 제1차 변화로 제한되지 않는다. N 차 변화들을 갖는 코드 추적기(10)에 있어서, 보간기 제어기(18)가 만약 필요하다면, N-1 차 변화에 후속될 수 있고, 필요할 때마다 코드 쉬프트를 실행한다.

낮은 신호대잡음비(SNR)와 페이딩 채널 조건들에도 불구하고, 코드 추적기(10)에 의한 코드 쉬프트 결정은 확고하다. 잡음 및 간섭에 기인한 발진 코드 쉬프트 동작들을 제거하기 위하여, 간단한 히스테리시스(hysteresis) 로직이 사용된다. 발진기 드리프트 및 일정한 속도 이동 WTRU 동작과 관련한 지연 추정(25) 변화가 도 3a 및 3b에 도시되어 있다.

선형으로 변하는 시간 지연에 대한 주기적인 시간 쉬프트로 인하여 시간 쉬프트는 결과적으로 톱니파형의 구조가 된다. 도 3a에 도시된 바와 같이, 지연 추정(delay estimate; 25)은 선형으로 증가한다. 피크 천이는 코드 쉬프트(28)에서 발생하며, 피크 T_c/2 + Δ에서 코드 쉬프트(28)는 음의 방향으로 구현되어 증가하는 지연 추정(25)에 대해 보상한다. 역으로 도 3b에서, 선형으로 감소하는 지연 추정(25)은 양의 코드 쉬프트(28)에 의해 보상된다. 시간 지연(25)의 선형 변화가 도 3a 및 3b에 도시되고 있지만, 코드 추적기(10)는 지연 추정(25)의 선형 변화들에 제한되지 않고 지연 추정(25) 갱신의 임의의 유형의 변화에 유리하게 작용할 것임에 주목한다. 코드 쉬프트(28)는 이전에 설명된 바와 같이 지연 또는 전진(advance) 중 어느 하나와 함께 양 방향으로 일어난다. 도 3a 및 3b에 도시된 바와 같이, Δ의 임의의 작은 값(예를 들면, 0.05T_c)을 이용하여 코드 쉬프트(25) 지점들 주위에서의 발진 동작을 방지할 수 있다.

코드 쉬프트(28)가 발생한 후, 보간기 제어기(18)에 의해 이용되는 새로운 지연 추정값(25)은 다음과 같다.

[수학식 5a]

여기에서, sgn[.]은 코드 쉬프트(28)의 방향(즉, 양, 음, 또는 어느 것도 아님)을 나타내며 다음과 같이 정의된다.

[수학식 5b]

계수들을 최소화하는 보간기 제어기(18)의 제2 기능에 관하여, 최소의 에러를 이루기 위해 유한한 크기를 가진 실제 보간이 최적화된다. 수학식(1)의 이상적인 보간기는 무한개의 계수들을 가지고 있어 실시예로 실현 가능하지 않음을 상기한다. MMSE와 같은 최적화 알고리즘을 통해 유한한 사이즈의 보간기에 대한 최적의 보간기 계수들을 얻음으로써 근사화 에러를 최소화할 수 있다. 이는 다음 문단에서 상세히 설명된다. 그러나, 유한 사이즈 보간기로 인한 근사화 에러는 또한 프랙셔널(fractional) 지연 추정(27)을 가능하면 많이 최소화함으로써 감소될 수 있다. 그러므로 보간기 제어기(18)는 이러한 것을 이루도록 구성된다. 코드 쉬프트 프로세싱 이후의 지연 추정(25)은 다음과 같이 쓸 수 있다.

[수학식 6a]

여기에서, k는 다음과 같이 정의된다.

[수학식 6b]

연산 은 x의 가장 큰 정수를 나타낸다. k의 값은 에 존재하는 오버 샘플링된 샘플링 시간들의 수에 대응한다. 그러므로, 의 지연 또는 앞섬은 k 샘플들에 상당하는 양 만큼 오버 샘플링된 입력 신호의 샘플링 쉬프트에 대응한다. 이러한 쉬프트는 수학식(3)에 도시된 바와 같이 정수 k만큼 다운 샘플러의 기저 지점(26)을 쉬프트하여 용이하게 달성된다. 기저 지점(26) 쉬프트 후, 남아 있는 잔존 시간 쉬프트는 다음과 같다.

[수학식 7]

보간기(14)는 T_s의 샘플링 레이트로 정규화되므로, 보간기(14)로 가는 값는 양자화된 후(즉, )의 프랙셔널 지연 추정(27)이다. 또한, 지연 추정(25)을 분해한 후(즉, 수학식(6a)의 값 및 수학식(6b)의 값 k), 프랙셔널 지연 추정(27)은 범위로 한정된다는 사실에 주목하는 것은 중요하다. 범위를 이렇게 한정함으로써 프랙셔널 지연 추정(27)을 최소한도로 유지하고, 원하는 감소된 보간 에러를 달성한다.

보간 제어기(18)의 동작을 예시하면, 다음과 같은 예가 제시된다. 필터링된 타이밍 에러 추정(25)이 이고 오버 샘플링 레이트는 L = 4 라고 가정한다. 그러므로, 샘플링 레이트는 이다. 수학식(5a 및 5b)에 따라, 코드 쉬프트(28)가 요구되고, 따라서, 코드 쉬프트된 지연 추정(25)은 이다. 수학식(6b)로부터 기저 지점(26)은 k = -1이고, 수학식(6a)로부터 프랙셔널 지연 추정(27)은 이다.

양자화기(quantizer; 19)는 보간 피드백 루프(35)의 최종 잔존 스테이지이다. 프랙셔널 지연 추정(27)은 보간기에 의해 이용되기 이전에 양자화기(19)에 의해 양자화된다(즉, 이산화된다). 양자화기(19)는 보간기 계수들의 계산을 제한하여 지연 추정(25)이 갱신될 때마다 계산을 회피하도록 하는데 유용하다. 양자화기(19)는 이용 가능한 양자화된 프랙셔널 지연 추정 값들의 집합에 관련되는 미리 계산된 보간기 계수들을 저장하는 검색 테이블을 포함한다. 이러한 검색 테이블은 보간의 계산 복잡성을 감소시키고 또한 프로세싱 속도를 증가시킨다. 양자화기(19)는 요구되는 타이밍 정확성 및 오버 샘플링 레이트 L에 기초하여 프랙셔널 지연 추정을 양자화하기 위해 다수의 레벨을 결정한다. 타이밍 조정을 위한 요구되는 타이밍 정확도는 이며, 여기에서 Q는 양의 정수이다. 그 결과 필요한 양자화 단계 사이즈는 이 된다. L의 오버 샘플링 레이트에 대해, 이는 범위에 대해 양자화 레벨에 대응한다. 예를 들면, Q = 32 및 L = 4 에 대해, 타이밍 조정을 위한 요구되는 타이밍 정확도는 이고, 양자화기(19)는 = 8 레벨을 갖는다. 상기 예에 따라, 프랙셔널 지연 추정(27)이 인 경우, 양자화된 지연은 양자화기(19)의 검색 테이블로부터 가장 가까운 동등한 값을 선택하는 것으로부터 결정될 것이다. 이는 레벨 8 양자화기이므로, 이용 가능한 값들은 양자화된 프랙셔널 지연 추정들의 다음의 집합으로부터 있게 된다: [-1. -0.75, -0.5, -0.25, 0.25, 0.5, 0.75, 1](값 0 은 어떠한 보간도 초래하지 않기 때문에 전혀 이용되지 않는다.) -0.44 는 -0.5 에 가장 근접하므로, 선택된 양자화된 프랙셔널 지연 추정(29)은 이후 이며, 보간기(14)에 전달된다.

보간 피드백 루프(35)의 초기 반복 이후, 지연 추정 및 보간 동작은 계속적으로 반복되어 타이밍 에러에 있어서 변화들을 추적할 수 있다.

보간기(14)로 돌아와서, 수학식(1)의 유한한 보간이 이제 설명될 것이며, 보간기(14)가 수신 신호(21)를 초기에 처리할 때와 달리 인 양자화된 프랙셔널 지연 추정(29)을 처리하는 보간기(14)를 포함한다.

수학식 1에서 보는 바와 같이, 이상적인 보간은 무한 길이 가법이다. 효율적인 보간기 구현을 위하여, 수학식 1의 유한 가법을 수행하여야 한다. 아래의 수학식 8a는 다음과 같은 출력 의 유한한 표현을 보여준다.

[수학식 8a]

상기에서 는 보간 계수들을 나타내며, 다음으로부터 유도된다.

[수학식 8b]

무한 길이 필터인 이상적인 보간기의 주파수 응답은 다음과 같다.

[수학식 9]

출력 신호 에러 는 다음과 같이 이상적 보간기 출력과 보간기의 유한한 표현 사이의 차이로 정의된다.

[수학식 10]

양자화된 프랙셔널 지연 평가(29)에 대한 모든 가능한 값들에 대하여, 최적의 FIR 보간기의 계수 는 아래의 수학식 11을 최소화함으로써 결정된다. 사용된 최적화 방법은 최소 평균 제곱 에러(MMSE:Minimum Mean Squre Error) 접근법이다. 관심있는 밴드폭 F=w/2n은 1/(2T_S)보다 작기 때문에 수학식 10에 Parseval의 관계를 적용한다.

[수학식 11]

수학식 11은 FIR 필터의 MMSE 버전을 나타내고, 이것은 보간기(14)에 대한 바람직한 보간기 타입이다. 수학식 11은 여러 다른 솔루션들을 가진다. 예를 들면, Fletcher-Powel 방법은 수학식 11을 해결하는데 사용될 수 있다. 본 발명의 실시예들은 수학식 11의 특정한 솔루션에 제한되지 않음을 유의해야 한다. (M1=M) 및 (M2=M-1)가 총 2M 개의 계수들에 대하여 선택되어지는 경우에 최소 에러 가 달성된다. 수학식 12의 계수들로서, 최적 MMSE FIR 필터 보간기(14)는 다음의 수학식으로써 표현될 수 있다.

[수학식 12]

당업자는 보간기 계수들이 =0.5 근처에서 대칭이라는 것을 알고 있으며, 이것은 다음과 같이 표현될 수 있다.

[수학식 13]

수학식 11을 실시간으로 해결하는 것은 불가능하므로, 수학식 11은 모든 가능한 값들에 대하여 미리 해결되고, 미리 결정된 계수들이 양자화기(19)의 룩업 테이블에 저장된다. 이것은 크기 의 실수 엔트리들의 룩업 테이블을 가져오며, 여기서 Q/L은 양자화기 레벨의 숫자이다. 그러나, =0 인 경우는 보간이 전혀 없기 때문에, 양자화기(19) 룩업 테이블로부터 배제된다. 수학식 13의 대칭 특성을 이용함으로써, 룩업 테이블의 크기를 실수 로서 반으로 줄일 수 있다. 택일적으로, 다항 보간기와 같은, 구현되는 보간기 구조에 의존하여, 룩업 테이블은 생략되고 실시간 계산으로 대체될 수 있다.

구현시에, 허용되는 보간 에러에 의존하여, M≥1에 대하여 2M개의 계수들이 존재한다. 예를 들면, 얼리-레이트(early-late) 게이트 동기화기를 포함하는 3GPP의 FDD 호환 이동 WTRU 수신기, 2번 이상의 샘플링(L=2), 및 도 2에 도시한 누산기와 케스케이딩된 PI 필터를 포함하는 2차 루프 필터에 대한 코드 트랙커 설계는 각 양자화기 레벨마다 M = 2, 즉 총 4개의 계수들을 갖게 된다. TC/16(즉, Q=16)의 요구되는 정확도에 대하여, 사용되는 양자화기 레벨의 숫자는 8이다.

본 발명에 따라 보간을 최적화함으로써, 제한된 수의 계수들을 사용함에도 불구하고 효율적으로 타이밍 에러를 줄이는 바람직한 결과를 가져온다. 본 발명은 다중 경로 페이딩 채널 및 레이크 수신기를 참조하여 설명되었지만, 이러한 응용들에 제한되어 구성되어서는 안된다. 코드 추적기(10)의 택일적 실시예들은 다항 FIR 보간기, 선형 보간기, 및 라그랑제 보간기와 같은 타입 중에서 하나의 보간기를 포함하지만, 여기에만 제한되는 것은 아니다.

도 1은 최적화된 보간과 함께 코드 추적기(code tracker)를 도시한 블럭도.

도 2는 루프 필터(loop filter)를 도시한 블럭도

도 3은 코드 추적기의 코드 쉬프팅(shifting)을 도시한 타이밍도.

Claims

수신 신호가 기준 코드에 대해 타이밍 에러를 갖는 무선 통신 시스템의 송신기로의 타이밍 동기화를 위한 수신기의 디지털 타이밍 동기화기로서,

상기 수신 신호의 최초 코드 위상을 추정하도록 구성된 채널 추정기와;

정수 증가에 의하여 조정되는 타이밍 기준 코드를 생성하도록 구성된 코드 생성기와;

상기 타이밍 에러의 보간(interpolation)과 정정(correction)을 위하여 구성된 보간 피드백 회로로서, 상기 보간은 정수 코드 쉬프트, 양자화된 프랙셔널 지연 추정값들과 그들의 관련된 사전결정된 보간기 계수들의 룩-업 테이블로부터 선택된 양자화된 프랙셔널 지연 추정을 통하여 달성되는 것이고, 상기 보간으로부터 상기 수신 신호의 시간 정정된 버전이 발생되는 것인, 상기 보간 피드백 회로;

를 포함하는 디지털 타이밍 동기화기.
제1항에 있어서, 상기 보간 피드백 회로는,

프랙셔널 지연 또는 전진에 의하여 시간 상 상기 수신 신호를 쉬프트하도록 구성된, 샘플링 레이트로 정규화된(normalized) 보간기와;

상기 보간 피드백 회로의 출력 신호와 상기 타이밍 기준 코드 간의 타이밍 차이에 기반하여 타이밍 에러 추정을 결정하는 타이밍 에러 추정기와;

상기 타이밍 에러 추정에 응답하여, 상기 타이밍 에러 추정의 반대 방향으로 정수 코드 쉬프트 신호를 발생시켜 상기 코드 생성기로 전달하여, 보간 계수들을 결정하기 위하여 사전결정된 범위 내에서 프랙셔널 지연 추정을 발생시키도록 구성된 보간기 제어기와;

사전결정된 양자화된 프랙셔널 지연 추정값들과 관련되어 저장된 보간기 계수들을 가진 룩-업 테이블을 구비하고, 상기 프랙셔널 지연 추정에 가장 가까운 양자화된 프랙셔널 지연 추정값을 상기 룩-업 테이블로부터 선택하도록 구성된 양자화기;

를 포함하는 디지털 타이밍 동기화기.
제2항에 있어서, 상기 보간 피드백 회로는,

상기 타이밍 에러 추정의 반대 부호의 값을 가지고 지연 추정값을 발생하기 위하여 상기 타이밍 에러 추정을 필터링하는 필터를 더 포함하고, 이에 의해 상기 보간기 제어기는 상기 타이밍 에러 추정기 구성과 관련된 사전결정된 동작 범위 내에서 상기 지연 추정을 조절하는 것인, 디지털 타이밍 동기화기.
제3항에 있어서, 상기 보간 피드백 회로는,

상기 보간기 제어기에 응답하여, 상기 수신 신호 및 상기 지연 추정의 샘플링 레이트비에 관련된 기저점에 따라서, 오버샘플링 팩터에 의하여 상기 수신 신호의 샘플링 레이트를 감소시키도록 구성된 다운-샘플러(down-sampler)를 더 포함하는 것인 디지털 타이밍 동기화기.
제2항에 있어서, 상기 보간기는 MMSE 최적화된 FIR 보간기인 것인 디지털 타이밍 동기화기.
제1항에 있어서, 상기 수신 신호는 복수의 경로들을 포함하고,

상기 보간 피드백 회로는,

상기 추정된 최초 코드 위상을 처리하고 잡음 임계치에 대한 신호 및 잡음 전력을 추정하여, 상기 코드 생성기가 상기 기준 코드를 전개하는 최초 코드 위상을 발생시키도록 구성된 후처리기를 더 포함하는 것인,

디지털 타이밍 동기화기.
제1항에 있어서, 상기 프랙셔널 지연 추정을 위한 상기 사전결정된 범위는 (-1)과 (1) 사이인 것인 디지털 타이밍 동기화기.
제1항에 있어서, 상기 수신 신호는 팩터 L에 의하여 오버-샘플링된 것이고, 양자화된 프랙셔널 조정값들의 상기 사전결정된 수는 타이밍 조정을 위한 상기 소정의 타이밍 정확도 T/Q에 따라 결정된 양자화 레벨들의 Q/L 수이고, T 는 상기 샘플링 주기를 나타내고, Q 과 L 은 양의 정수인 것인 디지털 타이밍 동기화기.
제1항에 따른 디지털 타이밍 동기화기를 포함하는 수신기.
제1항에 따른 디지털 타이밍 동기화기를 포함하는 무선 송/수신기.
수신 신호가 기준 코드에 관한 타이밍 에러를 갖는, 무선 통신 시스템에서 수신기를 송신기에 디지털 타이밍 동기화시키는 방법에 있어서,

상기 수신 신호의 최초 코드 위상을 추정하는 단계와;

정수 증가에 의하여 조정될 수 있는 타이밍 기준 코드를 생성하는 단계와;

상기 타이밍 에러를 보간하고 정정하는 단계로서, 상기 보간은 정수 코드 쉬프트, 양자화된 프랙셔널 지연 추정값들과 그들의 관련된 사전결정된 보간기 계수들의 룩-업 테이블로부터 선택된 양자화된 프랙셔널 지연 추정을 통하여 달성되는 것이고, 상기 보간으로부터 상기 수신 신호의 시간 정정된 버전이 발생되는 것인, 상기 보간 및 정정 단계;

를 포함하는 디지털 타이밍 동기화 방법.
제11항에 있어서,

상기 보간 및 정정 단계는,

프랙셔널 지연(delay) 또는 전진(advancement)에 의하여 시간 상으로 상기 신호를 쉬프트하는 단계와;

상기 수신 신호의 상기 시간 정정 버전과 상기 타이밍 기준 코드 간의 타이밍 차이에 기반하여 타이밍 에러 추정을 결정하는 단계와;

상기 타이밍 에러 추정의 반대 방향으로 정수 코드 쉬프트 신호를 발생시키는 단계와;

보간 계수들을 결정하기 위하여 사전결정된 범위 내에서 프랙셔널 지연 추정을 발생시키는 단계와;

사전결정된 양자화된 프랙셔널 지연 추정값들과 관련된 보간기 계수들을 룩-업 테이블에 저장하는 단계와;

상기 프랙셔널 지연 추정에 가장 가까운 양자화된 프랙셔널 지연 추정값을 상기 룩-업 테이블로부터 선택하는 단계;

를 포함하는 디지털 타이밍 동기화 방법.
제12항에 있어서, 상기 보간 단계는,

상기 타이밍 에러 추정의 반대 부호의 값을 가지고 지연 추정값을 발생시키기 위하여 상기 타이밍 에러 추정을 필터링하는 단계를 더 포함하고, 이에 의해 상기 지연 추정은 상기 타이밍 에러 추정기 구성과 관련된 사전결정된 동작 범위 내에서 조절되는 것인, 상기 필터링 단계를 더 포함하는 것인, 디지털 타이밍 동기화 방법.
제13항에 있어서, 상기 보간 단계는, 상기 수신 신호 및 상기 지연 추정의 샘플링 레이트비에 관련된 기저점에 따라서, 오버샘플링 팩터에 의하여 수신 신호의 상기 샘플링 레이트를 감소시키는 단계를 더 포함하는 것인, 디지털 타이밍 동기화 방법.
제11항에 있어서, 상기 수신 신호는 복수의 경로들을 포함하고,

상기 보간 단계는 상기 추정된 최초 코드 위상을 처리하고, 잡음 임계치에 대하여 신호 및 잡음 전력을 추정하며, 상기 코드 생성기가 상기 기준 코드를 전개하는 최초 코드 위상을 발생시키는 단계를 더 포함하는 것인, 디지털 타이밍 동기화 방법.
제12항에 있어서, 상기 프랙셔널 지연 추정을 위한 상기 사전결정된 범위는 (-1) 와 (1) 사이에 있는 것인 디지털 타이밍 동기화 방법.