KR20050093344A

KR20050093344A - Method of forming a trench for a buried channel transistor

Info

Publication number: KR20050093344A
Application number: KR1020040018648A
Authority: KR
Inventors: 김대웅
Original assignee: 삼성전자주식회사
Priority date: 2004-03-19
Filing date: 2004-03-19
Publication date: 2005-09-23

Abstract

매몰 채널형 트랜지스터용 트렌치 형성 방법이 개시되어 있다. 기판 상에 식각 선택비를 갖는 제1 물질막과 제2 물질막을 순차적으로 형성하고, 상기 제2 물질막을 식각하여, 상기 제1 물질막의 표면을 노출시키는 제2 개구부가 구비된 제2 물질패턴을 형성한다. 상기 제2 물질패턴을 마스크로 상기 제1 물질막을 등방성 식각하여, 상기 기판의 표면을 노출시키고 상기 제2 개구부보다 긴 폭을 갖는 제1 개구부가 구비된 제1 물질패턴을 형성한 후, 상기 제1 물질패턴과 제2 물질패턴을 마스크로 상기 기판의 노출 표면을 식각하여, 라운딩된 상측 에지를 갖는 트렌치를 형성한다. 이와 같이 매몰 채널형 트랜지스터용 트렌치를 형성하여 트렌치 깊이를 일정하게 유지하고, 트렌치의 상측부 에지를 완만하게 형성함으로써 누설 전류를 감소시킨다.A trench forming method for a buried channel transistor is disclosed. A second material pattern having a second opening for exposing a surface of the first material layer is formed by sequentially forming a first material layer and a second material layer having an etching selectivity on the substrate, and etching the second material layer. Form. The first material layer isotropically etched using the second material pattern as a mask to form a first material pattern including a surface of the substrate and having a first opening having a width longer than that of the second opening. The exposed surface of the substrate is etched using the first material pattern and the second material pattern as a mask to form a trench having a rounded upper edge. The trench for the buried channel transistor is formed to maintain the trench depth uniformly, and the upper edge of the trench is gently formed to reduce the leakage current.

Description

Trench formation method for buried channel transistors {Method of forming a trench for a buried channel transistor}

본 발명은 반도체 소자의 형성 방법에 관한 것이다. 보다 상세하게는 매몰 채널형 트랜지스터를 형성하기 위한 트렌치 형성 방법에 관한 것이다.The present invention relates to a method of forming a semiconductor device. More particularly, the present invention relates to a trench formation method for forming a buried channel transistor.

반도체 장치가 고집적화됨에 따라 소자형성영역, 즉 액티브 영역의 크기가 줄어들게 되었고, 이에 따라 액티브 영역에 형성되는 MOS 트랜지스터의 채널 길이가 서브-마이크론(sub-micron)급 이하로 줄어들게 되었다. MOS 트랜지스터의 채널 길이가 짧아짐에 따라, 채널 영역에서의 전계나 전위에 미치는 소오스 및 드레인의 영향이 현저해진다. 이러한 현상을 단채널 효과(short channel effect)라 한다.As the semiconductor device is highly integrated, the size of the device formation region, that is, the active region, is reduced, and thus the channel length of the MOS transistor formed in the active region is reduced to sub-micron level or less. As the channel length of the MOS transistor becomes shorter, the influence of the source and the drain on the electric field and potential in the channel region becomes remarkable. This phenomenon is called a short channel effect.

단채널 효과의 대표적인 예로는 역치 전압(threshold voltage; Vt)의 저하이다. 이는 게이트 길이가 짧아짐에 따라 채널 영역이 게이트 전압 뿐만 아니라 소오스 및 드레인 영역의 공핍층 전하나 전계 및 전위 분포의 영향을 크게 받게 되기 때문이다.A representative example of the short channel effect is a drop in threshold voltage (Vt). This is because as the gate length becomes shorter, the channel region is greatly influenced by the depletion layer charge, the electric field, and the potential distribution of the source and drain regions as well as the gate voltage.

역치 전압의 저하 이외에도 소오스/드레인 간 내압(breakdown voltage)의 저하도 단채널에 수반되는 큰 문제이다. 드레인 전압이 증가할수록 이에 비례하여 드레인의 공핍층이 증가하여 드레인 공핍층이 소오스에 근접해지는데, 게이트 길이가 짧아지면 드레인 공핍층과 소오스 공핍층이 완전히 연결되어 버린다. 이 상태에서는 드레인 전계가 소오스 측에까지 영향을 미쳐서 소오스 근방의 확산 전위를 저하시키기 때문에, 채널이 형성되어 있지 않아도 소오스와 드레인간에 전류가 흐르게 된다. 이것이 펀치쓰루우(punchthrough)라고 불리는 현상인데, 펀치쓰루우가 일어나기 시작하면 포화 영역에서도 드레인 전류가 포화되지 않고 급격히 증가하게 된다.In addition to the lowering of the threshold voltage, the lowering of the breakdown voltage between the source and drain is also a big problem associated with the short channel. As the drain voltage increases, the drain depletion layer increases in proportion to the drain, and the drain depletion layer approaches the source. When the gate length becomes short, the drain depletion layer and the source depletion layer are completely connected. In this state, the drain electric field affects the source side to lower the diffusion potential in the vicinity of the source, so that a current flows between the source and the drain even when no channel is formed. This is a phenomenon called punchthrough. When a punchthrough begins to occur, the drain current does not saturate even in the saturation region and increases rapidly.

또한, 채널의 길이가 짧아짐에 따라 반도체 소자 내에는 고전계가 가해지고 이로 인해 핫 캐리어(hot carrier)가 발생한다. 핫 캐리어는 충돌이온화를 일으켜 핫 캐리어가 산화막으로 침투하게 되므로 산화막이 열화되게 된다. In addition, as the length of the channel becomes shorter, a high electric field is applied to the semiconductor device, which causes hot carriers. Since the hot carriers cause collision ionization and the hot carriers penetrate into the oxide film, the oxide film is deteriorated.

따라서, 물리적으로 채널의 길이를 증가시켜, 상기 단채널 효과를 방지하기 위해 매몰 채널형 트랜지스터의 형성 방법이 알려져 있다.Therefore, a method of forming a buried channel transistor is known to physically increase the length of a channel and prevent the short channel effect.

도1은 종래 기술에 따른 매몰 채널형 트랜지스터용 트렌치를 설명하기 위한 단면도이다.1 is a cross-sectional view for explaining a trench for a buried channel transistor according to the prior art.

도1을 참조하면, 종래 기술에 의한 매몰 채널형 트랜지스터를 형성하기 위한 트렌치는 상측부 에지 부위(A)가 완만하지 않고 예리하게 형성될 수 있다. 상기 에지 부위(A)는 트렌치의 측벽과 기판(100)의 주표면과의 교차하는 부위로 정의된다. 이 경우, 상기 에지 부분(A) 상에 적층되는 게이트 산화막이 타 부위와 비교하여 얇아지게 됨에 따라 상기 에지 부위(A)에 전기장이 집중될 뿐만 아니라, 누설 전류가 증가하고 항복 전압이 감소하여 반도체 소자의 전기적 특성이 저하되는 단점이 있다.Referring to FIG. 1, a trench for forming a buried channel transistor according to the prior art may be formed with a sharp upper edge portion A without being smooth. The edge portion A is defined as the intersection of the sidewalls of the trench and the major surface of the substrate 100. In this case, as the gate oxide layer stacked on the edge portion A becomes thinner than other portions, the electric field is concentrated on the edge portion A, the leakage current increases and the breakdown voltage decreases, thereby increasing the semiconductor thickness. There is a disadvantage that the electrical characteristics of the device is degraded.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 매몰 채널형 트랜지스터의 게이트 전극을 형성하기 위한 완만한 상측부 에지를 갖는 매몰 채널형 트랜지스터용 트렌치 형성 방법을 제공하는데 있다. An object of the present invention for solving the above problems is to provide a trench forming method for a buried channel transistor having a smooth upper edge for forming the gate electrode of the buried channel transistor.

상기 본 발명의 목적을 달성하기 위하여 본 발명은, 기판 상에 식각 선택비를 갖는 제1 물질막과 제2 물질막을 순차적으로 형성하는 단계; 상기 제2 물질막을 식각하여, 상기 제1 물질막의 표면을 노출시키는 제2 개구부가 구비된 제2 물질패턴을 형성하는 단계; 상기 제2 물질패턴을 마스크로 상기 제1 물질막을 등방성 식각하여, 상기 기판의 표면을 노출시키고 상기 제2 개구부보다 긴 폭을 갖는 제1 개구부가 구비된 제1 물질패턴을 형성하는 단계; 및 상기 제1 물질패턴과 제2 물질패턴을 마스크로 상기 기판의 노출 표면을 식각하여, 라운딩된 상측 에지를 갖는 트렌치를 형성하는 단계를 포함하는 매몰 채널형 트랜지스터용 트렌치 형성 방법을 제공한다.In order to achieve the object of the present invention, the present invention comprises the steps of sequentially forming a first material film and a second material film having an etching selectivity on the substrate; Etching the second material layer to form a second material pattern having a second opening that exposes a surface of the first material layer; Isotropically etching the first material layer using the second material pattern as a mask to form a first material pattern including a surface of the substrate and having a first opening having a width longer than that of the second opening; And etching the exposed surface of the substrate using the first material pattern and the second material pattern as a mask to form a trench having a rounded upper edge.

본 발명에 의하면, 제1 물질패턴 및 제1 물질패턴에 대하여 언더컷된 제2 물질패턴을 마스크로 이용하여 등방성 식각하여 라운딩된 상측 에지를 갖고, 양호한 프로파일을 갖는 트렌치를 형성할 수 있다. 따라서, 기판 상 및 상기 트렌치의 측면과 저면에 도포되는 게이트 산화막을 균일하게 형성하여 반도체 소자의 전기적 특성을 향상시키게 된다. According to the present invention, a trench having an upper edge rounded isotropically by isotropic etching using a first material pattern and a second material pattern undercut with respect to the first material pattern as a mask can be formed. Therefore, the gate oxide layer is uniformly formed on the substrate and on the side and bottom surfaces of the trench to improve the electrical characteristics of the semiconductor device.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2e는 본 발명의 실시예에 의한 매몰 채널형 트랜지스터용 트렌치 형성 방법을 설명하기 위한 단면도들이다.2A to 2E are cross-sectional views illustrating a trench forming method for a buried channel transistor according to an embodiment of the present invention.

도2a는 제1 물질막(110)과 제2 물질막(120)을 순차적으로 형성하는 단계를 도시하는 단면도이다. 2A is a cross-sectional view illustrating a step of sequentially forming the first material film 110 and the second material film 120.

먼저, 반도체 기판(100)을 준비하고 통상의 소자 분리 공정으로 필드 산화막(105)을 형성하여 상기 기판(100)을 액티브 영역과 필드 영역으로 구분한다. 이어서, 기판(100) 전면에 제1 물질막(110)을 증착한다. 상기 제1 물질막(110)은 50 내지 200 Å의 두께를 갖도록 할 수 있으며, 그 두께는 필요한 트렌치 상측 에지의 곡률 반지름에 따라 조절될 수 있다. First, the semiconductor substrate 100 is prepared and a field oxide film 105 is formed by a conventional device isolation process to divide the substrate 100 into an active region and a field region. Subsequently, the first material layer 110 is deposited on the entire surface of the substrate 100. The first material layer 110 may have a thickness of 50 to 200 mm 3, and the thickness may be adjusted according to the radius of curvature of the upper edge of the trench.

상기 제1 물질막(110)은 상부에 적층되는 제2 물질막의 패터닝시 식각 저지막(etch stopper)로 기능한다. 따라서, 상기 제1 물질막(110)은 기판(100)과 후속하는 제2 물질막에 대하여 식각 선택비(etch selectivity)를 갖는 물질로 형성하여야 한다. 예를 들면, 제2 물질막이 폴리실리콘막인 경우, 제1 물질막(110)은 산화물로 형성하는 것이 바람직하다. 제1 물질막(110)을 산화물로 형성하는 경우, 산화 분위기에서 상기 기판(100) 상의 노출된 실리콘과 산화제(oxidant)와의 산화(oxidation) 반응에 의하여 산화막을 형성할 수 있다. The first material layer 110 functions as an etch stopper when patterning the second material layer stacked thereon. Therefore, the first material layer 110 should be formed of a material having an etch selectivity with respect to the substrate 100 and the subsequent second material layer. For example, when the second material film is a polysilicon film, the first material film 110 is preferably formed of an oxide. When the first material layer 110 is formed of an oxide, an oxide layer may be formed by an oxidation reaction between exposed silicon on the substrate 100 and an oxidant in an oxidizing atmosphere.

이후, 상기 제1 물질막(110) 상에 제2 물질막(120)을 형성한다. 상기 제2 물질막(120)은 트렌치 형성을 위한 식각시 식각 마스크의 역할을 한다. 따라서, 기판(100)과의 식각 선택비를 갖는 물질인 폴리실리콘으로 형성할 수 있다. 상기 폴리실리콘막은 500 내지 700℃의 온도와 0.3 내지 1.5 Torr의 압력에서 SiH₄의 분해 반응을 이용하는 LPCVD(Low Pressure Chemical Vapor Deposition) 방법으로 형성한다. 상기 폴리실리콘 막의 두께는 500 내지 2,000 Å를 갖도록 할 수 있으며, 그 두께는 식각 선택비, 트렌치의 깊이에 따라 조절될 수 있다.Thereafter, a second material layer 120 is formed on the first material layer 110. The second material layer 120 serves as an etching mask during etching for forming trenches. Therefore, it may be formed of polysilicon, which is a material having an etching selectivity with respect to the substrate 100. The polysilicon film is formed by a low pressure chemical vapor deposition (LPCVD) method using a decomposition reaction of SiH ₄ at a temperature of 500 to 700 ° C. and a pressure of 0.3 to 1.5 Torr. The polysilicon film may have a thickness of 500 to 2,000 kPa, and the thickness may be adjusted according to the etching selectivity and the depth of the trench.

도2b는 제2 물질패턴(120a)을 형성하는 단계를 도시하는 단면도이다.2B is a cross-sectional view illustrating a step of forming the second material pattern 120a.

도2b를 참조하면, 제2 물질막(120) 상에 포토레지스트(Photoresist)막(미도시)을 도포한 후, 매몰 채널형 트랜지스터의 게이트 전극을 형성하기 위한 트렌치의 길이와 폭에 따라 포토레지스트 패턴(미도시)을 형성한다. 이후, 상기 포토레지스트 패턴을 식각 마스크로 하여 제2 물질막(120)을 식각하여, 제2 개구부(125)를 갖는 제2 물질패턴(120a)을 형성한다. 따라서, 상기 제2 개구부(125)는 형성될 트렌치의 길이와 폭을 정의하게 된다. Referring to FIG. 2B, after a photoresist film (not shown) is applied on the second material film 120, the photoresist may be formed according to the length and width of the trench for forming the gate electrode of the buried channel transistor. A pattern (not shown) is formed. Thereafter, the second material layer 120 is etched using the photoresist pattern as an etching mask to form a second material pattern 120a having the second opening 125. Thus, the second opening 125 defines the length and width of the trench to be formed.

도2c는 제2 물질패턴(120a)에 대하여 언터컷된 제1 물질패턴(110a)을 형성하는 단계를 도시하는 단면도이다.2C is a cross-sectional view illustrating a process of forming an undercut first material pattern 110a with respect to the second material pattern 120a.

도2c를 참조하면, 상기 제2 물질패턴(120a)을 식각 마스크로 하여 제1 물질막(110)을 등방성 식각(isotropic etch)하여 제1 개구부(115)를 갖는 제1 물질패턴(110a)을 형성한다. Referring to FIG. 2C, the first material pattern 110a having the first opening 115 is formed by isotropic etching the first material layer 110 using the second material pattern 120a as an etch mask. Form.

상기 등방성 식각으로는 주로 습식 식각법(wet etch)을 이용한다. 이때, 제1 물질막(110)이 제2 물질막(120)과 기판(100)에 대한 식각 선택비를 갖는 식각액을 이용하여야 한다. 상술한 바와 같이 제1 물질막(110)으로 산화물과 제2 물질막(120)으로 폴리실리콘을 이용할 경우, HF 용액을 식각액으로 이용하는 것이 바람직하다. 상기 HF 용액은 약 2% 농도를 갖도록 함이 바람직하다.The isotropic etching is mainly used wet etching (wet etch). In this case, the first material layer 110 should use an etchant having an etching selectivity with respect to the second material layer 120 and the substrate 100. As described above, when the oxide is used as the first material layer 110 and the polysilicon is used as the second material layer 120, it is preferable to use an HF solution as an etching solution. Preferably, the HF solution has a concentration of about 2%.

상기 HF용액을 식각액으로 이용하는 습식 식각법에 의하여 산화막을 완전히 제거할 수 있다. 따라서, 산화막이 완전히 제거되지 않은 상태에서 트렌치를 형성할 경우 발생할 수 있는 트렌치 프로파일 불량 현상을 감소시킬 수 있다. The oxide film may be completely removed by a wet etching method using the HF solution as an etching solution. Therefore, it is possible to reduce the trench profile defect that may occur when the trench is formed without the oxide film completely removed.

또한, 상기 등방성 식각에 의하여 제1 개구부(115)를 둘러싸고 있는 제1 물질패턴(110a)을 제2 물질패턴(120a)에 대하여 언더컷을 하여, 상기 제1 개구부는 상기 제2 개구부보다 큰 폭을 갖도록 형성한다. 따라서, 언더컷된 제1 물질패턴(110a)에 의하여, 후속하여 트렌치를 형성하기는 식각 공정 중 트렌치의 측벽이 경사를 가지며, 상기 트렌치의 상측벽 에지 부위가 완만하게 라운딩될 수 있다. 이는, 상기 등방성 식각 공정에서 제2 개구부(125) 부위에 해당하는 기판(100)의 식각 속도(etch rate)가 제1 개구부(115)에 해당하는 기판(100)의 식각 속도(etch rate)보다 높기 때문이다.In addition, the first material pattern 110a surrounding the first opening 115 is undercut with respect to the second material pattern 120a by the isotropic etching, so that the first opening has a larger width than the second opening. It is formed to have. Accordingly, the sidewalls of the trench may be inclined during the etching process, and the upper sidewall edge portion of the trench may be gently rounded by the undercut first material pattern 110a. This is because, in the isotropic etching process, an etch rate of the substrate 100 corresponding to the portion of the second opening 125 is greater than an etch rate of the substrate 100 corresponding to the first opening 115. Because it is high.

도2d는 매몰 채널형 트랜지스터용 트렌치를 형성하는 단계를 설명하기 위한 단면도이다.2D is a cross-sectional view for explaining a step of forming a trench for a buried channel transistor.

상기 제1 물질패턴(110a)과 제2 물질패턴(120a)을 식각 마스크로 하여 기판(100)을 식각하여 트렌치를 형성한다. 바람직하게는 통상의 반응성 이온 식각법 또는 건식 식각법을 이용하여 실리콘 기판(100)을 제거하여 트렌치를 형성할 수 있다. 상기 트렌치의 깊이와 폭은 트랜지스터의 게이트의 구조에 의하여 결정된다.The substrate 100 is etched using the first material pattern 110a and the second material pattern 120a as an etch mask to form a trench. Preferably, the trench may be formed by removing the silicon substrate 100 using a conventional reactive ion etching method or a dry etching method. The depth and width of the trench are determined by the structure of the gate of the transistor.

도2e는 제1 물질패턴(110a)과 제2 물질패턴(120a)을 제거하는 단계를 설명하기 위한 단면도이다. 2E is a cross-sectional view for describing a step of removing the first material pattern 110a and the second material pattern 120a.

상기 제1 물질패턴(110a)과 제2 물질패턴(120a)을 통상의 식각에 의하여 제거한다. 바람직하게는, 플라즈마 등방성 에치에 의하여 트렌치의 상측벽 에지를 추가적으로 라운딩하고, 상기 트렌치 형성을 위한 식각 공정에 의한 기판(100)의 손상을 큐어링할 수 있다. 상기의 방법으로 매몰 채널형 트랜지스터용 트렌치를 완성한다.The first material pattern 110a and the second material pattern 120a are removed by normal etching. Preferably, the upper side wall edge of the trench may be additionally rounded by plasma isotropic etch, and the damage of the substrate 100 may be cured by an etching process for forming the trench. The trench for the buried channel transistor is completed by the above method.

상술한 바와 같이 본 발명에 의하면, 등방성 식각을 통하여 제2 물질패턴에 대하여 언더컷 되도록 제1 물질패턴을 형성한다. 언더컷된 제1 물질패턴에 의하여 트렌치의 상측벽 에지 부위를 라운드한 형태로 형성할 수 있다. 따라서, 트렌치 에지 부위에 전기장의 집중을 방지하고, 누설 전류를 감소시킬 수 있다. As described above, according to the present invention, the first material pattern is formed to undercut the second material pattern through isotropic etching. The upper wall edge portion of the trench may be rounded by the undercut first material pattern. Therefore, it is possible to prevent concentration of the electric field in the trench edge portion and to reduce the leakage current.

또한, 상기 등방성 식각에 의하여 트렌치 내에 제1 물질의 잔류를 방지하여 양호한 트렌치 프로파일을 얻을 수 있다.In addition, the isotropic etching prevents the remaining of the first material in the trench to obtain a good trench profile.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.While the foregoing has been described with reference to preferred embodiments of the present invention, those skilled in the art will be able to variously modify and change the present invention without departing from the spirit and scope of the invention as set forth in the claims below. It will be appreciated.

도 1은 종래 기술에 따른 매몰 채널형 트랜지스터용 트렌치를 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a trench for a buried channel transistor according to the prior art.

도 2a 내지 2e는 본 발명의 실시예에 의한 매몰 채널형 트랜지스터용 트렌치 형성 방법을 설명하기 위한 단면도들이다.2A through 2E are cross-sectional views illustrating a method of forming a trench for a buried channel transistor according to an embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on main parts of drawing

100 : 기판 105 : 필드 산화막100 substrate 105 field oxide film

110 : 제1 물질막 110a: 제1 물질패턴110: first material film 110a: first material pattern

115 : 제1 개구부 120 : 제2 물질막115: first opening 120: second material film

120a: 제2 물질패턴 125 : 제2 개구부120a: second material pattern 125: second opening

Claims

Sequentially forming a first material layer and a second material layer having an etching selectivity on the substrate;

Etching the second material layer to form a second material pattern having a second opening that exposes a surface of the first material layer;

Isotropically etching the first material layer using the second material pattern as a mask to form a first material pattern including a surface of the substrate and having a first opening having a width longer than that of the second opening; And

Etching the exposed surface of the substrate using the first material pattern and the second material pattern as a mask to form a trench having a rounded upper edge.

The trench forming method of claim 1, wherein the first material layer has an etch selectivity with respect to the substrate.

The trench forming method of claim 1, wherein the first material layer comprises an oxide and the second material layer comprises polysilicon.

The method of claim 3, wherein the isotropic etching is performed by wet etching.

The method of claim 4, wherein the wet etching uses dilute HF as an etchant.

The trench forming method of claim 1, further comprising removing the first material pattern and the second material pattern after forming the trench.