KR100267396B1 - Gate polysilicon etch method for forming gate electrode of semiconuctor devices - Google Patents

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Abstract

반도체 소자의 게이트 전극 형성을 위한 게이트 폴리실리콘의 식각 방법에 관한 것으로, 반도체 소자의 폴리실리콘 게이트 전극을 형성하기 위하여 식각 챔버의 압력을 3 mT 내지 50 mT 로 낮게 하고, 350W 내지 600W의 높은 전력을 인가한 상태에서 1:0.1 내지 1:0.6 비의 염소 가스와 질소 가스를 이용한 플라즈마 건식 식각 공정으로 폴리실리콘 박막을 식각함으로써, 폴리실리콘 박막의 측벽을 수직 형상으로 유지할 수 있어 정확한 임계 선폭의 게이트 폴리실리콘을 얻을 수 있으며, 그에 따라 반도체 소자의 전기적 특성을 향상시키며, 반도체 소자 제조 공정의 수율을 향상시킨다.A method of etching a gate polysilicon for forming a gate electrode of a semiconductor device, wherein the pressure of the etching chamber is increased to form a polysilicon gate electrode of the semiconductor device. mT To 50 mT The polysilicon thin film is etched by a plasma dry etching process using a chlorine gas and a nitrogen gas in a ratio of 0.1 to 1 to 0.6 with a high power of 350 W to 600 W, and the sidewalls of the polysilicon film are vertically oriented. It can be maintained in the shape to obtain a gate polysilicon of an accurate critical line width, thereby improving the electrical characteristics of the semiconductor device, and improves the yield of the semiconductor device manufacturing process.

Description

반도체 소자의 게이트 전극 형성을 위한 게이트 폴리실리콘 식각 방법Gate polysilicon etching method for forming gate electrode of semiconductor device

본 발명은 반도체 소자의 게이트 전극 형성 방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 게이트 전극 형성을 위한 게이트 폴리실리콘의 식각 방법에 관한 것이다.The present invention relates to a method of forming a gate electrode of a semiconductor device, and more particularly to an etching method of a gate polysilicon for forming a gate electrode of a semiconductor device.

일반적으로 모스형 반도체 소자는 금속-산화막-반도체의 콘덴서 구조를 사용하는 것으로, 금속 전극과 반도체 기판 사이에 인가된 바이어스에 의해서 반도체 기판 위의 산화막 바로 밑에 전류의 통로가 되어야할 채널이 형성되고, 그것이 바이어스의 값에 의해 제어되는 것이 기본 원리이다. 그리고, 금속 전극으로서 가장 기본적인 전극 재료인 알루미늄을 게이트 전극으로 사용해서 반도체 소자의 개발이 시도되었다.In general, the MOS-type semiconductor device uses a capacitor structure of a metal-oxide film-semiconductor, and a channel to be a passage of current is formed directly under the oxide film on the semiconductor substrate by a bias applied between the metal electrode and the semiconductor substrate. It is the basic principle that it is controlled by the value of bias. Then, development of a semiconductor device has been attempted using aluminum, which is the most basic electrode material, as a metal electrode as a gate electrode.

알루미늄 게이트의 경우에는 특히, 모스 트랜지스터의 소스/드레인 부분의 확산층을 형성한 다음 알루미늄 전극을 만들기 때문에, 알루미늄의 패턴을 접합하기 위한 글라스 마스크를 반도체 기판 상에 위치 조정할 때 오차분의 여유를 소스/드레인과 게이트 전극의 오버랩으로서 수 μm 취할 필요가 있다. 이 오버랩은 점유 패턴 면적을 증가시킴과 동시에 게이트 전극과 드레인 전극간의 궤환 용량을 증가시켜 회로의 스위칭 스피드에 중대한 영향을 미치며, 결과적으로 게이트 전극 자체의 면적이 증가되어 입력 용량을 증가시킴으로써 회로의 스위칭 스피드를 저하시킨다.In the case of an aluminum gate, in particular, since the diffusion layer of the source / drain portion of the MOS transistor is formed, and then an aluminum electrode is formed, a margin of error is provided when the glass mask for bonding the aluminum pattern is positioned on the semiconductor substrate. As an overlap of the drain and the gate electrode μm Need to take. This overlap increases the occupied pattern area and at the same time increases the feedback capacitance between the gate and drain electrodes, which significantly affects the switching speed of the circuit.As a result, the area of the gate electrode itself is increased to increase the input capacitance, thereby switching the circuit. Decreases the speed

이에 대응하여 자기 정합 게이트 형성이 가능하도록 한 것이 폴리실리콘 게이트 전극이다. 이것은 채널 부분의 마스킹은 게이트 전극 자체로부터 이루어지므로 마스크 정렬 오차를 고려할 필요가 전혀 없고, 게이트 전극과의 소스/드레인의 오버랩은 극히 적으며 확산층의 가로방향이 늘어난 것뿐이다. 이 때문에 궤환 용량 및 게이트 용량 모두 대단히 적고, 회로의 스위칭 특성이 대폭적으로 향상된다. 이러한 폴리실리콘 게이트 전극에서 게이트 폴리실리콘의 임계 선폭(CD : critical dimension)은 반도체 소자의 성능을 정하는 것으로, 그 식각 공정은 매우 중요하다.Correspondingly, polysilicon gate electrodes enable self-aligned gate formation. This masking of the channel portion is made from the gate electrode itself, so there is no need to consider the mask alignment error, the source / drain overlap with the gate electrode is extremely small and only the transverse direction of the diffusion layer is increased. For this reason, both the feedback capacitance and the gate capacitance are very small, and the switching characteristics of the circuit are greatly improved. In such a polysilicon gate electrode, the critical dimension (CD) of the gate polysilicon determines the performance of the semiconductor device, and the etching process is very important.

그러면, 도 1a 내지 도 1d를 참조하여 종래의 게이트 폴리실리콘의 식각 방법에 의해 반도체 소자의 게이트 전극을 형성하는 공정을 설명한다.Next, a process of forming a gate electrode of a semiconductor device by a conventional etching method of gate polysilicon will be described with reference to FIGS. 1A to 1D.

먼저, 도 1a에서와 같이 LOCOS(local oxidation of silicon) 공정이나 STI(shallow trench isolation) 공정에 의해 소자 영역이 정의된 반도체 기판(1)을 열산화하여 게이트 영역의 유전체 역할을 하는 게이트 산화막(2)을 얇은 막으로 열 성장시키고, 열 성장된 게이트 산화막(2) 상부에 모스형 반도체 소자의 게이트 전극으로 이용하기 위한 폴리실리콘 박막(3)을 화학 기상 증착법(CVD : chemical vapor deposition)으로 증착시킨다. 그리고, 폴리실리콘 박막(3) 상부에 감광막을 도포하고, 게이트 전극 패턴이 형성된 마스크로 감광막을 사진 현상하여 감광막 패턴(4)을 형성한다.First, as shown in FIG. 1A, a gate oxide film 2 serving as a dielectric of a gate region by thermally oxidizing a semiconductor substrate 1 in which a device region is defined by a local oxidation of silicon (LOCOS) process or a shallow trench isolation (STI) process. ) Is thermally grown into a thin film, and a polysilicon thin film 3 for use as a gate electrode of the MOS semiconductor device is deposited on the thermally grown gate oxide film 2 by chemical vapor deposition (CVD). . Then, a photoresist film is coated on the polysilicon thin film 3, and the photoresist film is photodeveloped with a mask on which the gate electrode pattern is formed to form the photoresist pattern 4.

그 다음, 식각 챔버 내에 반도체 기판(1)을 장입한 후, 반도체 소자의 게이트 전극 형성을 위해 폴리실리콘 박막(3)을 식각한다.Next, after the semiconductor substrate 1 is charged into the etching chamber, the polysilicon thin film 3 is etched to form a gate electrode of the semiconductor device.

폴리실리콘 박막(3)의 식각은 먼저, 도 1b에서와 같이 폴리실리콘 박막(3) 상부에 성장된 자연 산화막을 제거하기 위하여 감광막 패턴(4)을 마스크로 폴리실리콘 박막(3)을 불산(HF) 등과 같은 식각액으로 일정 두께로 얇게 식각한다.The etching of the polysilicon thin film 3 is first performed by using hydrofluoric acid (HF) on the polysilicon thin film 3 with the photoresist pattern 4 as a mask to remove the native oxide film grown on the polysilicon thin film 3 as shown in FIG. 1B. Etch thinly with a certain thickness with an etchant such as).

그리고, 도 1c에서와 같이 감광막 패턴(4)을 마스크로 브롬화수소( HBr ) 가스를 이용한 플라즈마 건식 식각으로 폴리실리콘 박막(3)을 식각하여 게이트 전극 패턴을 형성한다.Then, as shown in FIG. 1C, the hydrogen bromide ( HBr The polysilicon thin film 3 is etched by plasma dry etching using a gas to form a gate electrode pattern.

그리고, 재차 감광막 패턴(4)을 마스크로 불산 등과 같은 식각액으로 식각하여 반도체 기판(1) 상부에 남아 있는 잔존물을 제거한 후, 감광막 패턴(4)을 제거하여 도 1d에서와 같은 반도체 소자의 폴리실리콘 게이트 전극을 완성한다.Then, the photoresist pattern 4 is again etched with an etchant such as hydrofluoric acid to remove residues remaining on the semiconductor substrate 1, and then the photoresist pattern 4 is removed to remove polysilicon of the semiconductor device as shown in FIG. 1D. Complete the gate electrode.

이와 같은 종래의 게이트 폴리실리콘 식각 방법에 의해 반도체 소자의 게이트 전극을 형성할 경우, 게이트 전극 패턴 형성을 위한 폴리실리콘 박막을 식각하기 위하여 브롬화수소 가스에 의한 플라즈마 건식 식각을 이용한다. 이러한, 브롬화수소 가스에 의한 폴리실리콘의 식각시에는 중합체(polymer)가 형성되므로, 도 1c의 A부분에서와 같이 식각된 폴리실리콘 박막의 측벽이 경사진 형상(5)을 유지하게 된다. 이와 같이 게이트 전극인 폴리실리콘 박막의 측벽이 경사진 형상을 유지하게 되면, 반도체 소자의 성능을 정하는 정확한 게이트 폴리실리콘의 임계 선폭을 얻을 수 없을 뿐만 아니라 반도체 소자의 채널 영역이 확대되어 소자의 전기적인 특성을 저하시키게 된다.When the gate electrode of the semiconductor device is formed by the conventional gate polysilicon etching method, plasma dry etching using hydrogen bromide gas is used to etch the polysilicon thin film for forming the gate electrode pattern. When the polysilicon is etched by the hydrogen bromide gas, a polymer is formed, so that the sidewalls of the etched polysilicon thin film as in part A of FIG. 1C maintain the inclined shape 5. As such, when the sidewall of the polysilicon thin film as the gate electrode maintains the inclined shape, the critical line width of the gate polysilicon that determines the performance of the semiconductor device may not be obtained, and the channel region of the semiconductor device may be enlarged to increase the electrical properties of the device. It will lower the characteristics.

본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, 그 목적은 반도체 소자의 폴리실리콘 게이트 전극 형성을 위한 폴리실리콘 박막의 식각시 측벽이 경사지게 형성되는 것을 방지하여 정확한 게이트 폴리실리콘의 임계 선폭을 얻을 수 있도록 하는 데 있다.The present invention has been made to solve the above problems, and its object is to prevent the sidewalls from being formed to be inclined during the etching of the polysilicon thin film for forming the polysilicon gate electrode of the semiconductor device to obtain an accurate threshold line width of the gate polysilicon. There is to help.

도 1a 내지 도 1d는 종래의 게이트 폴리실리콘 식각 방법에 따라 반도체 소자의 게이트 전극을 형성하는 공정을 도시한 공정도이고,1A to 1D are process diagrams illustrating a process of forming a gate electrode of a semiconductor device according to a conventional gate polysilicon etching method,

도 2a 내지 도 2d는 본 발명의 일 실시예인 게이트 폴리실리콘 식각 방법에 따라 반도체 소자의 게이트 전극을 형성하는 공정을 도시한 공정도이다.2A to 2D are process diagrams illustrating a process of forming a gate electrode of a semiconductor device according to a gate polysilicon etching method according to an embodiment of the present invention.

상기와 같은 목적을 달성하기 위하여, 본 발명은 반도체 소자의 폴리실리콘 게이트 전극을 형성하기 위하여 식각 챔버의 압력을 낮게 하고, 높은 전력을 인가한 상태에서 염소( Cl2 ) 가스와 질소( N2 ) 가스를 이용한 플라즈마 건식 식각 공정으로 폴리실리콘 박막을 식각하여 폴리실리콘 박막의 측벽을 수직 형상으로 유지하도록 하는 것을 특징으로 한다.In order to achieve the above object, the present invention is to reduce the pressure of the etching chamber in order to form the polysilicon gate electrode of the semiconductor device, the chlorine ( Cl 2 Gas and Nitrogen N 2 The polysilicon thin film is etched by a plasma dry etching process using a gas to maintain sidewalls of the polysilicon thin film in a vertical shape.

상기에서 염소 가스와 질소 가스의 비는 1:0.1 내지 1:0.6으로 하며, 플라즈마 건식 식각 챔버 내의 압력은 3 mT 내지 50 mT , 인가 전력은 350W 내지 600W로 유지하는 것이 바람직하다.In the above ratio of chlorine gas and nitrogen gas is 1: 0.1 to 1: 0.6, the pressure in the plasma dry etching chamber is 3 mT To 50 mT It is preferable to keep the applied power at 350W to 600W.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

도 2a 내지 도 2d는 본 발명인 게이트 폴리실리콘의 식각 방법에 따라 반도체 소자의 폴리실리콘 게이트 전극을 형성하는 공정을 순서대로 도시한 반도체 기판의 단면도로, 먼저, 도 2a에서와 같이 LOCOS 공정이나 STI 공정에 의해 소자 영역이 정의된 반도체 기판(11)을 열산화하여 게이트 영역의 유전체 역할을 하는 게이트 산화막(12)을 얇은 막으로 열 성장시키고, 열 성장된 게이트 산화막(12) 상부에 모스형 반도체 소자의 게이트 전극으로 이용하기 위한 폴리실리콘 박막(13)을 화학 기상 증착법으로 증착시킨다. 그리고, 폴리실리콘 박막(13) 상부에 감광막을 도포하고, 게이트 전극 패턴이 형성된 마스크로 감광막을 사진 현상하여 감광막 패턴(14)을 형성한다.2A to 2D are cross-sectional views of a semiconductor substrate sequentially illustrating a process of forming a polysilicon gate electrode of a semiconductor device according to an etching method of a gate polysilicon of the present invention. First, a LOCOS process or an STI process as shown in FIG. 2A. Thermally oxidize the semiconductor substrate 11 in which the device region is defined, thereby thermally growing the gate oxide film 12 serving as the dielectric of the gate region into a thin film, and forming a MOS semiconductor device on the thermally grown gate oxide film 12. A polysilicon thin film 13 for use as a gate electrode of is deposited by chemical vapor deposition. Then, a photosensitive film is coated on the polysilicon thin film 13, and the photosensitive film is photographed with a mask on which the gate electrode pattern is formed to form the photosensitive film pattern 14.

그 다음, 식각 챔버 내에 반도체 기판(11)을 장입한 후, 반도체 소자의 게이트 전극 형성을 위해 폴리실리콘 박막(13)을 식각한다.Next, after the semiconductor substrate 11 is charged into the etching chamber, the polysilicon thin film 13 is etched to form a gate electrode of the semiconductor device.

폴리실리콘 박막(13)의 식각은 먼저, 도 2b에서와 같이 폴리실리콘 박막(13) 상부에 성장된 자연 산화막을 제거하기 위하여 감광막 패턴(14)을 마스크로 폴리실리콘 박막(13)을 불산 등과 같은 식각액으로 일정 두께로 얇게 식각한다.To etch the polysilicon thin film 13, first, as shown in FIG. 2B, in order to remove the natural oxide film grown on the polysilicon thin film 13, the polysilicon thin film 13 is fluorinated using the photosensitive film pattern 14 as a mask. Etch thinly with an etching solution to a certain thickness.

그리고, 도 2c에서와 같이 감광막 패턴(14)을 마스크로 염소 가스와 질소 가스를 이용한 플라즈마 건식 식각으로 폴리실리콘 박막(13)을 식각하여 게이트 전극 패턴을 형성한다. 이때, 식각된 폴리실리콘 박막의 측벽이 경사 형상이 아닌 완전한 수직 형상이 되도록 하기 위하여 식각 챔버 내의 압력을 3 mT 내지 50 mT 로 낮추고, 식각 챔버에 인가되는 전력을 350W 내지 600W로 높게 한다. 그리고, 플라즈마 건식 식각을 위한 염소 가스와 질소 가스의 비(ratio)는 1:0.1 내지 1:0.6으로 한다As shown in FIG. 2C, the polysilicon thin film 13 is etched by plasma dry etching using chlorine gas and nitrogen gas using the photoresist pattern 14 as a mask to form a gate electrode pattern. In this case, the pressure in the etching chamber is increased to 3 so that the sidewalls of the etched polysilicon thin film are completely vertical rather than oblique. mT To 50 mT And lower the power applied to the etching chamber from 350W to 600W. The ratio of chlorine gas and nitrogen gas for plasma dry etching is 1: 0.1 to 1: 0.6.

그리고, 재차 감광막 패턴(14)을 마스크로 불산 등과 같은 식각액으로 식각하여 반도체 기판(11) 상부에 남아 있는 잔존물을 제거한 후, 감광막 패턴(14)을 제거하여 도 2d에서와 같이 정확한 임계 선폭의 반도체 소자의 폴리실리콘 게이트 전극을 완성한다.Then, the photoresist pattern 14 is again etched with an etchant such as hydrofluoric acid using a mask to remove the residues remaining on the semiconductor substrate 11, and then the photoresist pattern 14 is removed to remove the semiconductor having an accurate critical line width as shown in FIG. 2D. The polysilicon gate electrode of the device is completed.

이와 같이 본 발명은 반도체 소자의 폴리실리콘 게이트 전극을 형성하기 위하여 식각 챔버의 압력을 낮게 하고, 높은 전력을 인가한 상태에서 염소 가스와 질소 가스를 이용한 플라즈마 건식 식각 공정으로 폴리실리콘 박막을 식각하여 폴리실리콘 박막의 측벽을 수직 형상으로 유지함으로써 정확한 게이트 폴리실리콘의 임계 선폭을 얻을 수 있을 뿐만 아니라 그에 따라 반도체 소자의 전기적 특성을 향상시킬 수 있으며, 반도체 소자 제조 공정의 수율을 향상시킬 수 있다.As described above, the present invention reduces the pressure in the etching chamber to form the polysilicon gate electrode of the semiconductor device, and the polysilicon thin film is etched by the plasma dry etching process using chlorine gas and nitrogen gas under high power. By maintaining the sidewalls of the silicon thin film in a vertical shape, not only the critical line width of the gate polysilicon can be accurately obtained, but also the electrical characteristics of the semiconductor device can be improved, and the yield of the semiconductor device manufacturing process can be improved.

Claims (3)

영역에 게이트 산화막과 폴리실리콘 박막이 연속하여 형성된 반도체 기판의 소자 영역에 반도체 소자의 게이트 전극 패턴을 형성하기 위한 감광막 패턴을 형성한 후, 반도체 기판을 플라즈마 건식 식각 챔버에 장입하여, 감광막 패턴을 마스크로 폴리실리콘 박막을 일정 두께로 얇게 식각하여 폴리실리콘 박막 상부의 자연 산화막을 제거하는 제 1식각 단계와;After forming the photoresist pattern for forming the gate electrode pattern of the semiconductor element in the element region of the semiconductor substrate in which the gate oxide film and the polysilicon thin film are continuously formed in the region, the semiconductor substrate is inserted into a plasma dry etching chamber to mask the photoresist pattern A first etching step of removing the native oxide film on the polysilicon thin film by etching the thin polysilicon thin film to a predetermined thickness; 제 1식각 단계 이후, 감광막 패턴을 마스크로 플라즈마 건식 식각 방법에 의해 폴리실리콘 박막을 식각하여 게이트 전극 패턴을 형성하는 제 2식각 단계와;A second etching step of forming a gate electrode pattern by etching the polysilicon thin film by a plasma dry etching method using the photoresist pattern as a mask after the first etching step; 제 2식각 단계 이후, 감광막 패턴을 마스크로 재차 식각하여 반도체 기판 상부에 남아 있는 잔존물을 제거한 후, 감광막 패턴을 제거하는 제 3식각 단계로 이루어지는 반도체 소자의 게이트 전극 형성을 위한 게이트 폴리실리콘 식각 방법에 있어서,After the second etching step, the photoresist pattern is etched again using a mask to remove the residues remaining on the semiconductor substrate, and then the third etching step of removing the photoresist pattern is performed. The gate polysilicon etching method for forming a gate electrode of a semiconductor device. In 상기 제 2식각 단계에서 식각 가스는 염소 가스와 질소 가스를 이용하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성을 위한 게이트 폴리실리콘 식각 방법.In the second etching step, the etching gas is chlorine gas and nitrogen gas using a gate polysilicon etching method for forming a gate electrode of a semiconductor device. 제 1 항에 있어서, 염소 가스와 질소 가스의 비는 1:0.1 내지 1:0.6으로 하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성을 위한 게이트 폴리실리콘 식각 방법.The gate polysilicon etching method of claim 1, wherein the ratio of chlorine gas and nitrogen gas is 1: 0.1 to 1: 0.6. 제 1 항 또는 제 2 항에 있어서, 상기 플라즈마 건식 식각 챔버 내의 압력은 3 mT 내지 50 mT 로 유지하고, 챔버에 인가하는 전력은 350W 내지 600W로 유지하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성을 위한 게이트 폴리실리콘 식각 방법.The pressure in the plasma dry etching chamber of claim 1 or 2, mT To 50 mT And a power applied to the chamber is maintained at 350W to 600W.
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