KR20050093228A - 반도체 소자의 트랜지스터 제조방법 - Google Patents

Abstract

본 발명은 소자의 신뢰성을 향상시키는 반도체 소자의 트랜지스터 제조방법을 개시한다. 개시된 본 발명의 방법은, 소자분리막이 구비된 실리콘 기판을 제공하는 단계; 상기 실리콘 기판에 세정 공정을 실시하는 단계; 상기 세정 공정이 완료된 기판을 산화막 성장 장치내로 인입시킨 후, 상기 기판에 대하여 저압 수소 열처리 공정을 실시하는 단계; 상기 결과의 실리콘 기판 상에 게이트 산화막을 성장시키는 단계; 상기 게이트 산화막 상에 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막과 게이트 산화막을 선택적으로 식각하여 게이트 전극을 형성하는 단계; 상기 게이트 전극을 마스크로 이용한 불순물 이온 주입 공정을 통해 상기 게이트 전극 양측의 실리콘 기판에 LDD 영역을 형성하는 단계; 상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계; 및 상기 게이트 전극 및 스페이서를 마스크로 이용한 불순물 이온 주입 공정을 실시한 후, 급속 열처리 공정을 수행하여 상기 스페이서 양측의 기판에 소오스/드레인 영역을 형성하는 단계를 포함한다.

Description

반도체 소자의 트랜지스터 제조방법{METHOD FOR MANUFACTURING TRANSISTOR OF SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 트랜지스터 제조방법에 관한 것이다.

현재의 논리 소자는 고집적화, 소비전력 감소, 하이 퍼포먼스(high performance) 구현 등을 위해 구동 전압을 낮추어 가고 있는 추세이다. 이를 위해 게이트 절연막 두께를 낮추고, 쇼트 채널 효과(short channel effect) 등을 개선하기 위해 기존의 매립 채널(burried channel) 동작에서 표면 채널(surface channel) 동작으로 변경 적용하고 있다.

여기서, 상기 표면 채널(surface channel) 적용을 위해 n형 게이트 전극에는 n형 불순물을, p형 게이트 전극에는 p형 불순물을 주입하여 극성이 서로 다른 두 개의 폴리실리콘 전극을 적용하고 있으며, 최근의 90 나노미터(㎚)급 이하의 반도체 소자는 구동능력 향상과 소비 전력 감소를 위해 17Å 이하의 두께를 갖는 게이트 절연막이 요구하고 있다.

도 1a 내지 도 1d는 종래의 기술에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 공정별 단면도이다.

종래의 반도체 소자의 트랜지스터 제조방법에 대하여 도 1a 내지 도 1d를 참조하여 간략하게 설명하면 다음과 같다.

종래의 반도체 소자의 트랜지스터 제조방법은, 도 1a에 도시된 바와 같이, 먼저, 액티브영역(미도시) 및 필드영역(미도시)이 정의된 실리콘 기판(11)을 제공한 다음, 상기 실리콘 기판(11)의 필드영역에 공지의 STI(Shallow Trench Isolation) 공정을 통해 소자분리막(12)을 형성한다. 그리고 나서, 상기 실리콘 기판(11)에 p형 웰(Well)(11a) 및 n형 웰(11b)을 형성한 다음, 문턱전압 조절용 불순물 이온 주입 공정(미도시)을 실시한 후, 상기 불순물들의 활성화를 위하여 열처리 공정(미도시)을 실시한다. 이때, 상기 결과의 실리콘 기판(11) 전면에 스크린 산화막(13)이 잔존하게 된다.

이어서, 도 1b에 도시된 바와 같이, 상기 결과의 기판(11)에 세정 공정(미도시)을 실시하여 상기 스크린 산화막을 제거한다. 이때, 상기 세정 공정은 불산 계열의 용액을 이용한 세정 공정 및 NH4OH 용액을 이용한 세정 공정을 차례로 실시하거나, 상기 NH4OH 용액을 이용한 세정 공정 및 불산 계열의 용액을 이용한 세정 공정을 차례로 실시한다.

그런다음, 상기 세정 공정이 완료된 기판(11)을 산화막 성장 장치내로 인입시킨 후, 상기 기판(11) 상에 게이트 산화막(14)을 성장시킨다. 이때, 상기 게이트 산화막(14)은 수소와 산소 가스를 사용하여 성장시킨다. 여기서, 상기 게이트 산화막(14)과 기판(11)의 계면에 질화산화막(미도시)을 형성하기도 하며, 상기 질화산화막은 상기 게이트 산화막(14)에 플라즈마 질화 방식을 적용하여 형성하거나, 상기 게이트 산화막(14)에 NO 가스 처리를 실시하여 형성한다.

이어, 상기 게이트 산화막(14) 상에 폴리실리콘막(15)을 형성한다.

다음으로, 도 1c에 도시된 바와 같이, 상기 폴리실리콘막과 게이트 산화막을 선택적으로 식각하여 n형 게이트 전극(15a) 및 p형 게이트 전극(15b)을 형성한다. 그리고 나서, 상기 n형 및 p 형 게이트 전극(15a, 15b)을 마스크로 이용한 불순물 이온 주입 공정(미도시)을 통해 상기 n형 및 p형 게이트 전극(15a, 15b) 양측의 실리콘 기판(11)에 n형 및 p형 LDD(Lightly Doped Drain) 영역(16a, 16b)을 형성한다. 이때, 도 1c에서 미설명된 도면부호 14a는 게이트 산화막 패턴을 나타낸 것이다.

이후, 도 1d에 도시된 바와 같이, 상기 n형 및 p형 게이트 전극(15a, 15b)의 양측벽에 저압 실리콘 산화막(17)과 실리콘 질화막(18)으로 이루어진 스페이서(19)를 형성한다. 이어, 상기 n형 및 p형 게이트 전극(15a, 15b) 및 스페이서(19)를 마스크로 이용한 불순물 이온 주입 공정(미도시)을 실시한 후, 급속 열처리 공정(미도시)을 수행하여 상기 스페이서(19) 양측의 실리콘 기판(11)에 n형 소오스/드레인 영역(20a) 및 p형 소오스/드레인 영역(20b)을 형성한다.

그러나, 종래의 기술에서는 게이트 산화막을 성장시키기 전에 세정 공정을 실시하여 스크린 산화막을 제거하더라도, 상기 세정 공정이 완료된 기판을 산화막 성장 장치내로 인입시킬 때에, 7~8Å 두께의 자연산화막 또는 케미컬 산화막이 성장되어, 게이트 산화막의 두께를 조절하는 데에 어려움이 따르는 문제점이 발생된다. 또한, 상기 자연산화막과 케미컬 산화막은 p형 소자의 NBTI(Negative Bias Temperature Instability) 특성을 열화시켜 소자의 특성이 저하되는 문제점이 발생된다. 이를 극복하기 위해서는 산화막 성장 장치 내부의 웨이퍼 로딩(Loading)부를 저압으로 유지하는 시스템이 필요하지만, 이는 장비 추가에 따른 비용 증가의 문제점이 있다.

그리고, 서로 다른 두께의 게이트 산화막을 갖는 듀얼(Dual) 게이트 소자를 형성함에 있어서 불산 용액을 이용한 세정 공정을 실시하면, 더 두꺼운 두께를 가져야 할 게이트 산화막까지 식각되어 게이트 산화막의 신뢰성이 저하되는 문제점이 발생되며, 불산 용액을 이용한 세정 공정에 의해 기판 표면의 거칠기가 증가되어 전자/정공의 이동도(Mobility)가 저하되는 문제점이 발생된다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, p형 소자의 NBTI 특성 열화 및 장비 추가에 따른 비용 증가를 방지할 수 있고, 서로 다른 두께의 게이트 산화막을 갖는 듀얼 게이트 소자를 형성함에 있어서 더 두꺼운 두께를 가져야 할 게이트 산화막까지 식각되어 게이트 산화막의 신뢰성이 저하되는 것을 방지할 수 있으며, 전자/정공의 이동도 저하를 방지할 수 있는 반도체 소자의 트랜지스터 제조방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 트랜지스터 제조방법은, 소자분리막이 구비된 실리콘 기판을 제공하는 단계; 상기 실리콘 기판에 세정 공정을 실시하는 단계; 상기 세정 공정이 완료된 기판을 산화막 성장 장치내로 인입시킨 후, 상기 기판에 대하여 저압 수소 열처리 공정을 실시하는 단계; 상기 결과의 실리콘 기판 상에 게이트 산화막을 성장시키는 단계; 상기 게이트 산화막 상에 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막과 게이트 산화막을 선택적으로 식각하여 게이트 전극을 형성하는 단계; 상기 게이트 전극을 마스크로 이용한 불순물 이온 주입 공정을 통해 상기 게이트 전극 양측의 실리콘 기판에 LDD 영역을 형성하는 단계; 상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계; 및 상기 게이트 전극 및 스페이서를 마스크로 이용한 불순물 이온 주입 공정을 실시한 후, 급속 열처리 공정을 수행하여 상기 스페이서 양측의 기판에 소오스/드레인 영역을 형성하는 단계를 포함한다.

여기서, 상기 세정 공정은 불산 계열의 용액을 이용하여 실시하며, 상기 저압 수소 열처리 공정은 0.001~10 Torr의 압력과 850~1200℃의 온도 및 수소 가스 분위기에서 실시한다. 또한, 상기 게이트 산화막은 13~17Å의 두께 만큼 성장시킨다.

(실시예)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 공정별 단면도이다.

본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조방법은, 도 2a에 도시된 바와 같이, 먼저, 액티브영역(미도시) 및 필드영역(미도시)이 정의된 실리콘 기판(31)을 제공한 다음, 상기 실리콘 기판(31)의 필드영역에 공지의 STI(Shallow Trench Isolation) 공정을 통해 소자분리막(32)을 형성한다. 그리고 나서, 상기 실리콘 기판(31)에 p형 웰(Well)(31a) 및 n형 웰(31b)을 형성한 다음, 문턱전압 조절용 불순물 이온 주입 공정(미도시)을 실시한 후, 상기 불순물들의 활성화를 위하여 열처리 공정(미도시)을 실시한다. 이때, 상기 결과의 실리콘 기판(31) 전면에 스크린 산화막(33)이 잔존하게 된다.

그런 다음, 도 2b에 도시된 바와 같이, 상기 결과의 기판(31)에 불산 용액을 이용한 세정 공정(미도시)을 실시하여 상기 스크린 산화막을 제거한다. 이어서, 상기 세정 공정이 완료된 기판(31)을 산화막 성장 장치내로 인입시킨다. 한편, 상기 세정 공정이 완료된 기판(31)을 산화막 성장 장치내로 인입시킬 때에, 열에 의해 7~8Å 두께의 자연산화막(미도시) 또는 케미컬 산화막(미도시)이 성장된다.

그런 후, 상기 결과의 기판(31)에 대하여 저압 수소 열처리 공정(34)을 실시한다. 이때, 상기 저압 수소 열처리 공정(34)은 0.001~10 Torr의 압력과 850~1200℃의 온도 및 수소 가스 분위기에서 실시한다. 한편, 상기 저압 수소 열처리 공정(34)이 진행됨에 따라, 수소 이온이 열 에너지를 얻어 자연산화막 또는 케미컬 산화막의 산소이온과 결합하여 웨이퍼 밖으로 빠져나감으로써, 자연산화막 또는 케미컬 산화막이 제거된다.

이어서, 도 2c에 도시된 바와 같이, 상기 저압 수소 열처리된 실리콘 기판(31) 상에 게이트 산화막(35)을 성장시킨다. 여기서, 상기 게이트 산화막(35)은 13~17Å의 두께 만큼 성장시킨다. 그리고, 상기 게이트 산화막(35) 상에 폴리실리콘막(36)을 형성한다.

다음으로, 도 2d에 도시된 바와 같이, 상기 폴리실리콘막과 게이트 산화막을 선택적으로 식각하여 n형 게이트 전극(36a) 및 p형 게이트 전극(36b)을 형성한다. 여기서, 상기 식각 공정은 HBr 가스를 식각 가스로 이용한 건식 식각 방식으로 실시한다. 그런 후, 상기 식각 공정으로 인한 플라즈마 데미지 등을 보상하기 위하여 산소 분위기의 열처리 공정(미도시)을 실시한다. 그리고 나서, 상기 n형 및 p형 게이트 전극(36a, 36b)을 마스크로 이용한 불순물 이온 주입 공정(미도시)을 통해 상기 n형 및 p형 게이트 전극(36a, 36b) 양측의 실리콘 기판(31)에 n형 및 p형 LDD(Lightly Doped Drain) 영역(37a, 37b)을 형성한다. 이때, 도 2d에서 미설명된 도면부호 35a는 게이트 산화막 패턴을 나타낸 것이다.

이후, 도 2e에 도시된 바와 같이, 상기 n형 및 p형 게이트 전극(36a, 36b)의 양측벽에 저압 실리콘 산화막(38)과 실리콘 질화막(39)으로 이루어진 스페이서(40)를 형성한다. 이어, 상기 n형 및 p형 게이트 전극(36a, 36b) 및 스페이서(40)를 마스크로 이용한 불순물 이온 주입 공정(미도시)을 실시한 후, 급속 열처리 공정을 수행하여 상기 스페이서(40) 양측의 실리콘 기판(31)에 n형 소오스/드레인 영역(41a) 및 p형 소오스/드레인 영역(41b)을 형성한다.

이상에서와 같이, 본 발명은 게이트 산화막을 성장시키기 전에, 기판 상의 자연산화막 및 케미컬 산화막을 제거하기 위한 저압 수소 열처리 공정을 실시함으로써, 게이트 산화막 두께 조절의 어려움을 극복하여 17Å 이하의 두께를 갖는 초극박의 게이트 산화막을 형성할 수 있다. 즉, 본 발명은 자연산화막 및 케미컬 산화막에 의한 p형 소자의 NBTI 특성 열화를 방지할 수 있을 뿐만 아니라, 원하는 두께의 게이트 산화막을 형성할 수 있다.

또한, 상기 저압 수소 열처리 공정은 기판 표면의 거칠기를 개선시켜 주기 때문에 전자/정공의 이동도를 향상시킬 수 있다. 그리고, 상기 저압 수소 열처리 공정과 게이트 산화막 성장 공정은 하나의 장치에서 진행 가능하므로 공정 비용을 감소시킬 수 있다.

뿐만 아니라, 상기 저압 수소 열처리 공정은 결합구조가 불안정한 자연산화막이나 케미칼 산화막 등을 쉽게 제거할 수 있으나, 열산화막으로 성장된 게이트 산화막은 제거하지 않고, 오히려 수소 이온이 게이트 산화막의 결함(Defect)을 보상하여 주므로 서로 다른 두께의 게이트 산화막을 갖는 듀얼 게이트 소자를 형성하는 경우에, 더 두꺼운 두께를 가져야 할 게이트 산화막까지 식각되는 것을 방지하여 게이트 산화막의 신뢰성이 저하되는 것을 막을 수 있다.

도 1a 내지 도 1d는 종래의 기술에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 공정별 단면도.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 공정별 단면도.

-도면의 주요 부분에 대한 부호의 설명-

31 : 실리콘 기판 31a : p형 웰

31b : n형 웰 32 : 소자분리막

33 : 스크린 산화막 34 : 저압 수소 열처리 공정

35 : 게이트 산화막 35a : 게이트 산화막 패턴

36 : 폴리실리콘막 36a : n형 게이트 전극

36b : p형 게이트 전극 37a : n형 LDD 영역

37b : p형 LDD 영역 38 : 저압 실리콘 산화막

39 : 실리콘 질화막 40 : 스페이서

41a : n형 소오스/드레인 영역 41b : p형 소오스/드레인 영역

Claims (4)

1. 소자분리막이 구비된 실리콘 기판을 제공하는 단계;

   상기 실리콘 기판에 세정 공정을 실시하는 단계;

   상기 세정 공정이 완료된 기판을 산화막 성장 장치내로 인입시킨 후, 상기 기판에 대하여 저압 수소 열처리 공정을 실시하는 단계;

   상기 결과의 실리콘 기판 상에 게이트 산화막을 성장시키는 단계;

   상기 게이트 산화막 상에 폴리실리콘막을 형성하는 단계;

   상기 폴리실리콘막과 게이트 산화막을 선택적으로 식각하여 게이트 전극을 형성하는 단계;

   상기 게이트 전극을 마스크로 이용한 불순물 이온 주입 공정을 통해 상기 게이트 전극 양측의 실리콘 기판에 LDD 영역을 형성하는 단계;

   상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계; 및

   상기 게이트 전극 및 스페이서를 마스크로 이용한 불순물 이온 주입 공정을 실시한 후, 급속 열처리 공정을 수행하여 상기 스페이서 양측의 기판에 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
2. 제 1항에 있어서, 상기 세정 공정은 불산 계열의 용액을 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
3. 제 1항에 있어서, 상기 저압 수소 열처리 공정은 0.001~10 Torr의 압력과 850~1200℃의 온도 및 수소 가스 분위기에서 실시하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
4. 제 1항에 있어서, 상기 게이트 산화막은 13~17Å의 두께 만큼 성장시키는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.