KR20050073752A

KR20050073752A - 금속 전극을 이용한 실린더형 캐패시터 제조 방법

Info

Publication number: KR20050073752A
Application number: KR1020040001819A
Authority: KR
Inventors: 정우덕
Original assignee: 주식회사 하이닉스반도체
Priority date: 2004-01-10
Filing date: 2004-01-10
Publication date: 2005-07-18

Abstract

본 발명은 하부전극 분리 공정시에 사용하는 배리어물질에 의한 오염을 방지하는데 적합한 실린더형 캐패시터의 제조 방법을 제공하기 위한 것으로, 이를 위해 반도체 기판 상부에 홀을 갖는 희생산화막을 형성하는 단계, 상기 홀을 포함한 상기 희생산화막 상에 금속막을 증착하는 단계, 배리어물질 없이 상기 희생산화막의 표면이 드러날때까지 상기 금속막을 화학적기계적연마하여 상기 홀의 내부에만 상기 금속막으로 된 하부전극을 형성하는 단계, 상기 화학적기계적연마후에 잔류하는 슬러리를 동시에 제거할 수 있는 식각용액을 이용하여 상기 희생산화막을 제거하는 단계, 및 상기 하부전극 상에 유전막과 상부전극을 차례로 형성하는 단계를 포함하고, 이로써 본 발명은 하부전극 분리 공정시 배리어물질을 도입하지 않으므로 공정을 단순화시킴과 동시에 배리어물질로 인해 초래되는 오염을 근본적으로 방지할 수 있는 효과가 있다.

Description

금속 전극을 이용한 실린더형 캐패시터 제조 방법{METHOD FOR MANUFACTURING CYLINDER TYPE CAPACITOR USING METAL-ELECTRODE}

본 발명은 반도체 제조 기술에 관한 것으로, 특히 실린더형 캐패시터의 제조 방법에 관한 것이다.

반도체 소자의 최소 선폭이 감소하고 집적도가 증가하면서 캐패시터가 형성되는 면적도 점차 좁아져 가고 있다. 이렇듯 캐패시터가 형성되는 면적이 좁아지더라도 셀내 캐패시터는 셀당 최소한 요구하는 대략 25fF 이상의 캐패시턴스를 확보하여야 한다. 이와 같이 좁은 면적 상에 높은 캐패시턴스를 가지는 캐패시터를 형성하기 위해, 실리콘산화막(ε=3.8), 질화막(ε=7)을 대체하여 Ta₂O₅, Al₂O₃ 또는 HfO₂와 같은 높은 유전율을 가지는 물질을 유전체막으로 이용하는 방법, 하부전극의 면적을 효과적으로 증대시키기 위해 하부전극을 실린더(cylinder)형, 콘케이브(concave)형 등으로 입체화하거나 하부전극 표면에 MPS(Meta stable-Poly Silicon)를 성장시켜 하부전극의 유효 표면적을 1.7∼2배 정도 증가시키는 방법 등이 제안되었다.

상기한 실린더형 캐패시터 제조시 하부전극 분리 공정이 반드시 필요한데, 일반적으로 화학적기계적연마(CMP) 또는 건식식각법(Dry etch)을 이용하고 있다.

도 1a 내지 도 1c는 종래 기술에 따른 화학적기계적연마를 이용한 하부전극의 분리 방법을 도시한 공정 단면도이다.

도 1a에 도시된 바와 같이, 반도체 기판(11)에 트랜지스터의 소스/드레인과 같은 접합영역(12)을 형성한다. 여기서, 도시되지 않았지만, 접합영역(12) 형성전에는 잘 알려진 바와 같이, 소자간 분리를 위한 필드산화막이 형성되고, 반도체 기판(11) 상부에는 게이트전극이 형성될 것이다.

다음으로, 반도체 기판(11) 상부에 층간절연막(13)을 증착한다. 도시되지 않았지만, 층간절연막(13) 형성전에는 게이트전극을 덮는 층간절연막 공정, 비트라인 공정이 진행될 것이고, 따라서, 층간절연막(13)은 다층 구조의 층간절연막이다.

다음으로, 층간절연막(13)을 식각하여 접합영역(12)을 노출시키는 스토리지노드콘택홀(14)을 형성한 후, 이 스토리지노드콘택홀(14)에 스토리지노드콘택플러그(15)를 매립시킨다. 여기서, 스토리지노드콘택홀(14)에 매립되는 스토리지노드콘택플러그(15)는 캐패시터와 트랜지스터간 신호처리가 가능하도록 하기 위한 플러그이다.

다음으로, 스토리지노드콘택플러그(15)를 포함한 층간절연막(13) 상에 식각배리어막(16)과 희생산화막(17)을 차례로 증착한 후, 희생산화막(17)과 식각배리어막(16)을 순차적으로 식각하여 스토리지노드콘택플러그(15) 표면을 노출시키는 홀(18)을 형성한다.

다음으로, 홀(18)을 포함한 희생산화막(17) 상에 하부전극으로 사용하는 폴리실리콘막(19)를 증착한다. 이후, 하부전극 분리(Bottom electrode isolation) 공정을 진행하는데, 감광막(20)을 도포한다.

도 1b에 도시된 바와 같이, 희생산화막(17)의 표면이 드러날때까지 화학적기계적연마(CMP)를 진행하여 이웃한 하부전극간 서로 분리되는 하부전극(19a)을 형성한다.

도 1c에 도시된 바와 같이, 감광막(20)을 제거하기 위해 산소플라즈마를 이용한 스트립 공정을 진행한 후, 희생산화막(17)을 제거하여 실린더형 하부전극(19a)을 노출시킨다.

후속 공정으로, 하부전극(19a)의 표면적을 증대시키기 위한 MPS 공정을 진행한 후, 유전막과 상부전극을 형성하여 실린더 구조의 캐패시터를 완성한다.

도 2a 내지 도 2c는 종래기술에 따른 건식식각법을 이용한 하부전극 분리 방법을 도시한 공정 단면도이다.

도 2a에 도시된 바와 같이, 반도체 기판(11)에 트랜지스터의 소스/드레인과 같은 접합영역(12)을 형성한다. 여기서, 도시되지 않았지만, 접합영역(12) 형성전에는 잘 알려진 바와 같이, 소자간 분리를 위한 필드산화막이 형성되고, 반도체 기판(11) 상부에는 게이트전극이 형성될 것이다.

다음으로, 홀(18)을 포함한 희생산화막(17) 상에 하부전극으로 사용하는 폴리실리콘막(19)을 증착한다. 이후, 하부전극 분리(Bottom electrode isolation) 공정을 진행하는데, 감광막(20)을 도포한 후, 마스크없이 감광막(20)을 에치백하여 홀(18) 내부에만 감광막(20)을 잔류시킨다.

도 2b에 도시된 바와 같이, 감광막(20)을 남겨둔 상태에서 건식식각법의 하나인 에치백(etch back)을 진행하여 희생산화막(17) 상부의 폴리실리콘막(19)을 제거하여 홀(18) 내부에만 실린더형 하부전극(19a)을 잔류시킨다.

도 2c에 도시된 바와 같이, 감광막(20)을 제거하기 위한 산소플라즈마를 이용한 스트립공정을 진행한 후, 희생산화막(17)을 제거하여 실린더형 하부전극(19a)만을 노출시킨다.

후속 공정으로, 도시되지 않았지만, 하부전극(19a)의 표면적을 증대시키기 위한 MPS 공정을 진행한 후, 유전막과 상부전극을 형성하여 실린더 구조의 캐패시터를 완성한다.

위와 같이, 종래기술들은 하부전극 분리 공정시 캐패시터 내부의 손상 방지 및 하부전극의 표면적을 증가시키는 후속 공정 진행에 따른 오염문제를 예방하기 위하여 배리어 물질로 모두 감광막(photoresist)을 사용하고 있다.

상기한 감광막은 산소플라즈마를 이용하여 쉽게 제거가 용이한 특성을 갖고 있다.

그러나, 종래기술 중에서 화학적기계적연마(CMP)를 이용하는 경우에는 화학적기계적연마 진행시 사용한 슬러리(slurry, x)가 하부전극(19a) 내부로 침투하여 배리어물질인 감광막(20) 상부를 덮기 때문에 이 슬러리(x)로 인해 감광막(20)이 제거되지 않고 잔류하거나 감광막과 슬러리의 혼합물이 잔류하는 문제가 발생한다. 도 3a는 감광막과 슬러리의 혼합물에 의한 오염을 나타낸 SEM(Secondary Electron Micoscope) 사진으로서, 감광막과 슬러리의 혼합물에 의해 오염이 발생하고 있음을 알 수 있다.

또한, 건식식각법을 이용하는 경우에는 에치백공정후에 변형된 감광막이 잔류하거나 식각부산물과 같은 이물질들(y)이 하부전극(19a)의 내부에 부착됨에 따라 후속 공정시 이 이물질들이 결함소스(defect source)로 작용하여 캐패시터의 용량 감소를 초래한다. 도 3b는 변형된 감광막에 의한 오염을 도시한 SEM 사진으로서, 변형된 감광막으로 인해 오염이 발생하고 있음을 알 수 있다.

위와 같이, 종래 기술은 하부전극 분리 공정시 배리어물질인 감광막을 도입함에 따라 이 감광막에 의해 오염이 발생하고 있으며, 이러한 오염은 후속 희생산화막의 습식딥아웃 공정시에도 제거되지 않고 잔류하여 캐패시터의 특성을 저하시킨다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 하부전극 분리 공정시에 사용하는 배리어물질에 의한 오염을 방지하는데 적합한 캐패시터의 제조 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 실린더형 캐패시터의 제조 방법은 반도체 기판 상부에 홀을 갖는 희생산화막을 형성하는 단계, 상기 홀을 포함한 상기 희생산화막 상에 금속막을 증착하는 단계, 배리어물질 없이 상기 희생산화막의 표면이 드러날때까지 상기 금속막을 화학적기계적연마하여 상기 홀의 내부에만 상기 금속막으로 된 하부전극을 형성하는 단계, 상기 화학적기계적연마후에 잔류하는 슬러리를 동시에 제거할 수 있는 식각용액을 이용하여 상기 희생산화막을 제거하는 단계, 및 상기 하부전극 상에 유전막과 상부전극을 차례로 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 금속막의 화학적기계적연마시 상기 희생산화막과 동일 성분의 슬러리를 이용하는 것을 특징으로 하고, 상기 슬러리는 상기 금속막에 대하여 선택적 연마특성을 가지면서 상기 금속막과 상기 희생산화막의 연마비율이 동일한 슬러리를 이용하는 것을 특징으로 하며, 상기 희생산화막을 제거하는 단계는 상기 슬러리를 동시에 제거하도록 불산(HF)과 증류수(DI water)의 혼합케미컬(HF/DI)을 적용한 습식딥아웃공정으로 진행하는 것을 특징으로 하고, 상기 희생산화막을 제거하는 단계는 상기 슬러리를 동시에 제거하도록 불산(HF)과 불화암모늄(NH₄F)의 혼합케미컬(HF/NH₄F)을 적용한 습식딥아웃공정으로 진행하는 것을 특징으로 하며, 상기 하부전극은 티타늄나이트라이드, 백금 또는 루테늄으로 형성하는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

후술하는 실시예는 폴리실리콘막을 사용하지 않으면서도 캐패시터의 용량을 증대시키는 것으로 알려진 금속막(예컨대, TiN)을 하부전극으로 이용함과 동시에 하부전극 분리 공정시에 배리어물질없이 화학적기계적연마를 진행한다.

도 4a 내지 도 4d는 본 발명의 실시예에 따른 실린더형 캐패시터의 제조 방법을 도시한 공정 단면도이다.

도 4a에 도시된 바와 같이, 반도체 기판(31)에 트랜지스터의 소스/드레인과 같은 접합영역(32)을 형성한다. 여기서, 도시되지 않았지만, 접합영역(32) 형성전에는 잘 알려진 바와 같이, 소자간 분리를 위한 필드산화막이 형성되고, 반도체 기판(31) 상부에는 게이트전극이 형성될 것이다.

다음으로, 반도체 기판(31) 상부에 층간절연막(33)을 증착한다. 도시되지 않았지만, 층간절연막(33) 형성전에는 게이트전극을 덮는 층간절연막 공정, 비트라인 공정이 진행될 것이고, 따라서, 층간절연막(33)은 다층 구조의 층간절연막이다.

다음으로, 층간절연막(33)을 식각하여 접합영역(32)을 노출시키는 스토리지노드콘택홀(34)을 형성한 후, 이 스토리지노드콘택홀(34)에 스토리지노드콘택플러그(35)를 매립시킨다. 여기서, 스토리지노드콘택홀(34)에 매립되는 스토리지노드콘택플러그(35)는 캐패시터와 트랜지스터간 신호처리가 가능하도록 하기 위한 플러그이다.

다음으로, 스토리지노드콘택플러그(35)를 포함한 층간절연막(33) 상에 식각배리어막(36)과 희생산화막(37)을 차례로 증착한다. 여기서, 식각배리어막(36)은 희생산화막(37) 식각시 하부층이 손상되는 것을 방지하기 위한 것으로 실리콘질화막(Si₃N₄)으로 형성하며, 희생산화막(37)은 캐패시터의 용량 증대를 위해 도입된 것으로 BPSG, PSG 또는 HDP 중에서 선택하여 형성한다.

다음으로, 희생산화막(37)과 식각배리어막(36)을 순차적으로 식각하여 스토리지노드콘택플러그(35) 표면을 노출시키는 홀(38)을 형성한다. 여기서, 홀(38)을 형성하기 위한 식각 공정은 건식식각법을 이용하는데 먼저 식각배리어막(36)에서 식각이 멈출때까지 희생산화막(37)을 식각하고, 계속해서 식각배리어막(36)을 식각한다.

다음으로, 홀(38)을 포함한 희생산화막(37) 상에 하부전극으로 사용하는 티타늄나이트라이드(TiN, 39)를 증착한다.

이때, 티타늄나이트라이드(39)는 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 증착하며, 증착시 온도를 400℃∼700℃로 유지하고, 티타늄나이트라이드(39) 증착후에는 막질 개선을 위해 급속열처리장치(RTP) 또는 퍼니스(Furnace)에서 어닐링 공정을 진행할 수 있다.

예를 들어, 화학기상증착법을 이용하여 티타늄나이트라이드(39)를 증착하는 경우, 원료물질로는 TiCl₄를 사용하고, 반응가스로는 NH₃ 가스를 사용하며, 동시에 플로우시키는 원료물질과 반응가스의 유량은 각각 10sccm∼1000sccm으로 유지한다. 그리고, 증착온도는 400℃∼700℃를 유지하고, 증착압력은 0.1torr∼2torr를 유지하며, 최종 증착 두께는 100Å∼300Å이다.

위와 같이, 하부전극 물질로 티타늄나이트라이드(39)를 증착하면, 표면적 증대를 위한 MPS 공정이 생략되더라도 요구되는 캐패시터 용량을 충분히 확보할 수 있다.

도 4b에 도시된 바와 같이, 배리어물질을 도입하지 않고 화학적기계적연마를 이용하여 하부전극 분리(Bottom electrode isolation) 공정을 진행한다. 즉, 희생산화막(37) 상부의 티타늄나이트라이드(39)를 제거하여 홀(38)의 내부에만 TiN-하부전극(39a)을 잔류시키도록 화학적기계적연마(CMP)를 진행한다.

상기한 화학적기계적연마(CMP) 진행시에는 희생산화막(39)과 동일 성분의 슬러리를 이용하며, 이 슬러리는 티타늄나이트라이드(39)에 대하여 선택적 연마특성을 가지면서 티타늄나이트라이드(39)와 희생산화막(37)의 연마비율이 동일한 슬러리이다.

즉, 희생산화막(37)과 동일 성분의 슬러리를 이용하면 후속 희생산화막(37)의 습식딥아웃공정시에 잔류하는 슬러리도 동시에 제거 가능하며, 티타늄나이트라이드(39)에 대하여 선택적 연마특성을 가지므로써 티타늄나이트라이드(39)만을 연마할 수 있고, 더욱이 티타늄나이트라이드(39) 연마후에 드러나는 희생산화막(37)에 대한 연마가 티타늄나이트라이드(39)와 동일한 연마비율로 진행되도록 하므로써 연마균일도를 확보할 수 있다.

위와 같은 화학적기계적연마후에는 배리어물질을 도입하지 않으므로 TiN-하부전극(39a) 표면에는 슬러리(40)가 잔류할 수 있다.

도 4c에 도시된 바와 같이, 습식딥아웃(wet dip-out) 공정을 이용하여 희생산화막(37)을 제거한다. 이때, TiN-하부전극(39a) 표면에 잔류하던 슬러리(40)도 동시에 제거된다.

상기한 습식딥아웃 공정은 불산(HF) 계열의 케미컬을 이용하는데, 불산(HF)과 증류수(DI water)의 혼합케미컬(HF/DI)을 적용하거나, 불산(HF)과 불화암모늄(NH₄F)의 혼합케미컬(HF/NH₄F)을 적용한다. 위에서 불산과 불화암모늄의 혼합케미컬(HF/NH₄F)을 이용하는 경우에는 불화암모늄의 농도를 17%∼20% 수준으로 하여 희생산화막(37)과 슬러리(40)간의 습식각율의 차를 크게 하여 진행하거나, 불화암모늄의 농도를 38%∼40% 수준으로 하여 희생산화막(37)과 슬러리(40)간의 습식각율의 차를 최소화하여 진행한다.

위와 같은 습식딥아웃 공정시에 식각배리어막(36)이 식각배리어 역할을 하므로 하부층인 층간절연막(33)이 손상되는 것을 방지한다.

도 4d에 도시된 바와 같이, 희생산화막(37) 제거후에 드러난 하부전극(39a)을 포함한 전면에 유전막(41)과 상부전극(42)을 형성하여 실린더 구조의 캐패시터를 완성한다.

상술한 실시예에 따르면, 하부전극 분리 공정시 배리어물질을 도입하지 않으므로 배리어물질 형성 공정과 CMP후 배리어물질 제거 공정이 생략되어 공정을 단순화시킴과 동시에 배리어물질로 인해 초래되는 오염을 근본적으로 방지한다.

전술한 실시예에서는 하부전극 물질로 티타늄나이트라이드를 예로 들었으나, 본 발명은 티타늄나이트라이드를 제외한 루테늄(Ru), 백금(Pt)과 같은 금속막을 하부전극으로 사용하는 경우에도 적용가능하다. 따라서, 본 발명은 하부전극을 금속막으로 형성하는 모든 캐패시터에 적용 가능하다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 하부전극 분리 공정시 배리어물질을 도입하지 않으므로 공정을 단순화시킴과 동시에 배리어물질로 인해 초래되는 오염을 근본적으로 방지할 수 있는 효과가 있다.

또한, 본 발명은 하부전극을 금속막으로 형성하므로써 표면적 증대를 위한 공정없이도 캐패시터 용량을 확보할 수 있는 효과가 있다.

도 1a 내지 도 1c는 종래 기술에 따른 화학적기계적연마를 이용한 하부전극의 분리 방법을 도시한 공정 단면도,

도 2a 내지 도 2c는 종래 기술에 따른 건식식각법을 이용한 하부전극의 분리 방법을 도시한 공정 단면도,

도 3a는 감광막과 슬러리의 혼합물에 의한 오염을 나타낸 SEM 사진,

도 3b는 변형된 감광막에 의한 오염을 도시한 SEM 사진,

도 4a 내지 도 4d는 본 발명의 실시예에 따른 실린더형 캐패시터의 제조 방법을 도시한 공정 단면도.

* 도면의 주요 부분에 대한 부호의 설명

31 : 반도체 기판 32 : 접합영역

33 : 층간절연막 34 : 스토리지노드콘택홀

35 : 스토리지노드콘택플러그 36 : 식각배리어막

37 : 희생산화막 38 : 홀

39 : 티타늄나이트라이드 39a : TiN-하부전극

40 : 슬러리

Claims

반도체 기판 상부에 홀을 갖는 희생산화막을 형성하는 단계;

상기 홀을 포함한 상기 희생산화막 상에 금속막을 증착하는 단계;

배리어물질 없이 상기 희생산화막의 표면이 드러날때까지 상기 금속막을 화학적기계적연마하여 상기 홀의 내부에만 상기 금속막으로 된 하부전극을 형성하는 단계;

상기 화학적기계적연마후에 잔류하는 슬러리를 동시에 제거할 수 있는 식각용액을 이용하여 상기 희생산화막을 제거하는 단계; 및

상기 하부전극 상에 유전막과 상부전극을 차례로 형성하는 단계

를 포함하는 실린더형 캐패시터의 제조 방법.
제1항에 있어서,

상기 금속막의 화학적기계적연마시,

상기 희생산화막과 동일 성분의 슬러리를 이용하는 것을 특징으로 하는 실린더형 캐패시터의 제조 방법.
제2항에 있어서,

상기 슬러리는,

상기 금속막에 대하여 선택적 연마특성을 가지면서 상기 금속막과 상기 희생산화막의 연마비율이 동일한 슬러리를 이용하는 것을 특징으로 하는 실린더형 캐패시터의 제조 방법.
제1항에 있어서,

상기 희생산화막을 제거하는 단계는,

상기 슬러리를 동시에 제거하도록 불산(HF) 계열의 케미컬을 이용한 습식딥아웃공정으로 진행하는 것을 특징으로 하는 실린더형 캐패시터의 제조 방법.
제1항에 있어서,

상기 희생산화막을 제거하는 단계는,

상기 슬러리를 동시에 제거하도록 불산(HF)과 증류수(DI water)의 혼합케미컬(HF/DI)을 적용한 습식딥아웃공정으로 진행하는 것을 특징으로 하는 실린더형 캐패시터의 제조 방법.
제1항에 있어서,

상기 희생산화막을 제거하는 단계는,

상기 슬러리를 동시에 제거하도록 불산(HF)과 불화암모늄(NH₄F)의 혼합케미컬(HF/NH₄F)을 적용한 습식딥아웃공정으로 진행하는 것을 특징으로 하는 실린더형 캐패시터의 제조 방법.
제6항에 있어서,

상기 불산(HF)과 불화암모늄(NH₄F)의 혼합케미컬(HF/NH₄F)에서,

상기 불화암모늄의 농도를 17%∼20% 수준으로 하여 상기 희생산화막과 상기 슬러리간의 습식각율의 차를 크게 하여 진행하는 것을 특징으로 하는 실린더형 캐패시터의 제조 방법.
제6항에 있어서,

상기 불산(HF)과 불화암모늄(NH₄F)의 혼합케미컬(HF/NH₄F)에서,

상기 불화암모늄의 농도를 38%∼40% 수준으로 하여 상기 희생산화막과 상기 슬러리간의 습식각율의 차를 최소화하여 진행하는 것을 특징으로 하는 실린더형 캐패시터의 제조 방법.
제1항에 있어서,

상기 하부전극은,

티타늄나이트라이드, 백금 또는 루테늄으로 형성하는 것을 특징으로 하는 실린더형 캐패시터의 제조 방법.