KR20050073050A - Method for manufacturing semiconductor device - Google Patents
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Abstract
본 발명은 소자의 신뢰성을 향상시키는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 셀영역과 주변회로영역이 정의된 실리콘 기판을 제공하는 단계; 상기 실리콘 기판 상에 게이트 산화막, 폴리실리콘막, 텅스텐실리사이드막, 하드마스크용 질화막 및 반사방지막을 차례로 형성하는 단계; 상기 반사방지막, 하드마스크용 질화막, 텅스텐 실리사이드막 및 폴리실리콘막을 선택적으로 패터닝하여 상기 셀영역과 주변회로영역에 게이트를 형성하는 단계; 상기 셀영역의 게이트 양측의 기판 표면에 이온주입을 실시하는 단계; 상기 셀영역과 주변회로영역의 상기 게이트를 덮는 버퍼 산화막을 형성하는 단계; 상기 결과물을 포함하는 기판 전면에 스페이서용 폴리실리콘막을 형성하는 단계; 상기 주변회로영역의 스페이서용 폴리실리콘막을 식각하여 상기 주변회로영역의 게이트 측벽에 스페이서를 형성하는 단계; 상기 주변회로영역의 게이트 및 스페이서를 마스크로 이용하여 상기 주변회로영역의 게이트 양측의 기판 표면에 이온주입을 실시하는 단계; 및 상기 셀영역과 주변회로영역의 상기 스페이서용 폴리실리콘막을 모두 제거하는 단계를 포함한다.The present invention discloses a method for manufacturing a semiconductor device for improving the reliability of the device. The disclosed method comprises the steps of providing a silicon substrate with defined cell regions and peripheral circuit regions; Sequentially forming a gate oxide film, a polysilicon film, a tungsten silicide film, a hard mask nitride film, and an antireflection film on the silicon substrate; Selectively patterning the anti-reflection film, a hard mask nitride film, a tungsten silicide film, and a polysilicon film to form a gate in the cell region and a peripheral circuit region; Implanting ions into the surface of the substrate on both sides of the gate of the cell region; Forming a buffer oxide layer covering the gate of the cell region and the peripheral circuit region; Forming a polysilicon film for a spacer on an entire surface of the substrate including the resultant product; Etching the spacer polysilicon layer in the peripheral circuit region to form a spacer on a gate sidewall of the peripheral circuit region; Implanting ions into the surface of the substrate on both sides of the gate of the peripheral circuit region using the gate and the spacer of the peripheral circuit region as a mask; And removing all of the spacer polysilicon layers of the cell region and the peripheral circuit region.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 실리콘 기판의 결함을 방지하여 소자의 신뢰성을 향상시키기 위한 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device for preventing the defect of the silicon substrate to improve the reliability of the device.
반도체 소자의 고집적화가 진행되면서, 셀 사이즈의 감소로 인해 게이트 선폭 감소가 수반되고 있고, 이에 따라, 미세 선폭에서의 저저항 구현이 가능한 게이트 형성에 대한 다양한 기술들이 연구 및 개발되고 있다.As the integration of semiconductor devices increases, the gate line width is reduced due to the decrease in cell size. Accordingly, various techniques for gate formation capable of implementing low resistance at a fine line width have been researched and developed.
도 1a 내지 도 1c는 종래의 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.1A to 1C are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the related art.
종래의 반도체 소자의 제조방법에 대하여 도 1a 내지 도 1c를 참조하여 간략하게 설명하면 다음과 같다.A method of manufacturing a conventional semiconductor device will be briefly described with reference to FIGS. 1A to 1C as follows.
종래의 반도체 소자의 제조방법은, 도 1a에 도시된 바와 같이, 먼저, 실리콘 기판(1) 상에 게이트 산화막(2), 폴리실리콘막(3), 텅스텐실리사이드막(WSix)(4), 하드마스크용 질화막(Hard Mask Nitride)(5) 및 반사방지막(Anti Reflective Coating ; ARC)(6)을 차례로 형성한다. 여기서, 상기 반사방지막(6)은 SiON막을 이용한다. In the conventional method of manufacturing a semiconductor device, as shown in FIG. 1A, first, a gate oxide film 2, a polysilicon film 3, a tungsten silicide film (WSix) 4, and a hard disk are formed on a silicon substrate 1. A mask for nitride (Hard Mask Nitride) 5 and an anti-reflective coating (ARC) 6 are sequentially formed. Here, the anti-reflection film 6 uses a SiON film.
그리고 나서, 상기 반사방지막(6), 하드마스크질화막(5), 텅스텐실리사이드막(4) 및 폴리실리콘막(3)을 선택적으로 패터닝하여 게이트를 형성한다. 이 때, 상기 게이트는 셀영역(Ⅰ) 및 주변회로영역(Ⅱ)에 각각 형성된다. Then, the antireflection film 6, the hard mask nitride film 5, the tungsten silicide film 4, and the polysilicon film 3 are selectively patterned to form a gate. In this case, the gate is formed in the cell region I and the peripheral circuit region II, respectively.
이어서, 상기 셀영역(Ⅰ)의 게이트 양측의 기판 표면에 이온주입을 실시한 후, 상기 게이트를 덮는 버퍼 산화막(Buffer Oxide)(7)을 형성한다. 그런 다음, 상기 결과물을 포함하는 기판 전면에 스페이서용 질화막(8) 및 스페이서용 산화막(9)을 차례로 형성한다. Subsequently, ion implantation is performed on the substrate surfaces on both sides of the gate of the cell region I, and then a buffer oxide film 7 covering the gate is formed. Then, a spacer nitride film 8 and a spacer oxide film 9 are sequentially formed on the entire surface of the substrate including the resultant product.
그리고, 도 1b에 도시된 바와 같이, 상기 주변회로영역(Ⅱ)의 게이트 상의 스페이서용 산화막(9) 및 스페이서용 질화막(8)을 식각하여 상기 게이트 측벽에 스페이서(10)를 형성하고, 상기 게이트 및 스페이서(10)를 마스크로 이용하여 상기 주변회로영역(Ⅱ)의 게이트 양측의 기판 표면에 이온주입을 실시한다.As shown in FIG. 1B, the spacer oxide film 9 and the spacer nitride film 8 on the gate of the peripheral circuit region II are etched to form a spacer 10 on the sidewall of the gate. And ion implantation is performed on the surface of the substrate on both sides of the gate of the peripheral circuit region (II) using the spacer 10 as a mask.
그런 다음, 도 1c에 도시된 바와 같이, 상기 결과의 전체 구조물 상에 감광막(11)을 도포한 후, 상기 셀영역(Ⅰ) 상의 감광막(11)만을 선택적으로 제거한다.Then, as shown in FIG. 1C, after the photoresist film 11 is applied on the entire structure of the resultant, only the photoresist film 11 on the cell region I is selectively removed.
그리고 나서, 이 후에 형성될 층간절연막인 BPSG(Boro-Phospho-Silicate Glass)막의 갭필(Gap Fill) 마진(Margin)을 확보하기 위하여 상기 셀영역(Ⅰ) 상의 스페이서용 산화막을 선택적으로 제거한다. 여기서, 상기 스페이서용 산화막의 제거 시 BOE(Buffered Oxide Etchant)와 같은 케미칼(Chemical)을 이용하며, 상기 스페이서용 산화막 하부의 상기 스페이서용 질화막(8)을 베리어(Barrier)막으로 이용한다. Then, the spacer oxide film on the cell region (I) is selectively removed to secure a gap fill margin of the BPSG (Boro-Phospho-Silicate Glass) film that is to be formed later. Here, when removing the spacer oxide film, a chemical such as BOE (Buffered Oxide Etchant) is used, and the spacer nitride film 8 under the spacer oxide film is used as a barrier film.
도 2는 종래의 기술에 따른 문제점을 설명하기 위한 도면이다. 2 is a view for explaining a problem according to the prior art.
종래의 기술에 따르면, 도 2에 도시된 바와 같이, 스페이서용 산화막(29)의 형성 시 열적 스트레스(Thermal Stress)에 의해서 상기 스페이서용 산화막(29) 하부의 스페이서용 질화막(28)에 크랙(Crack) 및 핀 홀(Pin Hole)(A)이 발생한다. According to the related art, as shown in FIG. 2, a crack is formed in the spacer nitride layer 28 under the spacer oxide layer 29 due to thermal stress during formation of the spacer oxide layer 29. ) And a pin hole (A).
그러면, 이후, 상기 셀영역(Ⅲ) 상의 상기 스페이서용 산화막(29)을 BOE 케미칼로 제거하는 공정에서, 상기 BOE 케미칼이 상기 스페이서용 질화막(28)에 존재하는 크랙(Crack) 및 핀 홀(Pin Hole)(A)을 통해 실리콘 기판(21)의 내부로 침투하게 된다. 그리고, 후속 셀프 얼라인 콘택(Self Align Contant ; SAC) 식각 공정시의 베리어(Barrier)막으로 이용하기 위해 상기 결과물 상에 증착하는 질화막(미도시)이 상기 크랙(Crack) 및 핀 홀(Pin Hole)(A)의 입구를 막게 된다. Then, in the process of removing the spacer oxide film 29 on the cell region III with BOE chemicals, the cracks and pinholes in which the BOE chemicals are present in the nitride film 28 for spacers 28. It penetrates into the silicon substrate 21 through the hole (A). In addition, a nitride film (not shown) deposited on the resultant for use as a barrier film during a subsequent Self Align Contant (SAC) etching process may include the crack and the pin hole. (A) is blocked.
이에, 상기 크랙(Crack) 및 핀 홀(Pin Hole)(A)을 통해 상기 실리콘 기판(21)의 내부로 침투하였던 BOE 케미칼(Chemical)이 상기 실리콘 기판(21) 내부에서 장시간 식각 반응을 진행하여, 결국, 상기 실리콘 기판(21) 내부에 결함(Defect)이 발생하여 소자의 신뢰성을 저하시키는 문제점이 발생된다. Accordingly, the BOE chemical, which has penetrated into the silicon substrate 21 through the crack and the pin hole A, performs an etching reaction for a long time in the silicon substrate 21. As a result, a defect occurs in the silicon substrate 21 to reduce the reliability of the device.
도 2에서, 미설명된 도면 부호 Ⅳ는 주변회로영역, 22는 게이트 산화막, 23은 폴리실리콘막, 24는 텅스텐 실리사이드막, 25는 하드마스크용 질화막, 26은 반사방지막, 그리고, 27은 버퍼산화막을 각각 나타낸 것이다.In FIG. 2, reference numeral IV denotes a peripheral circuit region, 22 a gate oxide film, 23 a polysilicon film, 24 a tungsten silicide film, 25 a hard mask nitride film, 26 an antireflection film, and 27 a buffer oxide film. Will be shown respectively.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 상기 실리콘 기판 내부의 결함을 방지하여 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다. Accordingly, an object of the present invention is to provide a method for manufacturing a semiconductor device, which is designed to solve the above problems and to improve the reliability of the device by preventing defects in the silicon substrate.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 셀영역과 주변회로영역이 정의된 실리콘 기판을 제공하는 단계; 상기 실리콘 기판 상에 게이트 산화막, 폴리실리콘막, 텅스텐실리사이드막, 하드마스크용 질화막 및 반사방지막을 차례로 형성하는 단계; 상기 반사방지막, 하드마스크용 질화막, 텅스텐 실리사이드막 및 폴리실리콘막을 선택적으로 패터닝하여 상기 셀영역과 주변회로영역에 게이트를 형성하는 단계; 상기 셀영역의 게이트 양측의 기판 표면에 이온주입을 실시하는 단계; 상기 셀영역과 주변회로영역의 상기 게이트를 덮는 버퍼 산화막을 형성하는 단계; 상기 결과물을 포함하는 기판 전면에 스페이서용 폴리실리콘막을 형성하는 단계; 상기 주변회로영역의 스페이서용 폴리실리콘막을 식각하여 상기 주변회로영역의 게이트 측벽에 스페이서를 형성하는 단계; 상기 주변회로영역의 게이트 및 스페이서를 마스크로 이용하여 상기 주변회로영역의 게이트 양측의 기판 표면에 이온주입을 실시하는 단계; 및 상기 셀영역과 주변회로영역의 상기 스페이서용 폴리실리콘막을 모두 제거하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor device, the method including: providing a silicon substrate in which a cell region and a peripheral circuit region are defined; Sequentially forming a gate oxide film, a polysilicon film, a tungsten silicide film, a hard mask nitride film, and an antireflection film on the silicon substrate; Selectively patterning the anti-reflection film, a hard mask nitride film, a tungsten silicide film, and a polysilicon film to form a gate in the cell region and a peripheral circuit region; Implanting ions into the surface of the substrate on both sides of the gate of the cell region; Forming a buffer oxide layer covering the gate of the cell region and the peripheral circuit region; Forming a polysilicon film for a spacer on an entire surface of the substrate including the resultant product; Etching the spacer polysilicon layer in the peripheral circuit region to form a spacer on a gate sidewall of the peripheral circuit region; Implanting ions into the surface of the substrate on both sides of the gate of the peripheral circuit region using the gate and the spacer of the peripheral circuit region as a mask; And removing all of the spacer polysilicon layers of the cell region and the peripheral circuit region.
여기서, 상기 버퍼 산화막은 HTO 및 LP-TEOS 중 어느 하나를 이용한다. 그리고, 상기 스페이서용 폴리실리콘막은 300~2000Å의 두께로 형성한다. 또한, 상기 스페이서용 폴리실리콘막의 제거 시 60~80℃의 온도에서 DI과 NH4OH을 혼합한 케미칼을 이용하하며, 이때, 상기 DI:NH4OH의 혼합비는 1:2 내지 1:5로 한다.Here, the buffer oxide film uses any one of HTO and LP-TEOS. In addition, the spacer polysilicon film is formed to a thickness of 300 ~ 2000Å. In addition, the removal of the polysilicon film for the spacer using a chemical mixture of DI and NH 4 OH at a temperature of 60 ~ 80 ℃, wherein the mixing ratio of DI: NH 4 OH is 1: 2 to 1: 5.
본 발명에 따르면, 상기 버퍼 산화막을 베리어(Barrier)막으로 이용하여 상기 스페이서용 폴리실리콘막을 산화막에 대한 식각력이 없는 DI와 NH4OH의 혼합 케미칼로 제거함으로써, 종래의 크랙(Crack) 및 핀 홀(Pin Hole)이 발생됨을 방지하여 실리콘 기판의 결함을 방지할 수 있다.According to the present invention, by using the buffer oxide film as a barrier (Barrier) film by removing the spacer polysilicon film with a mixed chemical of DI and NH4OH without the etching power to the oxide film, the conventional crack (Crack) and pin holes ( It is possible to prevent a defect in the silicon substrate by preventing the occurrence of pin holes.
(실시예)(Example)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.3A to 3C are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
본 발명의 실시예에 따른 반도체 소자의 제조방법은, 도 3a에 도시된 바와 같이, 먼저, 셀영역(Ⅴ) 및 주변회로영역(Ⅵ)이 정의된 실리콘 기판(31)을 제공한 다음, 상기 실리콘 기판(31) 상에 게이트 산화막(32), 폴리실리콘막(33), 텅스텐실리사이드막(WSix)(34), 하드마스크용 질화막(Hard Mask Nitride)(35) 및 반사방지막(Anti Reflective Coating ; ARC)(36)을 차례로 형성한다. 이때, 상기 반사방지막(36)은 SiON막을 이용한다. In the method of manufacturing a semiconductor device according to an embodiment of the present invention, as shown in FIG. 3A, first, a silicon substrate 31 in which a cell region V and a peripheral circuit region VI are defined is provided. A gate oxide film 32, a polysilicon film 33, a tungsten silicide film (WSix) 34, a hard mask nitride 35 and an anti-reflective coating on the silicon substrate 31; ARC) 36 are formed in sequence. In this case, the anti-reflection film 36 uses a SiON film.
여기서, 상기 게이트 산화막(32)은 30~100Å의 두께로, 상기 폴리실리콘막(33)은 500~1500Å의 두께로, 상기 텅스텐 실리사이드막(34)은 700~2000Å의 두께로, 상기 하드마스크용 질화막(35)은 1000~5000Å의 두께로, 그리고, 상기 반사방지막(36)은 300~2000Å의 두께로 각각 형성한다. 또한, 상기 게이트 산화막(32)은 600~1200℃의 온도에서 형성한다.The gate oxide layer 32 may have a thickness of 30 to 100 GPa, the polysilicon layer 33 may have a thickness of 500 to 1500 GPa, and the tungsten silicide layer 34 may have a thickness of 700 to 2000 GPa. The nitride film 35 is formed to a thickness of 1000 ~ 5000Å, and the anti-reflection film 36 is formed to a thickness of 300 ~ 2000Å respectively. In addition, the gate oxide film 32 is formed at a temperature of 600 ~ 1200 ℃.
그리고 나서, 상기 반사방지막(36), 하드마스크용 질화막(35), 텅스텐 실리사이드막(34) 및 폴리실리콘막(33)을 선택적으로 패터닝하여 게이트를 형성한다. 이 때, 상기 게이트는 셀영역(Ⅴ) 및 주변회로영역(Ⅵ)에 각각 형성된다.Then, the antireflection film 36, the hard mask nitride film 35, the tungsten silicide film 34, and the polysilicon film 33 are selectively patterned to form a gate. In this case, the gate is formed in the cell region V and the peripheral circuit region VI, respectively.
이어서, 상기 셀영역(Ⅴ)의 게이트 양측의 기판 표면에 이온주입을 실시한 후, 상기 셀영역(Ⅴ) 및 주변회로영역(Ⅵ)의 게이트를 덮는 버퍼 산화막(Buffer Oxide)(37)을 형성한다. 그런 다음, 상기 결과물을 포함하는 기판 전면에 스페이서용 폴리실리콘막(38)을 형성한다. 여기서, 상기 버퍼 산화막(37)은 50~500Å의 두께로, 상기 스페이서용 폴리실리콘막(38)은 300~2000Å의 두께로 각각 형성한다. 또한, 상기 버퍼 산화막(37)은 HTO(High Temperature Oxide) 및 LP-TEOS(Low Pressure-Tetra Ethyl Ortho Silicate) 중 어느 하나를 이용하여 형성한다.Subsequently, after ion implantation is performed on the substrate surfaces on both sides of the gate of the cell region V, a buffer oxide 37 covering the gate of the cell region V and the peripheral circuit region VI is formed. . Then, a polysilicon film 38 for spacers is formed on the entire surface of the substrate including the resultant. Here, the buffer oxide film 37 is formed to a thickness of 50 ~ 500Å, the spacer polysilicon film 38 is formed to a thickness of 300 ~ 2000Å each. The buffer oxide layer 37 may be formed using any one of a high temperature oxide (HTO) and a low pressure-tetra ethyl ortho silicate (LP-TEOS).
그리고, 도 3b에 도시된 바와 같이, 상기 주변회로영역(Ⅵ)의 게이트 상의 상기 스페이서용 폴리실리콘막(38)을 식각하여 상기 주변회로영역(Ⅵ)의 게이트 측벽에 스페이서(39)를 형성하고, 상기 주변회로영역(Ⅵ)의 게이트 및 스페이서(39)를 마스크로 이용하여 상기 주변회로영역(Ⅵ)의 게이트 양측의 기판 표면에 이온주입을 실시한다. 3B, the spacer 39 is formed on the gate sidewall of the peripheral circuit region VI by etching the spacer polysilicon layer 38 on the gate of the peripheral circuit region VI. By using the gate and the spacer 39 of the peripheral circuit region VI as a mask, ion implantation is performed on the surface of the substrate on both sides of the gate of the peripheral circuit region VI.
다음으로, 도 3c에 도시된 바와 같이, 후속 공정에서 형성되는 층간절연막인 BPSG(Boro-Phospho-Silicate Glass)막의 갭필(Gap Fill) 마진(Margin)을 확보하기 위하여 상기 셀영역(Ⅴ) 및 주변회로영역(Ⅵ) 상의 스페이서용 폴리실리콘막을 제거한다. 이때, 상기 버퍼 산화막(37)이 베리어(Barrier)막 역할을 하며, 상기 스페이서용 폴리실리콘막의 제거 시 60~80℃의 온도에서 DI(Deionized water)와 NH4OH을 혼합한 케미칼(Chemical)을 이용한다. 여기서, 상기 DI:NH4OH의 혼합비는 1:2 내지 1:5로 한다. 이때, 상기 DI와 NH4OH의 혼합 케미칼은 산화막에 대한 식각력이 없다.Next, as shown in FIG. 3C, in order to secure a gap fill margin of the BPSG (Boro-Phospho-Silicate Glass) film, which is an interlayer insulating film formed in a subsequent process, to the cell region (V) and the periphery. The polysilicon film for the spacer on the circuit region VI is removed. In this case, the buffer oxide layer 37 serves as a barrier layer, and when the spacer polysilicon layer is removed, a chemical mixture of DI (Deionized water) and NH 4 OH is used at a temperature of 60 to 80 ° C. Herein, the mixing ratio of DI: NH 4 OH is 1: 2 to 1: 5. At this time, the mixed chemical of DI and NH 4 OH does not have an etching force to the oxide film.
상기와 같은 공정을 통해 제조되는 본 발명에 따른 반도체 소자는 상기 버퍼 산화막을 베리어(Barrier)막으로 이용하여 상기 스페이서용 폴리실리콘막을 산화막에 대한 식각력이 없는 DI와 NH4OH의 혼합 케미칼로 제거함으로써, 종래의 크랙(Crack) 및 핀 홀(Pin Hole)이 발생됨을 방지하여 실리콘 기판의 결함을 방지할 수 있다.In the semiconductor device according to the present invention manufactured through the above process, by using the buffer oxide film as a barrier film, the spacer polysilicon film is removed with a mixed chemical of DI and NH4OH having no etching force on the oxide film, Conventional cracks and pin holes may be prevented from occurring to prevent defects in the silicon substrate.
이상에서와 같이, 본 발명은 게이트 형성 후, 상기 게이트의 버퍼 산화막 및 스페이서용 폴리실리콘막을 증착한 다음, 상기 버퍼 산화막을 베리어(Barrier)막으로 이용하여 상기 스페이서용 폴리실리콘막을 산화막에 대한 식각력이 없는 DI와 NH4OH의 혼합 케미칼로 제거함으로써, 종래의 크랙(Crack) 및 핀 홀(Pin Hole)이 발생됨을 방지하여 실리콘 기판의 결함을 방지할 수 있고, 이에, 소자의 신뢰성을 향상시킬 수 있다.As described above, in the present invention, after the gate is formed, the buffer oxide film and the polysilicon film for the spacer are deposited, and then the spacer polysilicon film is etched with respect to the oxide film using the buffer oxide film as a barrier film. By removing with a mixed chemical of DI and NH 4 OH free of charge, it is possible to prevent the occurrence of conventional cracks and pin holes to prevent defects in the silicon substrate, thereby improving the reliability of the device. .
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.In addition, this invention can be implemented in various changes within the range which does not deviate from the summary.
도 1a 내지 도 1c는 종래의 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.1A to 1C are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the related art.
도 2는 종래의 기술에 따른 문제점을 설명하기 위한 도면.2 is a view for explaining a problem according to the prior art.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.3A to 3C are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
-도면의 주요 부분에 대한 부호의 설명-Explanation of symbols on main parts of drawing
31 : 실리콘 기판 32 : 게이트 산화막31 silicon substrate 32 gate oxide film
33 : 폴리실리콘막 34 : 텅스텐 실리사이드막33 polysilicon film 34 tungsten silicide film
35 : 하드마스크용 질화막 36 : 반사방지막35 nitride film for hard mask 36 antireflection film
37 : 버퍼 산화막 38 : 스페이서용 폴리실리콘막37 buffer oxide film 38 polysilicon film for spacer
39 : 스페이서 Ⅴ : 셀영역39: spacer V: cell area
Ⅵ : 주변회로영역Ⅵ: Peripheral Circuit Area
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100843061B1 (en) * | 2006-05-26 | 2008-07-01 | 주식회사 하이닉스반도체 | Method of manufacturing a non-volatile memory device |
| KR100896849B1 (en) * | 2007-12-26 | 2009-05-12 | 주식회사 동부하이텍 | Method for manufacturing of semiconductor device |
| US7553729B2 (en) | 2006-05-26 | 2009-06-30 | Hynix Semiconductor Inc. | Method of manufacturing non-volatile memory device |
| KR20150077022A (en) * | 2013-12-27 | 2015-07-07 | 삼성전자주식회사 | Methods of manufacturing a semiconductor device |
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2004
- 2004-01-08 KR KR1020040001231A patent/KR20050073050A/en not_active Application Discontinuation
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