KR100532967B1 - Method of manufacturing bit line of semiconductor device - Google Patents
Method of manufacturing bit line of semiconductor device Download PDFInfo
- Publication number
- KR100532967B1 KR100532967B1 KR10-2004-0026302A KR20040026302A KR100532967B1 KR 100532967 B1 KR100532967 B1 KR 100532967B1 KR 20040026302 A KR20040026302 A KR 20040026302A KR 100532967 B1 KR100532967 B1 KR 100532967B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- contact hole
- film
- interlayer insulating
- bit line
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title abstract description 13
- 238000004519 manufacturing process Methods 0.000 title description 3
- 239000011229 interlayer Substances 0.000 claims abstract description 41
- 239000010410 layer Substances 0.000 claims abstract description 41
- 238000000034 method Methods 0.000 claims abstract description 30
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 21
- 229920005591 polysilicon Polymers 0.000 claims abstract description 21
- 238000005530 etching Methods 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 9
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 9
- 239000010703 silicon Substances 0.000 claims abstract description 9
- 150000004767 nitrides Chemical class 0.000 claims abstract description 6
- -1 spacer nitride Chemical class 0.000 claims description 20
- 239000010949 copper Substances 0.000 claims description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 3
- 229910052782 aluminium Inorganic materials 0.000 claims description 3
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 3
- 229910052802 copper Inorganic materials 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 3
- 229910052698 phosphorus Inorganic materials 0.000 claims description 3
- 239000011574 phosphorus Substances 0.000 claims description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- 239000010937 tungsten Substances 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 2
- 230000002093 peripheral effect Effects 0.000 description 16
- 238000002955 isolation Methods 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/02634—Homoepitaxy
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 비트라인 콘택홀 형성시 셀 영역의 과도식각을 방지할 수 있는 반도체 소자의 비트라인 형성방법을 개시한다. 개시된 본 발명의 비트라인 형성방법은, 랜딩플러그 폴리가 형성된 실리콘 기판을 제공하는 단계; 상기 랜딩플러그 폴리를 포함한 기판 상에 층간절연막 및 감광막 패턴을 차례로 형성하는 단계; 상기 랜딩플러그 폴리가 노출되도록 감광막 패턴을 이용하여 층간절연막과 질화막의 식각선택비의 차이를 이용하여 층간절연막을 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀의 일정부분이 매립되도록 선택적 에피택셜 성장 방법을 사용하여 폴리실리콘막을 형성하는 단계; 및 상기 콘택홀이 매립되도록 비트라인 도전막을 형성하는 단계를 포함하는 것을 특징으로 한다.The present invention discloses a method for forming a bit line of a semiconductor device capable of preventing excessive etching of a cell region when forming a bit line contact hole. The disclosed bit line forming method includes providing a silicon substrate on which a landing plug poly is formed; Sequentially forming an interlayer insulating film and a photoresist pattern on the substrate including the landing plug poly; Forming a contact hole by etching the interlayer insulating layer using a difference in the etch selectivity between the interlayer insulating layer and the nitride layer using a photoresist pattern so as to expose the landing plug poly; Forming a polysilicon film using a selective epitaxial growth method to fill a portion of the contact hole; And forming a bit line conductive layer to fill the contact hole.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 비트라인 콘택홀 형성시 셀 영역의 과도식각을 방지할 수 있는 반도체 소자의 비트라인 형성방법에 관한 것이다. The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a bit line of a semiconductor device capable of preventing excessive etching of a cell region when forming a bit line contact hole.
최근, 반도체 소자가 고집적화 됨에 따라 비트라인 콘택홀 형성시 하부층인 랜딩플러그 폴리(Landing Plug Poly)와의 오버랩 마진(Overlap Margin)이 점점 감소되는 추세이다. 이로 인해 비트라인 콘택홀을 형성하기 위한 감광막 패턴 형성시 오정렬(Misalign)이 발생하게 되면, 후속의 식각 공정시 워드 라인까지 식각되어 결국 워드라인과 비트라인이 서로 전기적으로 연결되어 소자의 오동작을 야기시킨다. Recently, as semiconductor devices are highly integrated, overlap margin with a landing plug poly, which is an underlying layer, is gradually decreased when forming bit line contact holes. As a result, if misalignment occurs in the formation of the photoresist pattern for forming the bit line contact hole, the word line is etched during the subsequent etching process, and thus the word line and the bit line are electrically connected to each other, causing malfunction of the device. Let's do it.
또한, 상기와 같은 문제점을 해결하기 위해 비트라인 콘택홀 형성시 콘택홀의 크기를 아주 작게 만들기도 하지만, 이 경우에는 콘택 크기 감소에 따른 접촉저항 증가라는 단점이 발생하게 된다.In addition, in order to solve the above problems, the size of the contact hole may be made very small when the bit line contact hole is formed, but in this case, there is a disadvantage of increasing the contact resistance due to the decrease in the contact size.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 비트라인 형성방법을 설명하기 위한 공정별 단면도이다.1A to 1C are cross-sectional views illustrating processes for forming a bit line of a semiconductor device according to the related art.
도 1a에 도시된 바와 같이, 실리콘 기판(1) 상에 소자분리막(2)을 형성한 후에 셀 영역과 주변회로 영역에 게이트 도전막(3) 및 하드마스크막(4)의 적층으로 이루어지는 게이트(5)를 형성하고, 상기 게이트(5)를 포함한 기판 상에 스페이서 질화막(6)을 형성한다. 그 다음, 상기 기판 결과물 상에 제1층간절연막(7)을 형성한 후에 상기 제1층간절연막(7)을 식각하여 콘택홀(8)을 형성한 다음, 콘택홀이 매립되도록 폴리실리콘막을 증착하여 랜딩플러그 폴리(9)를 형성한다. 여기에서, 도면부호 12는 주변 회로 영역의 워드라인 스페이서를 나타낸다.As shown in FIG. 1A, after the device isolation film 2 is formed on the silicon substrate 1, a gate including a stack of the gate conductive film 3 and the hard mask film 4 in the cell region and the peripheral circuit region ( 5) and a spacer nitride film 6 is formed on the substrate including the gate 5. Next, after forming the first interlayer insulating film 7 on the substrate resultant, the first interlayer insulating film 7 is etched to form a contact hole 8, and then a polysilicon film is deposited to fill the contact hole. The landing plug poly 9 is formed. Here, reference numeral 12 denotes a word line spacer in the peripheral circuit area.
도 1b에 도시된 바와 같이, 상기 제1층간절연막(7) 및 랜딩플러그 폴리(9) 상에 제2층간절연막(10)을 형성한 다음, 상기 제2층간절연막(10) 상에 감광막 패턴(미도시)을 형성한다. 이어서, 상기 감광막 패턴을 이용하여 셀 영역과 주변회로 영역의 제2층간절연막(10)을 동시에 식각하여 비트라인 콘택홀(11)을 형성한다. 그 다음, 상기 감광막 패턴을 제거하고 비트라인 콘택홀이 매립되도록 비트라인 도전막을 증착하여 비트라인(12)을 형성한다.As shown in FIG. 1B, a second interlayer insulating film 10 is formed on the first interlayer insulating film 7 and the landing plug poly 9, and then a photoresist pattern on the second interlayer insulating film 10 is formed. Not shown). Subsequently, the bit line contact hole 11 is formed by simultaneously etching the second interlayer insulating film 10 in the cell region and the peripheral circuit region using the photoresist pattern. Next, the bit line 12 is formed by removing the photoresist pattern and depositing a bit line conductive layer to fill the bit line contact hole.
그러나, 도 1c에 도시된 바와 같이, 비트라인 콘택홀의 크기가 커지거나 또는 비트라인 콘택홀 형성시 오정렬(A)이 발생하게 되면, 비트라인 콘택홀 식각시 워드라인까지 콘택홀이 형성된다. 그 이유는 셀 영여과 주변회로 영역의 층간절연막을 동시에 식각하여 콘택홀을 형성하여야 하는데, 이때 주변회로 영역은 셀 영역에 비해서 상대적으로 두꺼운 스페이서 질화막과 워드라인의 하드마스크막을 통해 워드라인과 소오스/드레인 영역까지 콘택홀이 형 성되므로, 셀 영역의 스페이서 질화막 및 워드라인의 하드마스크막까지 함께 식각되기 때문이다. However, as shown in FIG. 1C, when the size of the bit line contact hole increases or a misalignment A occurs when the bit line contact hole is formed, the contact hole is formed up to the word line when the bit line contact hole is etched. The reason for this is that the contact hole is formed by simultaneously etching the interlayer insulating film of the cell filtration and peripheral circuit area, wherein the peripheral circuit area is formed through the word line and the source / source through the hard mask film of the spacer nitride film and the word line, which are relatively thicker than the cell area. Since the contact holes are formed to the drain region, the spacer nitride film of the cell region and the hard mask film of the word line are etched together.
또한, 비트라인 콘택홀 형성시 감광막 패턴을 형성하는 공정이 매우 어여우며, 생산성이 떨어지고, 잦은 불량으로 인한 수율저하를 초래하는 단점을 가지고 있다.In addition, the process of forming the photoresist pattern when forming the bit line contact hole is very difficult, productivity has a disadvantage, resulting in a decrease in yield due to frequent defects.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 비트라인 콘택홀 형성시 셀 영역의 과도식각을 방지할 수 있는 반도체 소자의 비트라인 형성방법을 제공함에 그 목적이 있다. Accordingly, an object of the present invention is to provide a method for forming a bit line of a semiconductor device capable of preventing excessive etching of a cell region when forming a bit line contact hole.
상기와 같은 목적을 달성하기 위한 본 발명의 비트라인 형성방법은, 랜딩플러그 폴리가 형성된 실리콘 기판을 제공하는 단계; 상기 랜딩플러그 폴리를 포함한 기판 상에 층간절연막 및 감광막 패턴을 차례로 형성하는 단계; 상기 랜딩플러그 폴리가 노출되도록 감광막 패턴을 이용하여 층간절연막과 질화막의 식각선택비의 차이를 이용하여 층간절연막을 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀의 일정부분이 매립되도록 선택적 에피택셜 성장 방법을 사용하여 폴리실리콘막을 형성하는 단계; 및 상기 콘택홀이 매립되도록 비트라인 도전막을 형성하는 단계를 포함하는 것을 특징으로 한다.Bit line forming method of the present invention for achieving the above object comprises the steps of providing a silicon substrate with a landing plug poly; Sequentially forming an interlayer insulating film and a photoresist pattern on the substrate including the landing plug poly; Forming a contact hole by etching the interlayer insulating layer using a difference in the etch selectivity between the interlayer insulating layer and the nitride layer using a photoresist pattern so as to expose the landing plug poly; Forming a polysilicon film using a selective epitaxial growth method to fill a portion of the contact hole; And forming a bit line conductive layer to fill the contact hole.
여기에서, 상기 층간절연막은 BPSG, HTO, LPTEOS, PETEOS 및 USG막 중 어느 하나를 선택하여 500∼5000Å의 두께로 형성하는 것을 특징으로 한다.Here, the interlayer insulating film is selected to any one of the BPSG, HTO, LPTEOS, PETEOS and USG film to form a thickness of 500 ~ 5000Å.
상기 콘택홀을 형성하는 단계는 블랭킷 식각을 수행하는 것을 특징으로 한다.The forming of the contact hole may be performed by blanket etching.
상기 폴리실리콘막은 인이 도핑된 폴리실리콘막을 사용하며, 50∼500Å의 두께로 형성하는 것을 특징으로 한다.The polysilicon film uses a polysilicon film doped with phosphorus and is formed to a thickness of 50 to 500 kPa.
상기 비트라인 도전막은 텅스텐, 텅스텐실리사이드, 알루미늄 및 구리 중 어느 하나를 선택하여 500∼5000Å의 두께로 형성하는 것을 특징으로 한다.The bit line conductive film is selected from tungsten, tungsten silicide, aluminum and copper to form a thickness of 500 to 5000 kPa.
또한, 본 발명은 실리콘 기판 상에 게이트 도전막 및 하드마스크막을 포함하는 게이트를 형성하는 단계; 상기 게이트를 포함한 기판 상에 스페이서 질화막을 형성하는 단계; 상기 스페이서 질화막 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀이 매립되도록 폴리실리콘막을 증착하여 랜딩플러그 폴리를 형성하는 단계; 상기 랜딩플러그 폴리를 포함한 기판 상에 층간절연막 및 감광막 패턴을 차례로 형성하는 단계; 상기 랜딩플러그 폴리가 노출되도록 감광막 패턴을 이용하여 층간절연막과 질화막의 식각선택비의 차이를 이용하여 층간절연막을 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀의 일정부분이 매립되도록 선택적 에피택셜 성장 방법을 사용하여 폴리실리콘막을 형성하는 단계; 및 상기 콘택홀이 매립되도록 비트라인 도전막을 형성하는 단계를 포함하는 반도체 소자의 비트라인 형성방법에 있어서, 상기 층간절연막 및 감광막 패턴을 차례로 형성하는 단계와 콘택홀을 형성하는 단계 사이에 상기 하드마스크막이 일정부분 남도록 랜딩플러그 폴리와 스페이서 질화막 및 하드마스크막을 CMP하는 단계를 포함하는 것을 특징으로 한다.In addition, the present invention includes forming a gate including a gate conductive film and a hard mask film on a silicon substrate; Forming a spacer nitride film on the substrate including the gate; Forming an interlayer insulating film on the spacer nitride film; Etching the interlayer insulating layer to form a contact hole; Depositing a polysilicon layer to fill the contact hole to form a landing plug poly; Sequentially forming an interlayer insulating film and a photoresist pattern on the substrate including the landing plug poly; Forming a contact hole by etching the interlayer insulating layer using a difference in the etch selectivity between the interlayer insulating layer and the nitride layer using a photoresist pattern so as to expose the landing plug poly; Forming a polysilicon film using a selective epitaxial growth method to fill a portion of the contact hole; And forming a bit line conductive layer to fill the contact hole, wherein the hard mask is formed between sequentially forming the interlayer insulating layer and the photoresist pattern and forming the contact hole. And CMPing the landing plug poly, the spacer nitride film, and the hard mask film so that the film remains in a predetermined portion.
여기에서, 상기 랜딩플러그 폴리와 스페이서 질화막 및 하드마스크막을 CMP하는 단계는 하드마스크막이 100∼1000Å 정도 남도록 CMP를 실시하는 것을 특징으로 한다.Here, the CMP of the landing plug poly, the spacer nitride film, and the hard mask film is characterized in that the CMP is performed such that the hard mask film remains about 100 to 1000 mW.
(실시예)(Example)
이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 보다 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체 소자의 비트라인 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다. 2A through 2D are cross-sectional views illustrating processes of forming a bit line of a semiconductor device according to an embodiment of the present invention.
도 2a에 도시된 바와 같이, 실리콘 기판(21) 상에 소자분리막(22)을 형성한 후에 셀 영역과 주변회로 영역에 게이트 도전막(23) 및 하드마스크막(24)의 적층으로 이루어지는 게이트(25)를 형성하고, 상기 게이트(25)를 포함한 기판 상에 스페이서 질화막(26)을 형성한다. As shown in FIG. 2A, after the device isolation film 22 is formed on the silicon substrate 21, a gate including a stack of the gate conductive film 23 and the hard mask film 24 in the cell region and the peripheral circuit region ( 25, and a spacer nitride layer 26 is formed on the substrate including the gate 25.
그 다음, 상기 기판 결과물 상에 제1층간절연막(27)을 형성한 후에 상기 제1층간절연막(27)을 식각하여 콘택홀(28)을 형성한 다음, 콘택홀이 매립되도록 폴리실리콘막을 증착하여 랜딩플러그 폴리(29)를 형성한다. 여기에서, 도면부호 33는 주변 회로 영역의 워드라인 스페이서를 나타낸다.Next, after forming the first interlayer insulating film 27 on the substrate resultant, the first interlayer insulating film 27 is etched to form a contact hole 28, and then a polysilicon film is deposited to fill the contact hole. Landing plug poly 29 is formed. Here, reference numeral 33 denotes a word line spacer in the peripheral circuit area.
도 2b에 도시된 바와 같이, 상기 제1층간절연막(27) 및 랜딩플러그 폴리(29) 상에 제2층간절연막(30) 및 감광막 패턴(31)을 형성한다. 여기에서, 제2층간절연막(30)은 BPSG, HTO, LPTEOS, PETEOS 및 USG막 중 어느 하나를 선택하여 500∼5000Å의 두께로 형성한다.As shown in FIG. 2B, a second interlayer insulating film 30 and a photoresist pattern 31 are formed on the first interlayer insulating film 27 and the landing plug poly 29. Here, the second interlayer insulating film 30 is formed to have a thickness of 500 to 5000 kV by selecting any one of BPSG, HTO, LPTEOS, PETEOS, and USG films.
이어서, 상기 감광막 패턴(31)을 이용하여 랜딩플러그 폴리(29)가 노출되도록 제2층간절연막과 질화막의 식각선택비의 차이를 이용하여 제2층간절연막(30)을 식각하여 비트라인 콘택홀(32)을 형성한다. 여기에서, 셀 영역은 랜딩플러그 폴리와 스페이서 질화막까지 콘택홀이 형성되고, 주변회로 영역에는 스페이서 질화막까지 콘택홀이 형성된다. 이때, 제2층간절연막(30)은 산화막으로 형성한다.Subsequently, the second interlayer insulating layer 30 is etched using the difference in the etching selectivity between the second interlayer insulating layer and the nitride layer so that the landing plug poly 29 is exposed using the photoresist pattern 31. 32). In the cell region, contact holes may be formed to the landing plug poly and the spacer nitride layer, and contact holes may be formed to the spacer nitride layer in the peripheral circuit region. At this time, the second interlayer insulating film 30 is formed of an oxide film.
도 2c에 도시된 바와 같이, 상기 감광막 패턴(31)을 제거하고 스페이서 질화막(26) 및 랜딩플러그 폴리(29) 상에 선택적 에피택셜 성장 방법(Selective Epitaxial Growth)을 사용하여 폴리실리콘막(34)을 형성한다. 이때, 폴리실리콘막(34)은 인(P)이 도핑된 폴리실리콘막을 사용하며, 50∼500Å의 두께로 형성한다. 여기에서, 선택적 에피택셜 성장 방법을 사용하면, 랜딩플러그 폴리 계면에서만 폴리실리콘이 성장되므로, 주변회로 영역에서는 폴리실리콘이 성장되지 않는다.As shown in FIG. 2C, the polysilicon film 34 is removed by using the selective epitaxial growth method on the spacer nitride film 26 and the landing plug poly 29 by removing the photoresist pattern 31. To form. At this time, the polysilicon film 34 uses a polysilicon film doped with phosphorus (P) and is formed to a thickness of 50 to 500 kPa. Here, using the selective epitaxial growth method, since polysilicon is grown only at the landing plug poly interface, no polysilicon is grown in the peripheral circuit region.
도 2d에 도시된 바와 같이, 주변회로 영역의 스페이서 질화막(26) 및 하드마스크막(24)을 블랭킷 식각으로 제거하여 비트라인 콘택홀(32)을 형성한다. 이때, 셀 영역은 랜딩플러그 폴리가 식각 선택비의 차이에 의해 식각되지 않고, 제2층간절연막이 전체적으로 일정부분 제거되기 때문에 종래 기술에서와 같이 셀 영역에서 비트라인 콘택홀 형성시 워드라인이 식각되는 문제점은 발생하지 않는다. As shown in FIG. 2D, the spacer nitride layer 26 and the hard mask layer 24 of the peripheral circuit region are removed by blanket etching to form the bit line contact hole 32. In this case, since the landing plug poly is not etched by the difference in the etching selectivity and the second interlayer insulating film is partially removed, the word line is etched when the bit line contact hole is formed in the cell region as in the conventional art. The problem does not occur.
그 다음, 상기 비트라인 콘택홀이 매립되도록(32) 비트라인 도전막(35)을 증착하여 비트라인을 형성한다. 이때, 비트라인 도전막은 텅스텐(W), 텅스텐실리사이드(WSi), 알루미늄(Al) 및 구리(Cu) 중 어느 하나를 선택하여 500∼5000Å의 두께로 형성한다.Next, a bit line conductive layer 35 is deposited to fill the bit line contact hole 32 to form a bit line. At this time, the bit line conductive film is selected from tungsten (W), tungsten silicide (WSi), aluminum (Al) and copper (Cu) to form a thickness of 500 ~ 5000Å.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자의 비트라인 형성방법을 설명하기 위한 공정 단면도이다.3 is a cross-sectional view illustrating a method of forming a bit line of a semiconductor device in accordance with another embodiment of the present invention.
도 3에 도시된 바와 같이, 하부층을 덮도록 실리콘 기판(21) 상에 랜딩플러그 폴리(29)를 형성한 후에 하드마스크막(24)이 일정부분 남도록 랜딩플러그 폴리(29)와 스페이서 질화막(26) 및 하드마스크막(24)에 CMP를 실시한다. 이때, 하드마스크막(24)이 100∼1000Å 정도 남도록 CMP를 실시한다. 그 다음, 도 2b 내지 도 2d에 도시된 바와 같이, 동일한 공정을 진행하여 비트라인을 형성한다.As shown in FIG. 3, after the landing plug poly 29 is formed on the silicon substrate 21 to cover the lower layer, the landing plug poly 29 and the spacer nitride film 26 are formed so that a portion of the hard mask film 24 remains. ) And the hard mask film 24 are subjected to CMP. At this time, CMP is performed so that the hard mask film 24 remains about 100 to 1000 mW. Then, as shown in Figs. 2b to 2d, the same process is performed to form a bit line.
상기와 같이, 랜딩플러그 폴리(29)를 형성한 후에 CMP를 실시하여 랜딩플러그 폴리(29)와 스페이서 질화막(26) 및 하드마스크막(24)을 일정부분 제거하면, 주변회로 영역의 비트라인 콘택 저항을 줄일 수 있다. 그 이유는 종래 기술에 비해서 주변회로 영역의 단차가 낮아졌기 때문에 비트라인 콘택홀 형성시 식각 타겟(Target)을 효과적으로 줄일 수 있고, 이로 인해 비트라인 콘택홀의 하부 접촉 면적을 넓게 확보할 수 있으며, 비트라인 콘택홀 형성시 과도식각을 줄일 수 있기 때문이다.As described above, if the landing plug poly 29, the spacer nitride film 26, and the hard mask film 24 are partially removed after the landing plug poly 29 is formed, the bit line contact of the peripheral circuit region is performed. Resistance can be reduced. The reason is that since the step height of the peripheral circuit area is lower than that of the prior art, the etching target (Target) can be effectively reduced when forming the bit line contact hole, and thus the lower contact area of the bit line contact hole can be secured, and the bit can be secured. This is because over-etching can be reduced when forming line contact holes.
따라서, 본 발명은 비트라인 콘택홀을 형성한 후에 선택적 에피택셜 성장 방법을 사용하여 셀 영역에만 폴리실리콘막을 형성하여 주변회로 영역의 비트라인 콘택홀 형성시 배리어막으로 사용함으로써 주변회로 영역의 비트라인 콘택홀 형성시 셀 영역의 워드라인이 식각되는 것을 방지할 수 있다.Therefore, the present invention forms a polysilicon film only in the cell region after the bit line contact hole is formed using the selective epitaxial growth method, thereby using the bit line in the peripheral circuit region by using it as a barrier layer when forming the bit line contact hole in the peripheral circuit region. When forming the contact hole, the word line of the cell region may be prevented from being etched.
또한, 본 발명은 랜딩플러그 폴리를 형성한 후에 CMP를 실시하여 랜딩플러그 폴리와 스페이서 질화막 및 하드마스크막을 일정부분 제거함으로써 셀 영역의 비트라인 콘택홀 형성시 홀의 크기를 증가시키더라도 접촉면적 증가에 의한 저항 감소의 효과를 얻을 수 있다.In addition, the present invention removes the landing plug poly, the spacer nitride film, and the hard mask film by performing CMP after the landing plug poly is formed, thereby increasing the size of the hole when forming the bit line contact hole in the cell region. The effect of reducing the resistance can be obtained.
이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.In the above, the present invention has been described with reference to some examples, but the present invention is not limited thereto, and a person of ordinary skill in the art may make many modifications and variations without departing from the spirit of the present invention. I will understand.
이상에서와 같이, 본 발명은 비트라인 콘택홀을 형성한 후에 선택적 에피택셜 성장 방법을 사용하여 셀 영역에만 폴리실리콘막을 형성하여 주변회로 영역의 비트라인 콘택홀 형성시 배리어막으로 사용함으로써 주변회로 영역의 비트라인 콘택홀 형성시 셀 영역의 워드라인이 식각되는 것을 방지할 수 있으며, 비트라인 콘택홀 형성시 홀의 크기를 증가시키더라도 접촉면적 증가에 의한 저항감소의 효과를 얻을 수 있다. 이에 따라 감광막 패턴 공정의 추가 없이도 안정적인 비트라인 콘택홀을 형성하여 반도체 소자 제조시 생산성 및 수율을 향상시킬 수 있다.As described above, according to the present invention, after forming the bit line contact hole, a polysilicon film is formed only in the cell region by using the selective epitaxial growth method, and the peripheral circuit region is used as a barrier layer when forming the bit line contact hole in the peripheral circuit region. When the bit line contact hole is formed, the word line of the cell region can be prevented from being etched. Even when the size of the hole is increased when the bit line contact hole is formed, the resistance can be reduced by increasing the contact area. Accordingly, a stable bit line contact hole may be formed without the addition of a photoresist pattern process, thereby improving productivity and yield in manufacturing a semiconductor device.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 비트라인 형성방법을 설명하기 위한 공정별 단면도.1A to 1C are cross-sectional views illustrating processes for forming a bit line of a semiconductor device according to the prior art.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체 소자의 비트라인 형성방법을 설명하기 위한 공정별 단면도.2A through 2D are cross-sectional views illustrating processes of forming a bit line of a semiconductor device in accordance with an embodiment of the present invention.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자의 비트라인 형성방법을 설명하기 위한 공정 단면도.3 is a cross-sectional view illustrating a method of forming a bit line of a semiconductor device in accordance with another embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
21 : 실리콘 기판 22 : 소자분리막21 silicon substrate 22 device isolation film
23 : 게이트 도전막 24 : 하드마스크막23: gate conductive film 24: hard mask film
25 : 게이트 26 : 스페이서 질화막25 gate 26 spacer nitride film
27 : 제1층간절연막 28 : 콘택홀27: first interlayer insulating film 28: contact hole
29 : 랜딩플러그 폴리 30 : 제2층간절연막29: landing plug poly 30: second interlayer insulating film
31 : 감광막 패턴 32 : 비트라인 콘택홀31: photosensitive film pattern 32: bit line contact hole
33 : 스페이서 34 : 폴리실리콘막33 spacer 34 polysilicon film
35 : 비트라인 도전막35: bit line conductive film
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2004-0026302A KR100532967B1 (en) | 2004-04-16 | 2004-04-16 | Method of manufacturing bit line of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2004-0026302A KR100532967B1 (en) | 2004-04-16 | 2004-04-16 | Method of manufacturing bit line of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050101037A KR20050101037A (en) | 2005-10-20 |
| KR100532967B1 true KR100532967B1 (en) | 2005-12-01 |
Family
ID=37279661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2004-0026302A KR100532967B1 (en) | 2004-04-16 | 2004-04-16 | Method of manufacturing bit line of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100532967B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100781547B1 (en) | 2006-10-20 | 2007-12-03 | 삼성전자주식회사 | Semiconductor device and method for fabricating the same |
-
2004
- 2004-04-16 KR KR10-2004-0026302A patent/KR100532967B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050101037A (en) | 2005-10-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100287009B1 (en) | Process for fabricating semiconductor device having polycide line and impurity region respectively exposed to contact holes different in depth | |
| US20040065958A1 (en) | Semiconductor device and method of manufacturing same | |
| KR100328810B1 (en) | Contact structure for a semiconductor device and manufacturing method thereof | |
| KR100469913B1 (en) | Manufacturing method for semiconductor device | |
| US6933229B2 (en) | Method of manufacturing semiconductor device featuring formation of conductive plugs | |
| KR100532967B1 (en) | Method of manufacturing bit line of semiconductor device | |
| KR100549576B1 (en) | Method for manufacturing semiconductor device | |
| KR100485893B1 (en) | Method of manufacturing semiconductor device | |
| KR101057759B1 (en) | Semiconductor device manufacturing method | |
| KR100537187B1 (en) | Method for fabrication of semiconductor device | |
| KR100506050B1 (en) | Contact formation method of semiconductor device | |
| KR20030041550A (en) | Method for fabricating semiconductor device | |
| KR100405936B1 (en) | Method for manufacturing a landing plug of semiconductor device by using selective epitaxial growth | |
| KR20000027911A (en) | Method of forming contact of semiconductor device | |
| KR20020055913A (en) | Method of forming a contact hole in a semiconductor device | |
| KR101043440B1 (en) | Method for forming semiconductor device | |
| KR100307296B1 (en) | A method of forming contact in semiconductor device | |
| KR20030058636A (en) | A method for forming of a semiconductor device | |
| KR20060109053A (en) | Method of manufacturing semiconductor device | |
| KR20050066190A (en) | A method for forming a contact of a semiconductor device | |
| KR20050104075A (en) | Semiconductor device reduced etch loss of gate pattern and method for manufacturing the same | |
| KR20000045359A (en) | Method for fabricating metal wiring | |
| KR20000027374A (en) | Method for manufacturing contact of semiconductor device | |
| KR20030049138A (en) | Method for fabricating semiconductor device | |
| KR20050014172A (en) | Manufacturing method for semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20101025 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |