KR20050070786A - 반도체 소자의 엠아이엠 캐패시터 형성방법 - Google Patents

반도체 소자의 엠아이엠 캐패시터 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 MIM 캐패시터 형성방법에 관한 것으로, 보다 자세하게는 캐패시터 유전막으로 알루미나(Al2O3)를 사용함으로써 구리 하부전극의 산화를 억제하고 접착을 향상시키는 방법에 관한 것이다.
본 발명의 반도체 소자의 MIM 캐패시터 형성방법은 구리 하부전극을 형성하는 단계; 상기 구리 전극에 자연산화막이 형성되는 단계; 상기 구리산화막상에 Al2O3 캐패시터 절연막을 형성하는 단계; 및 상기 절연막의 상부에 상부전극을 증착하고 패터닝하는 단계로 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 반도체 소자의 MIM 캐패시터 형성방법은 캐패시터 유전막으로 알루미나를 사용함으로써 구리 하부전극의 산화막을 제거하는 효과가 있다. 또한 기존의 SiN 유전막에 비해 구리와 같은 금속 전극과의 접착이 좋은 알루미늄을 사용하여 유전막을 형성하므로써 EM에 의한 보이드나 힐락의 발생을 억제할 수 있다. 또한 알루미늄의 증착 및 열처리 장비는 추가 비용없이 기존의 장비를 이용함으로써 원가 절감의 효과를 가져 올 수 있다.

Description

반도체 소자의 엠아이엠 캐패시터 형성방법 {Method of fabricating MIM capacitor}
본 발명은 반도체 소자의 MIM(metal-insulator-metal) 캐패시터(capacitor) 형성방법에 관한 것으로, 보다 자세하게는 캐패시터 유전막으로 알루미나(Al2O3)를 사용함으로써 구리(Cu) 하부전극의 산화를 억제하고 접착(adhesion)을 향상시키는 방법에 관한 것이다.
최근 들어 등장하고 있는 복합 반도체 소자(MML:Merged Memory Logic)는 한 칩(chip) 내에 메모리 셀(cell) 어레이(array)부, 예컨대 DRAM(Dynamic Random Access Memory)과 아날로그 또는 주변회로가 함께 집적화된 소자이다. 이러한 복합 반도체 소자의 등장으로 인해 멀티미디어 기능이 크게 향상되어 종전보다 반도체 소자의 고집적화 및 고속화를 효과적으로 달성할 수 있게 되었다. 한편, 고속 동작을 요구하는 아날로그 회로에서는 고용량의 캐패시터를 구현하기 위한 반도체 소자 개발이 진행중에 있다. 일반적으로, 캐패시터가 PIP(Polysilicon-Insulator-Polysilicon) 구조일 경우에는 상부전극 및 하부전극을 도전성 폴리실리콘으로 사용하기 때문에 상부전극/하부전극과 유전체 박막 계면에서 산화반응이 일어나 자연산화막이 형성되어 전체 캐패시턴스(capacitance)가 낮아지는 단점이 있다. 또한, 폴리실리콘층에 형성되는 공핍층(depletion region)으로 인하여 캐패시턴스가 낮아지고, 이에 따라 고속 및 고주파 동작에 적합하지 않은 단점이 있다. 이를 해결하기 위해 캐패시터의 구조를 MIS(Metal-Insulator-Silicon) 내지 MIM로 변경하게 되었는데, 그 중에서도 MIM형 캐패시터는 비저항이 작고 내부에 공핍에 의한 기생 캐패시턴스(parasitic capacitance)가 없기 때문에 고성능 반도체 소자에 주로 이용되고 있다. 최근에는 알루미늄에 비하여 비저항이 낮은 구리를 사용하여 반도체 소자의 금속배선을 형성하는 기술이 도입되었고, 이에 따라 구리를 전극으로 사용한 MIM 구조의 다양한 캐패시터가 제안되고 있다.
도 1a 내지 도 1b는 종래의 MIM 캐패시터 및 다마신 배선 구조를 갖는 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
먼저 도 1a를 참조하면, 반도체 기판(1) 상의 하부 절연막(10) 상에 상기 하부 절연막(10)과 단차가 없게 제1 금속 배선(15) 및 제2 금속 배선(20)을 형성한다. 상기 제1 금속 배선(15) 및 제2 금속 배선(20)이 형성된 결과물 상에 금속막을 형성한 다음, 이를 패터닝하여 상기 제2 금속 배선(20)의 상면에 접하는 캐패시터 하부전극(25)을 형성한다. 상기 하부전극(25)이 형성된 결과물 상에 유전막(30)을 형성한다. 상기 유전막(30) 상에 다른 금속막을 형성한 다음, 이를 패터닝하여 상기 하부전극(25)과 대응되는 위치에 캐패시터 상부전극(35)을 형성한다. 상기 상부전극(35)이 형성된 결과물 상에 층간절연막(40)을 형성한다.
다음 도 1b를 참조하면, 상기 층간절연막(40)의 상면을 CMP(chemical mechanical polishing) 공정으로 평탄화한다. 다음에, 상기 층간절연막(40) 및 유전막(30)을 식각하여 상기 제1 금속 배선(15)의 상면을 노출시키는 비아홀(via hole, V1)을 형성한다. 상기 비아홀(V1)의 상부에 제1 트렌치(trench, T1 )를 형성하고, 상기 상부전극(35)의 상면을 노출시키는 제2 트렌치(T2)를 형성한다. 다음에, 상기 비아홀(V1)과 제1 및 제2 트렌치(T1, T2)에 전도성 금속을 채워 넣고 CMP(chemical mechanical polish)하여 다마신 배선 구조(45)와 콘택 플러그(contact plug, 50)를 형성한다.
상술한 일반적인 캐패시터 제조공정에 덧붙여 상부전극과 하부전극 그리고 층간유전막으로서 특정물질을 사용하는 일례에 대해 설명하면 다음과 같다.
도 2a는 캐패시터 유전막으로서 실리콘 질화막(SiN)을 사용하고 하부전극으로는 구리(Cu), 상부전극으로는 티타늄 질화막(TiN)을 사용하여 형성된 MIM 캐패시터의 단면도를 보여준다. 보다 자세하게 상기 캐패시터의 제조공정을 알아보면 먼저 소정의 구조물이 형성된 반도체 기판(50)에 제 1 층간절연막(51)을 증착하고, 상기 절연막에 다마신(damascene) 패턴을 형성하여 하부전극(52) 물질인 구리를 증착한다. 이후 CMP 공정으로 평탄화를 거친 후, 캐패시터 유전막(53)인 SiN와 상부전극(54)인 TiN을 순서대로 증착한다. 이후 노광과 식각공정을 거쳐 캐패시터를 완성한다. 이후 제 2 층간절연막(55)을 증착하고 비아(56)를 형성하는 일반적인 다마신 공정을 거쳐 상부전극과 금속배선(57)을 연결한다.
이때 일반적으로 하부전극의 구리 표면에는 구리산화막(도 2b의 58)이 형성되어 있으며, 상기 구리산화막은 소자의 신뢰성(reliablity) 문제를 일으킨다. 구리산화막이 한 번 형성되면 계속 산화되려는 경향을 가지고 있어, 이로 인해 구리전극의 부식을 일으킬 수 있다. 또한, 구리 하부전극과 SiN 유전막의 계면 불안정 때문에 일렉트로 마이그레이션(electromigration, 이하 EM이라 칭함)을 유발해서 경계면 사이로의 보이드(void)나 힐락(hillock)이 쉽게 발생하는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 캐패시터 유전막으로 알루미나(Al2O3)를 사용함으로써 구리 하부전극의 산화를 억제하고 접착을 향상시키는 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 구리 하부전극을 형성하는 단계; 상기 구리 전극에 자연산화막이 형성되는 단계; 상기 구리산화막상에 Al2O3 캐패시터 절연막을 형성하는 단계; 및 상기 절연막의 상부에 상부전극을 증착하고 패터닝하는 단계로 이루어진 반도체 소자의 MIM 캐패시터 형성방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
먼저, 도 3a는 종래의 기술과 동일하게 구리 하부전극을 형성하는 단계를 보여주는 단면도이다. 소정의 구조물이 형성된 반도체 기판(60)에 제 1 층간절연막(61)을 증착하고, 상기 절연막에 다마신 패턴을 형성하여 하부전극(62) 물질인 구리를 증착한다. 이후 CMP 공정으로 평탄화를 거친다. 이때 구리배선의 상부면에는 자연산화에 의한 구리산화막(63)이 형성된다.
다음, 도 3b는 구리산화막을 포함한 반도체 기판의 전면에 스퍼터(sputter) 방식으로 알루미늄(Al, 64)을 증착하는 단계를 보여주는 단면도이다. 상기 알루미늄은 캐패시터 유전막 역할을 하는 Al2O3를 형성하기 위한 것이다.
다음, 도 3c는 Al2O3 캐패시터 절연막(65)을 형성하는 단계를 보여주는 단면도이다. 상기 알루미늄막을 산소를 포함한 분위기에서 열처리를 행한다. 이때 Al2O3가 형성되면서 구리산화막의 산소를 끌어모아 구리산화막은 구리로 환원된다. 따라서 순수한 구리와 Al2O3의 계면이 형성된다. 열역학적으로 구리가 산소와 결합하는 데 필요한 깁스 자유에너지(Gibbs free energy)는 0℃에서 -300kJ인 반면 알루미늄이 산소와 결합하여 Al2O3를 만드는데 필요한 에너지는 -1025kJ이다. 따라서 산소는 에너지가 더 낮은 알루미늄과 결합하려고 하며 구리와 알루미늄 계면의 산소는 알루미늄 내로 확산하여 Al2O3를 형성하고 또한 구리산화막 내의 산소도 알루미늄과 반응하여 Al2O3를 형성시키면서 구리는 환원된다. 이러한 방법으로 Al2 O3이 형성되면서 구리산화막을 제거할 수 있다. 또한 기존의 SiN 유전막에 비해 구리와 같은 금속 전극과의 접착(adhesion)이 좋은 알루미늄을 사용함으로써 EM에 의한 보이드나 힐락의 발생을 억제할 수 있다.
다음, 도 3d는 상부전극을 증착하고 캐패시터가 형성될 영역을 패터닝하여 MIM 캐패시터 전극을 완성하는 단계를 보여주는 단면도이다. 이후 제 2 층간절연막(67)을 증착하고 비아(68)를 형성하는 일반적인 다마신 공정을 거쳐 상부전극과 금속배선(69)을 연결한다. 본 발명은 상기와 같은 추가 후속 공정에 의한 열처리나 산소의 확산에 의한 구리산화막의 형성을 방지할 수 있는 특징을 가진다. 더불어 알루미늄의 증착 및 열처리 장비는 추가 비용없이 기존의 장비를 이용함으로써 원가 절감의 효과를 가져올 수 있다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 반도체 소자의 MIM 캐패시터 형성방법은 캐패시터 유전막으로 알루미나(Al2O3)를 사용함으로써 구리 하부전극의 산화막을 제거하는 효과가 있다. 또한 기존의 SiN 유전막에 비해 구리와 같은 금속 전극과의 접착이 좋은 알루미늄을 사용하여 유전막을 형성함으로써 EM에 의한 보이드나 힐락의 발생을 억제할 수 있다. 또한 알루미늄의 증착 및 열처리 장비는 추가 비용없이 기존의 장비를 이용함으로써 원가 절감의 효과를 가져올 수 있다.
도 1a 내지 도 1b는 종래기술에 의한 MIM 캐패시터 형성 공정의 단면도.
도 2a는 종래기술에 의한 MIM 캐패시터의 단면도.
도 2b는 종래기술에 의해 구리산화막이 형성된 MIM 캐패시터의 단면도
도 3a 내지 도 3d는 본 발명에 의한 MIM 캐패시터 형성 공정의 단면도.

Claims (4)

  1. 반도체 소자의 MIM 캐패시터 형성방법에 있어서,
    구리 하부전극을 형성하는 단계;
    상기 구리 전극에 자연산화막이 형성되는 단계;
    상기 구리산화막상에 Al2O3 캐패시터 절연막을 형성하는 단계; 및
    상기 절연막의 상부에 상부전극을 증착하고 패터닝하는 단계
    를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성방법.
  2. 제 1항에 있어서,
    상기 Al2O3 캐패시터 절연막을 형성하는 단계는
    상기 자연산화막을 포함한 반도체 기판의 전면에 알루미늄을 증착하는 단계; 및
    상기 알루미늄을 열처리하는 단계
    를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성방법.
  3. 제 2항에 있어서,
    상기 열처리 단계는 Al2O3가 형성되면서 구리산화막의 산소를 끌어모아 구리산화막은 순수한 구리로 환원됨을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성방법.
  4. 제 2항에 있어서,
    상기 열처리 단계는 산소분위기에서 실시함을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성방법.
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