KR20050069762A - 플라즈마 디스플레이 패널의 구동방법 및 장치 - Google Patents

플라즈마 디스플레이 패널의 구동방법 및 장치 Download PDF

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Abstract

본 발명은 콘트라스트 특성을 향상하고 특정 계조에서 셀이 안켜지는 저방전을 예방하도록 한 플라즈마 디스플레이 패널의 구동방법 및 장치에 관한 것이다.
이 플라즈마 디스플레이 패널의 구동방법 및 장치는 제1 서브필드의 리셋기간 동안 제1 전극에 제1 쓰기전압과 소거전압을 공급하여 셀을 초기화하는 제1 단계와; 제2 서브필드의 리셋기간 동안 상기 서스테인전압보다 높고 상기 제1 쓰기전압보다 낮은 제2 쓰기전압과 상기 소거전압을 상기 제1 전극에 공급하여 상기 셀을 초기화하는 제2 단계와; 상기 제1 및 제2 서브필드 각각에서 어드레스기간 동안 상기 제1 전극에 상기 스캔전압을 공급하고 상기 제2 전극에 상기 데이터전압을 공급하여 상기 셀을 선택하는 제3 단계와; 상기 제1 및 제2 서브필드 각각에서 서스테인기간 동안 서스테인전압을 상기 제1 및 제3 전극에 교대로 공급하는 제4 단계를 포함한다.

Description

플라즈마 디스플레이 패널의 구동방법 및 장치{METHOD AND APPARATUS FOR DRIVING PLASMA DISPLAY PANEL}
본 발명은 플라즈마 디스플레이 패널에 관한 것으로, 특히 콘트라스트 특성을 향상하고 특정 계조에서 셀이 안켜지는 저방전을 예방하도록 한 플라즈마 디스플레이 패널의 구동방법 및 장치에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 한다)은 He+Xe, Ne+Xe, He+Xe+Ne 등의 불활성 혼합가스가 방전할 때 발생하는 자외선이 형광체를 발광시킴으로써 화상을 표시하게 된다. 이러한 PDP는 박막화와 대형화가 용이할 뿐만 아니라 최근의 기술 개발에 힘입어 화질이 크게 향상되고 있다.
도 1을 참조하면, 종래의 3전극 교류 면방전형 PDP는 스캔전극(Y1 내지 Yn) 및 서스테인전극(Z)과, 스캔전극(Y1 내지 Yn) 및 서스테인전극(Z)과 직교하는 어드레스전극(X1 내지 Xm)을 구비한다.
스캔전극(Y1 내지 Yn), 서스테인전극(Z) 및 어드레스전극(X1 내지 Xm)의 교차부에는 적색, 녹색 및 청색 중 어느 하나를 표시하기 위한 셀(1)이 형성된다. 스캔전극(Y1 내지 Yn) 및 서스테인전극(Z)은 도시하지 않은 상부기판 상에 형성된다. 상부기판에는 도시하지 않은 유전체층과 MgO 보호층이 적층된다. 어드레스전극(X1 내지 Xm)은 도시하지 않은 하부기판 상에 형성된다. 하부기판 상에는 수평으로 인접한 셀들 간에 광학적, 전기적 혼신을 방지하기 위한 격벽이 형성된다. 하부기판과 격벽 표면에는 진공자외선에 의해 여기되어 가시광을 방출하는 형광체가 형성된다. 상부기판과 하부기판 사이의 방전공간에는 He+Xe, Ne+Xe, He+Xe+Ne 등의 방전에 필요한 혼합가스가 주입된다.
PDP는 화상의 계조를 구현하기 위하여, 한 프레임을 발광횟수가 다른 여러 서브필드로 나누어 시분할 구동하게 된다. 각 서브필드는 전화면을 초기화시키기 위한 리셋기간과, 주사라인을 선택하고 선택된 주사라인에서 셀을 선택하기 위한 어드레스기간과, 방전횟수에 따라 계조를 구현하는 서스테인기간으로 나뉘어진다. 예를 들어, 256 계조로 화상을 표시하고자 하는 경우에 도 2와 같이 1/60 초에 해당하는 프레임 기간(16.67ms)은 8개의 서브필드들(SF1 내지 SF8)로 나누어지게 된다. 8 개의 서브 필드들(SF1 내지 SF8) 각각은 전술한 바와 같이, 리셋기간, 어드레스기간 및 서스테인기간으로 나누어지게 된다. 각 서브필드의 리셋기간과 어드레스 기간은 각 서브필드마다 동일한 반면에 서스테인 기간과 그에 할당되는 서스테인펄스의 수는 각 서브필드에서 2n(n=0,1,2,3,4,5,6,7)의 비율로 증가된다.
도 3은 PDP에 적용되는 구동파형의 일예를 나타낸다.
도 3을 참조하면, 종래의 PDP 구동방법은 각 서브필드(SFn, SFn+1) 마다 상승 램프파형(Ramp-up)을 이용하여 셋업방전을 일으키고 하강 램프파형(Ramp-dn)을 이용하여 셋다운방전을 일으켜 셀들을 초기화시킨다.
각 서브필드(SFn, SFn+1)의 리셋기간에는 모든 스캔전극들(Y)에 상승 램프파형(Ramp-up)이 동시에 공급된다. 이와 동시에, 서스테인전극(Z)과 어드레스전극(X)에는 0[V]가 공급된다. 상승 램프파형(Ramp-up)에 의해 전화면의 셀들 내에서 스캔전극(Y)과 어드레스전극(X) 사이와 스캔전극(Y)과 서스테인전극(Z) 사이에는 셋업방전(Set-up discharge)이 일어난다. 이 셋업방전에 의해 어드레스전극(X)과 서스테인전극(Z) 상에는 정극성(+)의 벽전하가 쌓이게 되며, 스캔전극(Y) 상에는 부극성(-)의 벽전하가 쌓이게 된다.
상승 램프파형(Ramp-up)에 이어서, 상승 램프파형(Ramp-up)의 셋업전압(Vsetup)보다 낮은 서스테인전압(Vs)에서 떨어지기 시작하여 부극성의 특정 전압까지 떨어지는 하강 램프파형(Ramp-dn)이 스캔전극들(Y)에 동시에 공급된다. 이와 동시에, 서스테인전극(Z)에는 제1 Z 바이어스전압(Vz1)이 공급되고, 어드레스전극(X)에는 0[V]가 공급된다. 제1 Z 바이어스전압(Vz1)은 서스테인전압(Vs)으로 정해질 수 있다. 하강 램프파형(Ramp-dn)이 공급될 때, 스캔전극(Y)과 서스테인전극(Z) 사이에 셋다운방전(Set-down discharge)이 일어난다. 이 셋다운방전에 의해 셋업방전시에 발생된 벽전하들 중에서 어드레스방전에 불필요한 과도 벽전하가 소거된다.
각 서브필드(SFn, SFn+1)의 어드레스기간에는 부극성 쓰기전압(-Vw)의 스캔펄스(Scp)가 스캔전극들(Y)에 순차적으로 공급됨과 동시에 그 스캔펄스(Scp)에 동기되는 정극성 데이터전압(Vd)의 데이터펄스(Dp)가 어드레스전극들(X)에 공급된다. 스캔펄스(Scp)는 서스테인전압(Vs)보다 낮은 정극성 바이어스전압(-Vw)과 부극성 쓰기전압(-Vw) 사이에서 스윙된다. 스캔펄스(Scp)와 데이터펄스(Dp)의 전압과 리셋기간에 생성된 벽전압이 더해지면서 데이터펄스(Dp)가 공급되는 셀 내에는 어드레스 방전이 발생된다. 이 어드레스기간 동안 서스테인전극(Z)에는 제1 Z 바이어스전압(Vz1)보다 낮은 제2 Z 바이어스전압(Vz2)이 공급된다.
각 서브필드(SFn, SFn+1)의 서스테인기간에는 스캔전극들(Y)과 서스테인전극들(Z)에 서스테인전압(Vs)의 서스테인펄스(Susp)가 교대로 공급된다. 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인전압(Vs)이 더해지면서 매 서스테인펄스(Susp)가 공급될 때마다 스캔전극(Y)과 서스테인전극(Z) 사이에 서스테인방전 즉, 표시방전이 발생된다. 이 서스테인기간과 서스테인펄스(Susp)의 수는 서브필드에 부여된 휘도 가중치에 따라 달라질 수 있다.
서스테인방전이 완료된 후에 셀 내의 잔류전하를 소거하기 위한 소거신호가 스캔전극(Y)이나 서스테인전극(Z)에 공급될 수 있다.
도 3과 같은 구동파형은 셋다운방전이 완료되는 시점(t1)에서 하강 램프파형(Ramp-dn)의 셋다운전압이 스캔펄스(Scp)의 부극성 쓰기전압(-Vw)보다 ΔV만큼 높은 전위로 고정된다. 하강 램프파형(Ramp-dn)은 셋업방전에 의해 과도하게 쌓인 어드레스전극(X) 상의 정극성 벽전하를 줄이는 역할을 하므로 하강 램프파형(Ramp-dn)의 셋다운전압이 부극성 쓰기전압(-Vw)보다 높은 전위에서 멈추면 그 만큼 어드레스전극(X) 상에 더 많은 정극성 벽전하가 잔류할 수 있다. 이 때문에 도 3의 구동파형은 어드레스방전에 필요한 전압(Vd, -Vw)을 낮출 수 있으므로 PDP를 저전압으로 구동할 수 있는 장점이 있다. 도 3에서 어드레스기간 동안 서스테인전극(Z)에 인가되는 전압을 Vz2 전위로 낮추는 이유는 셋다운방전시 셋다운전압이 ΔV만큼 높아지면 서스테인전극(Z) 상에 원치 않는 과도하게 잔류하는 정극성의 벽전하 양을 보상하기 위함이다.
도 4는 PDP에 적용되는 구동파형의 다른 예를 나타낸다.
도 4를 참조하면, n 번째 서브필드(SFn)는 셋업방전과 셋다운방전으로 셀들을 초기화시키고 n+1 번째 서브필드(SFn+1)는 셋업방전없이 셋다운방전으로 셀들을 초기화시킨다.
n 번째 서브필드(SFn)와 n+1 번째 서브필드(SFn+1) 각각에서 어드레스기간과 서스테인기간은 도 3의 그 것과 실질적으로 동일하다.
n 번째 서브필드(SFn)의 리셋기간에서는 상승 램프파형(Ramp-up)을 이용하여 셋업방전을 일으킨 다음에 하강 램프파형(Ramp-dn)을 이용하여 셋다운방전을 일으켜 셀들을 초기화시킨다. 이에 비하여 n+1 번째 서브필드(SFn+1)는 스캔전극(Y)의 마지막 서스테인펄스와 연결된 하강 램프파형(Ramp-up)을 스캔전극(Y)에 인가하여 셀들을 초기화시킨다. n+1 번째 서브필드(SFn+1)는 n 번째 서브필드(SFn)의 초기화와 달리, 셋업방전없이 서스테인방전이 일어난 후에 셋다운방전이 일어난다. 이 n+1 번째 서브필드(SFn+1)의 리셋기간 동안에는 셋업방전없이 없기 때문에 n 번째 서브필드(SFn)에서 서스테인방전이 일어나는 온셀들(On-cell)에서만 광이 방출되므로 모든 서브필드들에서 셋업방전이 일어나고 그 결과 전 셀들에서 광이 방출되는 도 3의 구동파형에 비하여 콘트라스트 특성이 높다.
그런데 도 4와 같은 구동파형에 의해서는 셋업방전이 없는 서브필드로 인하여 공간적, 시간적으로 공간전하의 양이 작은 경우에 켜져야 할 온셀이 특정 계조에서 켜지지 않는 저방전 현상이 나타나기 쉬운 문제점이 있다. 예컨대, 아래의 표 1에서 계조 '4'의 데이터가 공급되는 셀은 제3 서브필드(SF3)에서 온셀로서 켜져야 하지만 공간전하가 거의 없기 때문에 방전이 일어나지 않을 수 있다. 또한, 계조 '8'의 데이터가 공급되는 셀은 제4 서브필드(SF4)에서 온셀로서 켜져야 하지만 공간전하가 거의 없기 때문에 방전이 일어나지 않을 수 있다. 도 5는 도 4의 구동파형으로 PDP를 구동할 때 특정계조에서 나타나는 저방전 현상을 나타낸다. 도 5에서 'W'는 화이트 색도를 나타낸다.
계조 SF1(1) SF2(2) SF3(4) SF4(8) SF5(16)
4 0 0 1(0) 0 0
5 1 0 1 0 0
6 0 1 1 0 0
7 1 1 1 0 0
8 0 0 0 1(0) 0
9 1 0 0 1 0
10 0 1 0 1 0
11 1 1 0 1 0
12 0 0 1 1 0
13 1 0 1 1 0
14 0 1 1 1 0
15 1 1 1 1 0
표 1에 있어서, '1'은 계조에 따라 셀이 켜져야할 서브필드이며 '0'은 계조에 따라 셀이 꺼져야할 서브필드를 나타낸다. 그리고 최상단 행에서 괄호 안의 숫자는 각 서브필드에 부여된 휘도 가중치를 나타낸다.
따라서, 본 발명의 목적은 콘트라스트 특성을 향상하고 특정 계조에서 셀이 안켜지는 저방전을 예방하도록 한 PDP의 구동방법 및 장치를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 PDP의 구동방법은 제1 서브필드의 리셋기간 동안 제1 전극에 제1 쓰기전압과 소거전압을 공급하여 셀을 초기화하는 제1 단계와; 제2 서브필드의 리셋기간 동안 상기 서스테인전압보다 높고 상기 제1 쓰기전압보다 낮은 제2 쓰기전압과 상기 소거전압을 상기 제1 전극에 공급하여 상기 셀을 초기화하는 제2 단계와; 상기 제1 및 제2 서브필드 각각에서 어드레스기간 동안 상기 제1 전극에 상기 스캔전압을 공급하고 상기 제2 전극에 상기 데이터전압을 공급하여 상기 셀을 선택하는 제3 단계와; 상기 제1 및 제2 서브필드 각각에서 서스테인기간 동안 서스테인전압을 상기 제1 및 제3 전극에 교대로 공급하는 제4 단계를 포함한다.
본 발명의 실시예에 따른 PDP의 구동방법은 상기 제2 단계에서 상기 소거전압에 앞서 상기 제3 전극에 바이어스전압을 공급하는 제7 단계를 더 포함한다.
상기 제1 쓰기전압은 상기 서스테인전압인 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 PDP의 구동방법은 제1 서브필드의 리셋기간 동안 제1 전극에 서스테인전압과 소거전압을 공급하여 셀을 초기화하는 제1 단계와; 제2 서브필드의 리셋기간 동안 상기 쓰기전압과 상기 소거전압을 상기 제1 전극에 공급하고 상기 쓰기전압의 공급 개시시점과 상기 소거전압의 공급 개시시점 사이에 제2 전극에 바이어스전압을 공급하여 상기 셀을 초기화하는 제2 단계와; 상기 제1 및 제2 서브필드 각각에서 어드레스기간 동안 상기 제1 전극에 상기 스캔전압을 공급하고 제3 전극에 상기 데이터전압을 공급하여 상기 셀을 선택하는 제3 단계와; 상기 제1 및 제2 서브필드 각각에서 서스테인기간 동안 상기 서스테인전압을 상기 제1 전극과 상기 제2 전극에 교대로 공급하는 제4 단계를 포함한다.
본 발명의 실시예에 따른 PDP의 구동장치는 제1 서브필드의 리셋기간 동안 제1 전극에 제1 쓰기전압과 제1 소거전압을 공급하고 제2 서브필드의 리셋기간 동안 상기 서스테인전압보다 높고 상기 제1 쓰기전압보다 낮은 제2 쓰기전압과 제2 소거전압을 상기 제1 전극에 공급하는 제1 구동부와; 상기 제1 및 제2 서브필드 각각에서 어드레스기간 동안 상기 제1 전극에 스캔전압을 공급하고 제2 전극에 데이터전압을 공급하는 제2 구동부와; 상기 제1 및 제2 서브필드 각각에서 서스테인기간 동안 상기 제1 전극과 제3 전극에 서스테인전압을 교대로 공급하는 제3 구동부를 구비한다.
본 발명의 실시예에 따른 PDP의 구동장치는 상기 제2 서브필드의 리셋기간 내에서 상기 제2 소거전압에 앞서 상기 제3 전극에 바이어스전압을 공급하는 제4 구동부를 더 구비한다.
본 발명의 다른 실시예에 따른 PDP의 구동장치는 제1 서브필드의 리셋기간 동안 제1 전극에 서스테인전압과 소거전압을 공급함과 아울러 제2 서브필드의 리셋기간 동안 상기 쓰기전압과 상기 소거전압을 상기 제1 전극에 공급하고 상기 쓰기전압의 공급 개시시점과 상기 소거전압의 공급 개시시점 사이에 제2 전극에 바이어스전압을 공급하는 제1 구동부와; 상기 제1 및 제2 서브필드 각각에서 어드레스기간 동안 상기 제1 전극에 상기 스캔전압을 공급하고 제3 전극에 상기 데이터전압을 공급하는 제2 구동부와; 상기 제1 및 제2 서브필드 각각에서 서스테인기간 동안 상기 서스테인전압을 상기 제1 전극과 상기 제2 전극에 교대로 공급하는 제3 구동부를 구비한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부한 도면들을 참조한 실시예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 6 내지 도 10을 참조하여 본 발명의 바람직한 실시예들에 대하여 설명하기로 한다.
도 6을 참조하면, 본 발명의 제1 실시예에 따른 PDP의 구동방법은 한 프레임기간을 적어도 하나 이상의 n 번째 서브필드(SFn)와 적어도 하나 이상의 n+1 번째 서브필드(SFn+1)로 시분할하며, 셋업방전이 없는 n+1 번째 서브필드(SFn+1)의 리셋기간 동안 서스테인전압(Vs)보다 높은 리셋전압(Vr)을 스캔전극(Y)에 인가하여 발생되는 쓰기 방전과 하강 램프파형(Ramp-dn)을 스캔전극(Y)에 인가하여 발생되는 셋단운방전으로 셀을 초기화시킨다.
n 번째 서브필드(SFn)의 리셋기간에는 스캔전극(Y)에 셋업전압(Vsetup)의 상승 램프파형(Ramp-up)이 공급된다. 이와 동시에, 서스테인전극(Z)과 어드레스전극(X)에는 0[V]가 공급된다. 상승 램프파형(Ramp-up)에 의해 전화면의 셀들 내에서 스캔전극(Y)과 어드레스전극(X) 사이와 스캔전극(Y)과 서스테인전극(Z) 사이에는 셋업방전이 일어난다. 이 셋업방전에 의해 어드레스전극(X)과 서스테인전극(Z) 상에는 정극성의 벽전하가 쌓이게 되며, 스캔전극(Y) 상에는 부극성의 벽전하가 쌓이게 된다. 상승 램프파형(Ramp-up)에 이어서, 서스테인전압(Vs)에서 제1 부극성 전압(-Vy1)까지 전압이 점진적으로 낮아지는 하강 램프파형(Ramp-dn)이 스캔전극(Y)에 공급된다. 이 하강 램프파형(Ramp-dn)과 동시에, 서스테인전극(Z)에는 바이어스전압(Vz)이 공급되고, 어드레스전극(X)에는 0[V]가 공급된다. 바이어스전압(Vz)은 서스테인전압(Vs)으로 선택될 수 있다. 하강 램프파형(Ramp-dn)이 공급될 때, 스캔전극(Y)과 서스테인전극(Z) 사이에 셋다운방전이 일어난다. 이 셋다운방전에 의해 셋업방전시에 발생된 벽전하들 중에서 어드레스방전에 불필요한 과도 벽전하가 소거된다.
n 번째 서브필드(SFn)의 어드레스기간에는 제1 부극성 전압(-Vy2) 보다 절대치가 높은 제2 부극성 전압(-Vy2)의 스캔펄스(Scp)가 스캔전극들(Y)에 순차적으로 공급됨과 동시에 그 스캔펄스(Scp)에 동기되는 정극성 데이터전압(Vd)의 데이터펄스(Dp)가 어드레스전극들(X)에 공급된다. 스캔펄스(Scp)와 데이터펄스(Dp)의 전압과 리셋기간에 생성된 벽전압이 더해지면서 데이터펄스(Dp)가 공급되는 셀 내에는 어드레스 방전이 발생된다. 이 어드레스기간 동안 서스테인전극(Z)에는 바이어스전압(Vz)이 공급된다.
n 번째 서브필드(SFn)의 서스테인기간에는 스캔전극들(Y)과 서스테인전극들(Z)에 서스테인전압(Vs)의 서스테인펄스(Susp)가 교대로 공급된다. 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인전압(Vs)이 더해지면서 매 서스테인펄스(Susp)가 공급될 때마다 스캔전극(Y)과 서스테인전극(Z) 사이에 서스테인방전이 발생된다.
n+1 번째 서브필드(SFn+1)의 리셋기간에는 스캔전극(Y)에 서스테인전압(Vs)보다 높고 셋업전압(Vsetup)보다 낮은 리셋전압(Vr)이 일정시간 공급된 후 그 리셋전압(Vr)으로부터 제1 부극성 전압(-Vy1)까지 전압이 점진적으로 낮아지는 하강 램프파형(Ramp-dn)이 스캔전극(Y)에 공급된다. 리셋전압(Vr)이 스캔전극(Y)에 공급되는 동안 서스테인전극(Z)과 어드레스전극(X)에는 0V가 공급된다. 하강 램프파형(Ramp-dn)이 스캔전극(Y)에 공급되는 동안 서스테인전극(Z)에는 바이어스전압(Vz)이 공급되며 어드레스전극(X)에는 0V가 공급된다. 리셋전압(Vr)에 의해 셀 내에는 쓰기방전이 일어난다. 이 쓰기방전에 의해 스캔전극(Y) 상에는 부극성 벽전하가 쌓이게 되며, 서스테인전극(Z)과 어드레스전극(X) 상에는 정극성 벽전하가 쌓이게 된다. 하강 램프파형(Ramp-dn)에 의해 셀 내에는 셋다운방전이 일어난다. 이 셋다운방전에 의해 리셋전압(Vr)에 의한 쓰기방전시에 형성된 벽전하들 중에서 어드레스방전에 불필요한 과도 벽전하가 소거된다.
n+1 번째 서브필드(SFn+1)의 어드레스기간에는 제1 부극성 전압(-Vy1) 보다 절대치가 높은 제2 부극성 전압(-Vy2)의 스캔펄스(Scp)가 스캔전극들(Y)에 순차적으로 공급됨과 동시에 그 스캔펄스(Scp)에 동기되는 정극성 데이터전압(Vd)의 데이터펄스(Dp)가 어드레스전극들(X)에 공급된다. 스캔펄스(Scp)와 데이터펄스(Dp)의 전압과 리셋기간에 생성된 벽전압이 더해지면서 데이터펄스(Dp)가 공급되는 셀 내에는 어드레스 방전이 발생된다. 이 어드레스기간 동안 서스테인전극(Z)에는 바이어스전압(Vz)이 공급된다.
n+1 번째 서브필드(SFn+1)의 서스테인기간에는 스캔전극들(Y)과 서스테인전극들(Z)에 서스테인전압(Vs)의 서스테인펄스(Susp)가 교대로 공급된다. 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인전압(Vs)이 더해지면서 매 서스테인펄스(Susp)가 공급될 때마다 스캔전극(Y)과 서스테인전극(Z) 사이에 서스테인방전이 발생된다.
본 발명의 제1 실시예에 따른 PDP의 구동방법은 셋업방전이 없는 n+1 번째 서브필드(SFn+1)에서 서스테인전압(Vs)보다 높고 셋업전압(Vsetup)보다 낮은 리셋전압(Vr)을 이용하여 쓰기방전을 일으킴으로써 셀 내에 형성되는 벽전하의 양을 증가시켜 셋업방전이 없을 때 나타날 수 있는 저방전을 예방한다.
도 7 및 도 8은 본 발명의 제2 실시예에 따른 PDP의 구동방법을 나타낸다.
도 7 및 도 8을 참조하면, 본 발명의 제2 실시예에 따른 PDP의 구동방법은 한 프레임기간을 적어도 하나 이상의 n 번째 서브필드(SFn)와 적어도 하나 이상의 n+1 번째 서브필드(SFn+1)로 시분할하며, 셋업방전이 없는 n+1 번째 서브필드(SFn+1)의 리셋기간 동안 스캔전극(Y)에 서스테인전압(Vs)이 공급된 직후에 서스테인전극(Z)에 바이어스전압(Vz)을 공급하여 공간전하의 소멸을 억제한다.
n 번째 서브필드(SFn)에서 리셋기간에 공급되는 파형과 그로 인한 작용 효과는 도 6에 도시된 그 것과 실질적으로 동일하므로 그에 대한 상세한 설명을 생략하기로 한다. 또한, n 번째 서브필드(SFn)와 n+1 번째 서브필드(SFn+1) 각각에서 어드레스기간과 서스테인기간에 공급되는 파형과 그로 인한 작용 효과는 도 6에 도시된 그 것과 실질적으로 동일하므로 그에 대한 상세한 설명을 생략하기로 한다.
n+1 번째 서브필드(SFn+1)의 리셋기간에는 스캔전극(Y)에 서스테인전압(Vs)이 일정시간 공급된 후 그 서스테인전압(Vs)으로부터 제1 부극성 전압(-Vy1)까지 전압이 점진적으로 낮아지는 하강 램프파형(Ramp-dn)이 스캔전극(Y)에 인가된다. 스캔전극(Y)에 서스테인전압(Vs)이 공급된 직후에 스캔전극(Y) 상의 전압이 서스테인전압(Vs)으로 유지되는 동안 서스테인전극(Z)에 바이어스전압(Vz)이 공급된다. 바이어스전압(Vz)은 서스테인전압(Vs)으로 선택될 수 있다. 다시 말하여, 도 8과 같이 스캔전극(Y)에 서스테인전압(Vs)이 공급된 시점부터 Δtyz의 시간이 경과된 후에 서스테인전극(Z)에 바이어스전압(Vz)이 공급된다. 이 바이어스전압(Vz)은 스캔전극(Y)에 공급되는 서스테인전압(Vs)에 의해 방전이 일어난 직후에 공급됨으로써 방전에 의해 형성된 공간전하의 소멸을 억제한다. 하강 램프파형(Ramp-dn)이 스캔전극(Y)에 공급되는 동안 서스테인전극(Z)에는 바이어스전압(Vz)이 공급되며 어드레스전극(X)에는 0V가 공급된다. 스캔전극(Y)에 공급되는 서스테인전압(Vs)에 의해 셀 내에는 방전이 일어나고 그 결과, 스캔전극(Y) 상에는 부극성 벽전하가 쌓이게 되며, 서스테인전극(Z)과 어드레스전극(X) 상에는 정극성 벽전하가 쌓이게 된다. 하강 램프파형(Ramp-dn)에 의해 셀 내에는 셋다운방전이 일어나고 그 결과 셀 내의 과도 벽전하가 소거된다.
한편, 도 7 및 도 8과 같이 스캔전극(Y)에 서스테인전압(Vs)이 공급된 직후에 Z 바이어스전압(Vz)을 공급할 수도 있고 도 6과 같이 스캔전극(Y)에 리셋전압(Vr)이 공급된 직후에 Z 바이어스전압(Vz)을 공급할수도 있다.
결과적으로, 본 발명에 따른 PDP의 구동방법은 도 9와 같은 닫힌 전압커브(Voltage-Closed curve)에서 알 수 있는 바 셋업방전이 없는 n+1 번째 서브필드(SFn+1)에서 공간전하가 없을 때 셀의 ΔV만큼 높아지는 방전전압의 상승을 스캔전극(Y)의 전압을 높이거나 서스테인전극(Z)에 공급되는 정극성 바이어스전압(Vz)의 공급시점을 앞당김으로써 보상하게 된다. 도 9에 있어서, 종축은 스캔전극(Y)과 어드레스전극(X) 사이의 방전전압이며 횡축은 서스테인전극(Y)과 어드레스전극(X) 사이의 방전전압이다.
도 10은 본 발명의 실시예에 따른 PDP의 구동장치를 나타낸다.
도 10을 참조하면, 본 발명의 실시예에 따른 PDP의 구동장치는 PDP의 어드레스전극들(X1 내지 Xm)에 데이터를 공급하기 위한 데이터 구동부(102)와, 스캔전극들(Y1 내지 Yn)을 구동하기 위한 스캔 구동부(103)와, 공통전극인 서스테인전극들(Z)을 구동하기 위한 서스테인 구동부(104)와, 각 구동부들(102, 103, 104)를 제어하기 위한 타이밍콘트롤러(101)와, 각 구동부(102, 103, 104)에 필요한 구동전압을 공급하기 위한 구동전압 발생부(105)를 구비한다.
데이터 구동부(102)에는 도시하지 않은 역감마보정회로, 오차확산회로 등에 의해 역감마보정 및 오차확산 된 후, 서브필드맵핑회로에 의해 각 서브필드에 맵핑된 데이터가 공급된다. 이 데이터 구동부(102)는 타이밍콘트롤러(101)로부터의 타이밍제어신호(CTRX)에 응답하여 데이터를 샘플링하고 래치한 다음, 그 데이터를 어드레스전극들(X1 내지 Xm)에 공급하게 된다.
스캔 구동부(103)는 타이밍 콘트롤러(101)의 제어 하에 n 번째 서브필드(SFn)의 리셋기간 동안 상승 램프파형(Ramp-up)과 하강 램프파형(Ramp-dn)을 스캔전극들(Y1 내지 Yn)에 공급하고 n+1 번째 서브필드(SFn+1)의 리셋기간 동안 서스테인전압(Vs)보다 높은 리셋전압(Vr)과 하강 램프파형(Ramp-dn)을 스캔전극들(Y1 내지 Yn)에 공급한다. 그리고 스캔 구동부(103)는 타이밍 콘트롤러(101)의 제어 하에 각 서브필드(SFn, SFn+1)의 어드레스기간 동안 스캔펄스(Scp)를 스캔전극들(Y1 내지 Yn)에 순차적으로 공급하고 서스테인기간 동안 서스테인펄스(Susp)를 스캔전극들(Y1 내지 Yn)에 공급한다.
서스테인 구동부(104)는 타이밍 콘트롤러(101)의 제어 하에 n 번째 서브필드(SFn)에서 하강 램프파형(Ramp-dn(SLP1))이 발생되는 기간과 어드레스기간 동안 바이어스전압(Vz)을 서스테인전극들(Z)에 공급하고 n+1 번째 서브필드(SFn+1)에서 리셋전압(Vr)이 스캔전극(Y)에 공급되어 방전이 일어난 직후부터 바이어스전압(Vz)을 서스테인전극(Z)에 공급하고 그 바이어스전압(Vz)을 하강 램프파형(Ramp-dn(SLP2))이 발생되는 기간과 어드레스기간 동안 서스테인전극들(Z)에 지속적으로 공급한다. 그리고 서스테인 구동부(104)는 타이밍 콘트롤러(101)의 제어 하에 각 서브필드(SFn, SFn+1)의 서스테인기간 동안 스캔구동부(123)와 교대로 동작하여 서스테인펄스(Susp)를 서스테인전극들(Z)에 공급하게 된다.
타이밍 콘트롤러(101)는 수직/수평 동기신호와 클럭신호를 입력받고 구동부들(102, 103, 104)의 동작 타이밍과 동기화를 제어하기 위한 타이밍 제어신호들(CTRX, CTRY, CTRZ)를 발생하고 그 타이밍 제어신호들(CTRX, CTRY, CTRZ)를 해당 구동부들(102, 103, 104)에 공급함으로써 구동부들(102, 103, 104)을 제어한다. 데이터 제어신호(CTRX)에는 데이터를 샘플링하기 위한 샘플링클럭, 래치제어신호, 에너지 회수회로와 구동 스위치소자의 온/오프타임을 제어하기 위한 스위치제어신호가 포함된다. 스캔 제어신호(CTRY)에는 스캔구동부(103) 내의 에너지 회수회로와 구동 스위치소자의 온/오프타임을 제어하기 위한 스위치제어신호가 포함된다. 서스테인 제어신호(CTRZ)에는 서스테인구동부(104) 내의 에너지 회수회로와 구동 스위치소자의 온/오프타임을 제어하기 위한 스위치제어신호가 포함된다.
구동전압 발생부(105)는 셋업전압(Vsetup), 스캔전극(Y)의 부극성 전압(-Vy1, -Vy2), 서스테인전압(Vs), 리셋전압(Vr), 데이터전압(Vd), Z 바이어스전압(Vz) 등을 발생한다. 이러한 구동전압들은 방전가스의 조성이나 방전셀 구조 또는 PDP의 주변온도 등에 따라 변할 수 있다.
한편, 본 발명에 따른 PDP의 구동방법 및 장치는 입력 영상의 평균화상레벨(Average Picture Level)이나 데이터 로드(Load) 또는 주변온도에 따라 리셋전압(Vr)의 전압레벨이나 Z 바이어스전압(Vz)의 공급시점을 다르게 할 수 있다.
상술한 바와 같이, 본 발명에 따른 PDP의 구동방법 및 장치는 프레임기간을 셋업방전이 있는 적어도 하나 이상의 서브필드와 셋업방전이 없는 적어도 하나 이상의 서브필드로 시분할하여 영상을 표시함에 있어서, 셋업방전이 없는 서브필드에서 리셋기간의 초기에 서스테인전압보다 높은 전압으로 쓰기방전을 수행한 후에 벽전하의 소거를 유발하는 셋다운방전으로 셀을 초기화시키거나 스캔전극에 서스테인전압이 공급된 직후에 서스테인전극에 정극성의 바이어스전압을 공급하여 셋업방전이 없게 하여 콘트라스트 특성을 향상시킬 수 있을뿐 아니라 특정 계조에서 셀이 안켜지는 저방전을 예방할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.
도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널의 전극배치를 개략적으로 나타내는 도면이다.
도 2는 256 계조를 구현하기 위한 8 비트 디폴트 코드의 프레임 구성을 나타내는 도면이다.
도 3 및 도 4는 종래의 PDP를 구동하기 위한 구동 파형들을 나타내는 파형도이다.
도 5는 저방전의 나타나는 계조의 일예를 나타내는 도면이다.
도 6은 본 발명의 제1 실시예에 따른 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도이다.
도 7은 본 발명의 제2 실시예에 따른 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도이다.
도 8은 도 7에 도시된 구동파형에서 서스테인전극에 공급되는 바이어스전압의 공급시점을 확대하여 나타내는 파형도이다.
도 9는 셋업방전이 없는 서브필드에서 방전전압의 상승을 나타내는 닫혀진 전압 커브를 나타내는 도면이다.
도 10은 본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 구동장치를 나타내는 블록도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
101 : 타이밍 콘트롤러 102 : 데이터 구동부
103 : 스캔 구동부 104 : 서스테인 구동부
105 : 구동전압 발생부

Claims (8)

  1. 제1 서브필드의 리셋기간 동안 제1 전극에 제1 쓰기전압과 소거전압을 공급하여 셀을 초기화하는 제1 단계와;
    제2 서브필드의 리셋기간 동안 상기 서스테인전압보다 높고 상기 제1 쓰기전압보다 낮은 제2 쓰기전압과 상기 소거전압을 상기 제1 전극에 공급하여 상기 셀을 초기화하는 제2 단계와;
    상기 제1 및 제2 서브필드 각각에서 어드레스기간 동안 상기 제1 전극에 상기 스캔전압을 공급하고 상기 제2 전극에 상기 데이터전압을 공급하여 상기 셀을 선택하는 제3 단계와;
    상기 제1 및 제2 서브필드 각각에서 서스테인기간 동안 서스테인전압을 상기 제1 및 제3 전극에 교대로 공급하는 제4 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  2. 제 1 항에 있어서,
    상기 제2 단계에서 상기 소거전압에 앞서 상기 제3 전극에 바이어스전압을 공급하는 제7 단계를 더 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  3. 제 1 항에 있어서,
    상기 제1 쓰기전압은 상기 서스테인전압인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  4. 제1 서브필드의 리셋기간 동안 제1 전극에 서스테인전압과 소거전압을 공급하여 셀을 초기화하는 제1 단계와;
    제2 서브필드의 리셋기간 동안 상기 쓰기전압과 상기 소거전압을 상기 제1 전극에 공급하고 상기 쓰기전압의 공급 개시시점과 상기 소거전압의 공급 개시시점 사이에 제2 전극에 바이어스전압을 공급하여 상기 셀을 초기화하는 제2 단계와;
    상기 제1 및 제2 서브필드 각각에서 어드레스기간 동안 상기 제1 전극에 상기 스캔전압을 공급하고 제3 전극에 상기 데이터전압을 공급하여 상기 셀을 선택하는 제3 단계와;
    상기 제1 및 제2 서브필드 각각에서 서스테인기간 동안 상기 서스테인전압을 상기 제1 전극과 상기 제2 전극에 교대로 공급하는 제4 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  5. 제1 서브필드의 리셋기간 동안 제1 전극에 제1 쓰기전압과 제1 소거전압을 공급하고 제2 서브필드의 리셋기간 동안 상기 서스테인전압보다 높고 상기 제1 쓰기전압보다 낮은 제2 쓰기전압과 제2 소거전압을 상기 제1 전극에 공급하는 제1 구동부와;
    상기 제1 및 제2 서브필드 각각에서 어드레스기간 동안 상기 제1 전극에 스캔전압을 공급하고 제2 전극에 데이터전압을 공급하는 제2 구동부와;
    상기 제1 및 제2 서브필드 각각에서 서스테인기간 동안 상기 제1 전극과 제3 전극에 서스테인전압을 교대로 공급하는 제3 구동부를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  6. 제 5 항에 있어서,
    상기 제2 서브필드의 리셋기간 내에서 상기 제2 소거전압에 앞서 상기 제3 전극에 바이어스전압을 공급하는 제4 구동부를 더 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  7. 제 5 항에 있어서,
    상기 제1 쓰기전압은 상기 서스테인전압인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  8. 제1 서브필드의 리셋기간 동안 제1 전극에 서스테인전압과 소거전압을 공급함과 아울러 제2 서브필드의 리셋기간 동안 상기 쓰기전압과 상기 소거전압을 상기 제1 전극에 공급하고 상기 쓰기전압의 공급 개시시점과 상기 소거전압의 공급 개시시점 사이에 제2 전극에 바이어스전압을 공급하는 제1 구동부와;
    상기 제1 및 제2 서브필드 각각에서 어드레스기간 동안 상기 제1 전극에 상기 스캔전압을 공급하고 제3 전극에 상기 데이터전압을 공급하는 제2 구동부와;
    상기 제1 및 제2 서브필드 각각에서 서스테인기간 동안 상기 서스테인전압을 상기 제1 전극과 상기 제2 전극에 교대로 공급하는 제3 구동부를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
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