KR20050066368A - 반도체 소자의 소자 분리막 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 트렌치 식각 마스크 구조 측벽에 스페이서를 형성한 후 이를 마스크로 식각 공정을 실시하여 트렌치를 형성하고, 트렌치 측벽에 형성되는 탄소를 함유한 산화막과 스페이서를 충분한 시간의 세정 공정으로 제거함으로써 트렌치 측벽 산화막의 물리적, 전기적 특성을 향상시키고, 소자의 누설 전류를 감소시켜 수율을 향상시킬 수 있는 반도체 소자의 소자 분리막 형성 방법이 제시된다.

Description

반도체 소자의 소자 분리막 형성 방법{Method of forming an isolation layer in a semiconductor device}
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 NAND 플래쉬 메모리 소자의 소자 분리막 형성 방법에 관한 것이다.
NAND 플래쉬 메모리 소자의 제조 공정에서 소자 분리막은 트렌치를 형성하고, 이를 산화막으로 매립하여 형성한다. 이러한 공정에서 트렌치를 형성한 후 트렌치 측벽 산화막을 형성하기 이전에 전세정 공정을 실시하게 된다. 전세정 공정은 터널 산화막에 영향을 주지 않기 위해 SC-1 또는 최소한의 시간으로 HF를 이용하여 세정 공정을 실시한다. 그런데, 트렌치를 형성한 후 실시하는 후처리(PET) 공정에서 발생되는 탄소 성분이 포함된 산화막을 전세정 공정을 실시하여도 제거하지 못하는 문제가 있다. 이렇게 잔존하는 탄소 성분의 산화막은 소자의 누설 전류를 증가시켜 수율 저하의 가장 큰 문제로 대두되고 있다. 따라서, 충분한 시간으로 HF를 이용한 전세정 공정으로 이러한 산화막을 제거할 필요가 있으나, 이 경우 터널 산화막이 손상될 수 있어 실공정에 적용하지 못하고 있다.
본 발명의 목적은 트렌치 식각 후 트렌치 측벽에 형성되는 탄소를 함유한 산화막을 터널 산화막의 손상없이 제거할 수 있어 상기한 문제점을 해결할 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공하는데 있다.
본 발명의 다른 목적은 트렌치 식각 마스크 구조 측벽에 스페이서를 형성한 후 이를 마스크로 트렌치 식각하고, 트렌치 측벽에 형성되는 탄소를 함유한 산화막과 스페이서를 충분한 시간의 세정 공정으로 제거하여 상기한 문제점을 해결할 수 있는 반도체 메모리 소자의 소자 분리막 형성 방법을 제공하는데 있다.
본 발명에 따른 반도체 소자의 소자 분리막 형성 방법은 반도체 기판 상부의 소정 영역에 식각 마스크를 형성한 후 상기 식각 마스크의 측벽에 스페이서를 형성하는 단계와, 상기 스페이서가 형성된 상기 식각 마스크를 이용하여 상기 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성하고, 이때 상기 트렌치 측벽에 탄소를 함유한 산화막이 형성되는 단계와, 세정 공정을 실시하여 상기 스페이서 및 상기 탄소를 함유한 산화막을 제거하는 단계와, 산화 공정을 실시하여 상기 트렌치 측벽에 측벽 산화막을 형성하고, 전체 구조 상부에 절연막을 형성한 후 연마 공정을 실시하여 소자 분리막을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1(a) 내지 도 1(d)는 본 발명에 따른 반도체 소자, 특히 NAND형 플래쉬 메모리 소자의 소자 분리막 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 1(a)를 참조하면, 반도체 기판(11) 상부에 터널 산화막(12), 폴리실리콘막(13) 및 질화막(14)을 순차적으로 형성한다. 여기서, 질화막(14)은 트렌치형 소자 분리막을 형성하기 위한 하드 마스크 및 CMP 공정의 장벽층 역할을 하는데, 저압화학기상증착 방법에 의해 형성한다. 소자 분리 마스크를 이용한 리소그라피 공정 및 식각 공정으로 질화막(14), 폴리실리콘막(13) 및 터널 산화막(12)의 소정 영역을 식각하여 반도체 기판(11)을 노출시킨다. 그리고, 식각 마스크로 작용하는 터널 산화막(11), 폴리실리콘막(13) 및 질화막(14)의 적층 구조 측벽에 스페이서(15)를 형성한다. 여기서, 스페이서(15)는 600∼900℃의 온도에서 저압화학기상증착 공정을 이용하여 산화막을 30∼200Å의 두께로 증착한 후 전면 식각 공정을 실시하여 형성한다.
도 1(b)를 참조하면, 측벽에 스페이서(15)가 형성된 적층 구조를 마스크로 반도체 기판(11)을 소정 깊이로 식각한 후 후처리하여 트렌치(16)를 형성한다. 그런데, 이때 트렌치(16) 측벽에 탄소를 함유한 산화막(17)이 형성된다.
도 1(c)를 참조하면, 세정 공정을 실시하여 스페이서(15) 및 탄소를 함유한 산화막(17)을 제거한다. 이때, 세정 공정은 HF 또는 BOE등을 이용하여 탄소를 함유한 산화막(17)을 완전히 제거할 수 있는 충분한 시간동안 실시하는데, 세정액의 농도에 따라 세정 시간의 차이가 난다. 이 공정에서 터널 산화막(12)은 스페이서(15)에 의해 보호되기 때문에 손상되지 않는다.
도 1(d)를 참조하면, 산화 공정을 실시하여 트렌치(16) 측벽에 측벽 산화막(18)을 형성한다. 전체 구조 상부에 절연막(19)을 형성한 후 연마 공정을 실시하여 소자 분리막을 형성한다.
상술한 바와 같이 본 발명에 의하면 트렌치 식각 마스크 구조 측벽에 스페이서를 형성한 후 이를 마스크로 식각 공정을 실시하여 트렌치를 형성하고, 트렌치 측벽에 형성되는 탄소를 함유한 산화막과 스페이서를 충분한 시간의 세정 공정으로 제거함으로써 트렌치 측벽 산화막의 물리적, 전기적 특성을 향상시키고, 소자의 누설 전류를 감소시켜 수율을 향상시킬 수 있다.
도 1(a) 내지 도 1(d)는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 반도체 기판 12 : 터널 산화막
13 : 폴리실리콘막 14 : 질화막
15 : 스페이서 16 : 트렌치
17 : 탄소를 함유한 산화막 18 : 측벽 산화막
19 : 절연막

Claims (4)

  1. 반도체 기판 상부의 소정 영역에 식각 마스크를 형성한 후 상기 식각 마스크의 측벽에 스페이서를 형성하는 단계;
    상기 스페이서가 형성된 상기 식각 마스크를 이용하여 상기 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성하고, 이때 상기 트렌치 측벽에 탄소를 함유한 산화막이 형성되는 단계;
    세정 공정을 실시하여 상기 스페이서 및 상기 탄소를 함유한 산화막을 제거하는 단계; 및
    산화 공정을 실시하여 상기 트렌치 측벽에 측벽 산화막을 형성하고, 전체 구조 상부에 절연막을 형성한 후 연마 공정을 실시하여 소자 분리막을 형성하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
  2. 제 1 항에 있어서, 상기 식각 마스크는 터널 산화막, 폴리실리콘막 및 질화막이 적층되어 형성된 반도체 소자의 소자 분리막 형성 방법.
  3. 제 1 항에 있어서, 상기 스페이서는 600 내지 900℃의 온도에서 저압화학기상증착 공정을 이용하여 산화막을 30 내지 200Å의 두께로 증착한 후 전면 식각 공정을 실시하여 형성하는 반도체 소자의 소자 분리막 형성 방법.
  4. 제 1 항에 있어서, 상기 세정 공정은 HF 또는 BOE등을 이용하여 상기 탄소를 함유한 산화막이 완전히 제거될 수 있는 충분한 시간동안 실시하는 반도체 소자의 소자 분리막 형성 방법.
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* Cited by examiner, † Cited by third party
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