KR20050065145A - 트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 소자 분리 공정으로 페리 영역과 셀 영역을 분리한 실리콘 기판에 게이트 전극을 형성하는 단계와; 상기 게이트가 형성된 결과물 전면에 버퍼 산화막 및 버퍼 질화막을 증착하는 단계와; 상기 페리 영역의 게이트 스페이서로 이용할 TEOS 산화막을 증착한 후 제 1 포토레지스트 패턴으로 셀 영역을 블로킹하는 단계와; 상기 버퍼 질화막을 식각 정지막으로 상기 TEOS 산화막을 식각하여 페리 게이트 스페이서를 형성하는 단계와; 상기 페리 영역에 임플란트 공정을 진행하여 소오스/드레인 접합 영역을 형성한 후 상기 제 1 포토레지스트를 제거하는 단계와; 상기 페리 영역을 블로킹하기 위한 제 2 포토레지스트 패턴을 형성하고, 셀 영역의 TEOS 산화막을 제거하는 단계와; 상기 셀 영역에 버퍼 임플란트 공정을 진행하는 단계를 포함하여 구성된다.
이러한 본 발명은 게이트 스페이서 식각 공정시 실리콘 기판이 손실되는 것을 방지할 뿐만 아니라, 게이트 스페이서 질화막과 실리콘 기판의 접촉을 방지하기 위한 층간 절연막 증착 공정을 생략할 수 있어 공정을 단순화할 수 있다.
Description
본 발명은 트랜지스터 제조 방법에 관한 것으로, 보다 상세하게는 게이트 스페이서 식각 공정시에 실리콘 기판이 손실되는 것을 방지할 뿐만 아니라, 실리콘 기판과 질화막 스페이서가 직접 접촉하지 않도록 함으로써, 소자의 신뢰성을 향상시킬 수 있는 트랜지스터 제조 방법에 관한 것이다.
현재 디램에 있어서, 셀 트랜지스터와 페리 트랜지스터는 그 사용 목적이 다르지만, 게이트 스페이서를 형성하기 위한 절연 물질을 증착할 때는 공정상의 단순화를 위하여 셀과 페리 영역에 동시에 스페이서 물질을 적용한다.
그런데, 종래 기술에 의한 스페이서 형성시에는 페리 트랜지스터의 소오스/드레인 접합 영역 형성 이전에 버퍼 산화막과 버퍼 질화막까지 식각한 후에 스페이서 질화막을 식각하므로, 과도 식각에 의해 실리콘 기판이 손실되는 문제점이 있었다. 이로 인하여 스페이서와 실리콘의 접촉을 방지하기 위한 추가의 절연막 증착 공정을 부가하여야 하는 문제점이 있었다.
이와 같은 종래 기술에 의한 트랜지스터 제조 방법의 문제점을 하기 도면을 참조하여 상세히 설명한다
도1a 내지 도1e는 종래 기술에 의한 트랜지스터 제조 방법을 나타낸 순차적인 공정 단면도들이다.
우선, 도1a에 도시된 바와 같이 실리콘 기판(100)에 소정의 소자 분리 공정으로 트렌치 소자 분리막(STI : 102)을 형성하여 셀 영역(A)과 페리 영역(B)을 분리한다. 그리고, 상기 실리콘 기판에 웰 임플란트 공정을 진행하여 도시되지는 않지만 N 웰 및 P 웰을 형성한다.
이어서, 게이트 산화막(104)을 형성하고, 게이트 폴리실리콘(106) 및 게이트 턴스텐 실리사이드(108)를 순차로 증착한다. 그 상부에 게이트 하드 마스크(110)를 증착한 후 식각 공정으로 게이트 하드 마스크 패턴(110)을 형성하고 이를 식각 마스크로 이용한 식각 공정을 진행하여 게이트 전극을 패터닝한다.
그런 다음, 도1b에 도시된 바와 같이 NM1 임플란트(112) 공정을 진행하고, 라이트 산화 공정을 진행하여 게이트 전극의 측벽 및 실리콘 기판에 라이트 산화막(114)을 형성한다. 이때, 상기 NM1 임플란트 공정에 의해 형성된 이온 도핑 영역은 셀 영역의 NMOS에서는 LDD 역할을 PMOS 에서는 포켓(Pocket) 역할을 하게된다.
이어서, 도1c에 도시된 바와 같이 셀 트랜지스터의 스트레스 완화를 위하여 버퍼 산화막(116)을 전면에 증착한 후에 그 상부에 셀 버퍼 임플란트 공정을 위해 버퍼 질화막(118)을 전면에 증착한다.
그리고, 게이트 스페이서로 이용할 TEOS 산화막(120)을 증착한 후 포토레지스트 패턴(PR)으로 셀 영역을 블로킹한다.
그런 다음, 식각 공정으로 페리 영역의 게이트 스페이서(120')를 형성한다. 이때, 상기 페리 영역의 게이트 스페이서(120') 식각 공정을 버퍼 산화막과 버퍼 질화막이 식각되어 실리콘 기판이 한번에 드러나도록 식각 공정을 진행하기 때문에 실리콘 기판이 손실되는 문제점이 발생하게 된다.
상기 페리 게이트 스페이서(120') 식각 후에 페리 영역에 도1d에 도시된 바와 같이 소오스/드레인(122) 접합 영역을 형성한다.
이후에, 후속 증착되는 셀 영역의 스페이서용 질화막이 실리콘 기판(100)에 직접 닿는 것을 방지하기 위하여 층간 절연막(ILD : 124)막을 증착하는데 이로 인하여 공정 단계가 증가된다.
상기 층간 절연막(124) 증착 후에 셀 영역만 오픈 되도록 하고, 셀 영역의 층간 절연막(124)과 TEOS(122) 산화막을 제거한 후에 셀 영역만 오픈 되도록 포토레지스트 패턴을 형성한 후에 셀 버퍼 임플란트(126) 공정을 진행한다.
이후, 셀 트랜지스터의 스페이서로 이용할 질화막(128)을 증착하여 도1e와 같은 트랜지스터를 형성한다.
이와 같이 종래 기술에 의한 트랜지스터 제조 방법에 의하면, 페리 영역의 스페이서 형성 식각 공정시에 버퍼 산화막과 버퍼 질화막이 식각되면서, 실리콘 기판의 일부가 손실이 된다. 또한, 실리콘 기판과 후속 증착되는 셀 게이트 스페이서용 질화막의 직접적인 접촉을 방지하기 위한 층간 절연막 증착 공정을 더 진행해야하므로, 공정 단계가 증가하는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명은 페리 영역 스페이서 식각 공정시 버퍼 질화막을 식각 정지막으로 이용하여 실리콘 기판이 손실되는 것을 방지할 뿐만 아니라, 실리콘 기판이 드러나지 않도록 하여 후속 셀 스페이서와?? 접촉 방지를 위한 추가의 층간 절연막 증착 공정을 진행하지 않아 공정을 단순화할 수 있도록 하는 트랜지스터 제조 방법을 제공하기 위한 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 소자 분리 공정으로 페리 영역과 셀 영역을 분리한 실리콘 기판에 게이트 전극을 형성하는 단계와; 상기 게이트가 형성된 결과물 전면에 버퍼 산화막 및 버퍼 질화막을 증착하는 단계와; 상기 페리 영역의 게이트 스페이서로 이용할 TEOS 산화막을 증착한 후 제 1 포토레지스트 패턴으로 셀 영역을 블로킹하는 단계와; 상기 버퍼 질화막을 식각 정지막으로 상기 TEOS 산화막을 식각하여 페리 게이트 스페이서를 형성하는 단계와; 상기 페리 영역에 임플란트 공정을 진행하여 소오스/드레인 접합 영역을 형성한 후 상기 제 1 포토레지스트를 제거하는 단계와; 상기 페리 영역을 블로킹하기 위한 제 2 포토레지스트 패턴을 형성하고, 셀 영역의 TEOS 산화막을 제거하는 단계와; 상기 셀 영역에 버퍼 임플란트 공정을 진행하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 제조 방법에 관한 것이다.
이와 같이 본 발명에 의한 트랜지스터 제조 방법에 의하면, 버퍼 질화막을 식각 정지막으로 게이트 스페이서 식각 공정을 진행하여 버퍼 산화막 및 버퍼 질화막을 잔류시킴으로써, 실리콘 기판이 손실되는 것을 방지할 뿐만 아니라, 버퍼 산화막을 매개로 실리콘 기판과 게이트 스페이서 질화막의 직접적인 접촉이 방지되도록 함으로써, 별도의 절연막 증착 공정을 생략할 수 있어 공정을 단순화할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도2a 내지 도2f는 본 발명에 의한 트랜지스터 제조 방법을 나타낸 순차적인 공정 단면도들이다.
우선, 도2a에 도시된 바와 같이 실리콘 기판(200)에 소정의 소자 분리 공정으로 트렌치 소자 분리막(STI : 202)을 형성하여 셀 영역(A)과 페리 영역(B)을 분리한다. 그리고, 상기 실리콘 기판에 웰 임플란트 공정을 진행하여 도시되지는 않지만 N 웰 및 P 웰을 형성한다.
이어서, 도2b에 도시된 바와 같이 게이트 산화막(204)을 형성하고, 게이트 폴리실리콘(206) 및 게이트 텅스텐 실리사이드(208)를 순차로 증착한다. 그 상부에 게이트 하드 마스크(210)를 증착한 후 포토레지스트 패턴(PR)을 이용하여 상기 하드 마스크를 패터닝하다.
그런 다음, 식각 공정으로 게이트 하드 마스크 패턴(210)을 형성한 후 이를 식각 마스크로 이용한 식각 공정을 진행하여 게이트 전극을 패터닝한 다음, 도2c에 도시된 바와 같이 NM1 임플란트(212) 공정을 진행하고, 라이트 산화 공정을 진행하여 게이트 전극의 측벽 및 실리콘 기판에 라이트 산화막(214)을 형성한다. 이때, 상기 NM1 임플란트 공정에 의해 형성된 이온 도핑 영역(212)은 셀 영역의 NMOS에서는 LDD 역할을 PMOS 에서는 포켓(Pocket) 역할을 하게된다.
이어서, 셀 트랜지스터의 스트레스 완화를 위하여 버퍼 산화막(216)을 전면에 증착한 후에 그 상부에 셀 버퍼 임플란트 공정을 위해 버퍼 질화막(218)을 전면에 증착한다.
그리고, 게이트 스페이서로 이용할 TEOS 산화막(220)을 증착한 후 페리 영역만 오픈 되도록 도2d에 도시된 바와 같이 포토레지스트 패턴(PR)으로 셀 영역을 블로킹한다.
이어서, 버퍼 질화막(218)을 식각 정지막으로 이용한 식각 공정을 진행하여 페리 게이트 스페이서(220')를 형성한 후에 페리 영역에 임플란트 공정을 진행하여 소오스/드레인 접합 영역(222)을 형성한다. 이때, 상기 버퍼 질화막과 버퍼 산화막이 드러나지 않도록 식각 공정을 진행함으로써, 실리콘 기판이 손실(Loss)되는 것을 방지할 수 있다.
상기 페리 게이트 스페이서(220')을 형성한 후에 도2e에 도시된 바와 같이 셀 영역(A)을 블로킹한 포토레지스트(PR)를 제거한다.
그리고 도시되지는 않지만, 셀 영역(A)만 오픈되도록 포토레지스트 패턴을 이용하여 페리 영역을 블로킹한 다음, 셀 영역의 TEOS 산화막(220)을 제거한다.
이어서, 셀 영역에 버퍼 임플란트(224) 공정을 진행한 다음, 도2f에 도시된 바와 같이 셀 트랜지스터의 스페이서(226)로 이용할 질화막을 증착한다. 이때, 종래와는 달리 버퍼 질화막과 버퍼 산화막이 식각되지 않아 실리콘 기판이 드러나지 않으므로, 종래의 실리콘 기판과의 직접 접촉을 피하기 위해 실시된 층간 절연막 증착 공정은 진행하지 않아도 된다.
도3은 본 발명과 종래 기술에 의해 형성된 트랜지스터의 시뮬레이션 결과를 나타낸 것으로, (가)는 종래 기술에 의한 것이고, (나)는 본 발명에 의한 것으로서, 동일한 전압과 전류 특성에서 항복 전압이 본 발명이 종래 기술에 비해 0.3V 개선 된 것을 알 수 있는데, 이는 실리콘 기판의 손실이 방지됨으로써 트랜지스터의 특성 변화가 감소된 것이다.
이와 같이 본 발명에 의한 트랜지스터 제조 방법에 의하면, 버퍼 산화막과 버퍼 질화막을 페이 게이트 스페이서 식각시의 식각 정지막으로 이용하여 버퍼 산화막 및 버퍼 질화막을 잔류시킴으로써, 실리콘 기판이 손실되는 것을 방지할 뿐만 아니라, 버퍼 질화막과 버퍼 산화막이 식각되지 않아 후속 증착되는 셀 스페이서용 질화막과 실리콘 기판과의 직접적인 접촉이 이루어지지 않으므로, 종래의 층간 절연막 증착 공정을 생략할 수 있어 공정 단계를 감소시킬 수 있다.
상기한 바와 같이 본 발명은 페리 영역의 버퍼 질화막을 식각 정지막으로 이용함으로써, 실리콘 기판의 손실을 방지할 수 있는 이점이 있다.
또한, 버퍼 질화막과 버퍼 산화막에 의해 셀 영역의 스페이서 질화막이 실리콘 기판과 직접 접촉하는 것을 방지함으로써 기존의 층간 절연막 증착 공저을 생략함으로써, 공정을 단순화할 수 있는 이점이 있다.
도1a 내지 도1e는 종래 기술에 의한 트랜지스터 제조 방법을 나타낸 순차적인 공정 단면도들이다.
도2a 내지 도2f는 본 발명에 의한 트랜지스터 제조 방법을 나타낸 순차적인 공정 단면도들이다.
도3은 본 발명과 종래 기술에 의해 형성된 트랜지스터의 시뮬레이션 결과를 나타낸 도면이다.
- 도면의 주요부분에 대한 부호의 설명 -
200 : 실리콘 기판 202 : 트렌치 소자 분리막
204 : 게이트 산화막 206 : 게이트 폴리실리콘
208 : 텅스텐 실리사이드 210 : 하드 마스크
212 : NM1 임플란트 214 : 라이트 산화막
216 : 버퍼 산화막 218 : 버퍼 질화막
220 : TEOS 220': 페리 게이트 스페이서
222 : 페리 소오스/드레인 224 : 셀 버퍼 임플란트
226 : 셀 게이트 스페이서
Claims (1)
- 소자 분리 공정으로 페리 영역과 셀 영역을 분리한 실리콘 기판에 게이트 전극을 형성하는 단계와;상기 게이트가 형성된 결과물 전면에 버퍼 산화막 및 버퍼 질화막을 증착하는 단계와;상기 페리 영역의 게이트 스페이서로 이용할 TEOS 산화막을 증착한 후 제 1 포토레지스트 패턴으로 셀 영역을 블로킹하는 단계와;상기 버퍼 질화막을 식각 정지막으로 상기 TEOS 산화막을 식각하여 페리 게이트 스페이서를 형성하는 단계와;상기 페리 영역에 임플란트 공정을 진행하여 소오스/드레인 접합 영역을 형성한 후 상기 제 1 포토레지스트를 제거하는 단계와;상기 페리 영역을 블로킹하기 위한 제 2 포토레지스트 패턴을 형성하고, 셀 영역의 TEOS 산화막을 제거하는 단계와;상기 셀 영역에 버퍼 임플란트 공정을 진행하는 단계를포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
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