KR20050062576A - 제품 설계 및 수율 피드백 시스템에 기초하는 포괄적인집적 리소그래피 공정 제어 시스템 - Google Patents

제품 설계 및 수율 피드백 시스템에 기초하는 포괄적인집적 리소그래피 공정 제어 시스템 Download PDF

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Abstract

본 발명은 제조 공정 수행을 돕는 시스템 및 방법을 제공한다. 임계 파라미터들은 퀄리티 매트릭스로 집합적으로 값이 정해지고, 이는 하나 이상의 디자인 목적에 대한 중요도에 따라 각각 파라미터들에 가중치를 둔다. 임계 파라미터들은 제품 디자인, 시뮬레이션, 테스트 결과, 수율 데이터, 전기적 데이터와 같은 정보에 따라 계수로 가중치가 더해진다. 본 발명은 그 다음 현행 제조 공정의 합성 "스코어"인 퀄리티 인덱스를 개발할 수 있다. 그 다음 제어 시스템은 현행 제조 공정이 허용가능한지를 결정하기 위해서 디자인 설계 특정과 퀄리티 인덱스를 비교할 수 있다. 만약 공정이 허용 불가능하다면, 테스트 파라미터들은 공정을 계속 진행하기 위해 수정될 수 있고 상기 공정은 재공정되고 완성된 공정들이 재수행될 수 있다. 이런 식으로, 디바이스의 각 층들은 제품 디자인과 수율에 의존하는 다른 설계 특정 및 퀄리티 인덱스에 맞춰질 수 있다.

Description

제품 설계 및 수율 피드백 시스템에 기초하는 포괄적인 집적 리소그래피 공정 제어 시스템{COMPREHENSIVE INTEGRATED LITHOGRAPHIC PROCESS CONTROL SYSTEM BASED ON PRODUCT DESIGN AND YIELD FEEDBACK SYSTEM}
본 발명은 일반적으로 반도체 제조에 관한 것으로서, 특히 제품 설계 및 수율 피드백을 이용하는 공정 제어 시스템에 관한 것이다.
반도체 산업의 추세는 디바이스 밀도, 쓰루풋 및 수율의 증가쪽으로 끊임없이 흐르고 있다. 디바이스의 밀도를 증가시키기 위해, 반도체 디바이스의 치수를 (예를 들어, 서브 미크론 레벨로) 감소시키고자 노력해왔다. 이러한 밀도를 달성하기 위해서는, 보다 작은 피쳐 사이즈(feature size) 및 보다 정확한 피쳐 형상이 요구된다. 이는 배선 라인의 폭 및 형상, 컨택홀의 간격 및 직경, 그리고 다양한 피쳐의 표면 지오미트리(이를 테면, 코너 및 에지 등)를 포함한다. 쓰루풋을 증가시키기 위해, 요구되는 공정 단계들의 수를 줄이고 그리고/또는 이러한 공정 단계들에 필요한 시간을 줄일 수 있다. 제조 공정을 들어갔던 제품의 수와 제조 공정을 떠나는 완성된 제품을 비교한 비율인 수율을 증가시키기 위해, 개별적인 제조 공정의 제어 그리고/또는 퀄리티를 개선할 수 있다.
반도체 제조는 웨이퍼 표면 내에 또는 그 위에 반도체 디바이스들을 생성하는 데에 이용되는 제조 공정이다. 연마된 빈 웨이퍼들이 반도체 제조에 들어온 다음, 표면에 많은 수의 반도체 디바이스들이 덮인 상태로 빠져나간다. 반도체 제조는 디바이스를 제어 및 형성하는 많은 수의 단계들 그리고/또는 공정을 포함하며, 이용되는 기본 공정으로는 레이어링(layering), 도핑, 열 처리 및 패터닝이 있다. 레이어링은 웨이퍼 표면에 얇은 층들을 부가하는 동작이다. 이러한 층들로는, 예를 들어 절연물, 반도체 그리고/또는 도전체가 될 수 있으며, 이들은 다양한 공정을 통해 성장 또는 증착된다. 공통적인 증착 기술로는 화학 기상 증착(CVD), 진공 증착 및 스퍼터링이 있다. 도핑은 웨이퍼 표면에 특정량의 도펀트를 부가하는 공정이다. 도펀트는 층들의 특성을 변경시킬 수 있다(예를 들어, 반도체를 도전체로 변경시킬 수 있다). 도핑에는 열 확산 및 이온 주입 등의 많은 기술을 이용할 수 있다. 열 처리는 또 하나의 기본 동작으로서, 특정 결과를 달성하기 위해 웨이퍼를 가열 및 냉각시킨다. 전형적으로, 열 처리 동작시에는, 웨이퍼로부터 오염물 및 증기가 증발할 수 있음에도 불구하고, 웨이퍼로부터 어떠한 부가적인 물질도 부가되거나 제거되지 않는다. 하나의 공통적인 열 처리는 어닐링으로서, 이는 일반적으로 도핑 동작에 의해 야기되는 웨이퍼/디바이스의 결정 구조에 대한 손상을 복구한다. 반도체 제조에는 합금 및 용제의 드라이빙(driving) 등의 다른 열 처리가 또한 이용된다.
패터닝은 표면층들의 선택된 부분을 제거하는 일련의 단계들이다. 제거한 후, 웨이퍼 표면에는 층의 패턴이 남겨진다. 제거되는 물질은, 예를 들어 층의 구멍 또는 물질의 남아있는 섬(island)의 형태가 될 수 있다. 패터닝 전사 공정은 포토마스킹, 포토리소그래피 또는 마이크로리소그래피라고도 불린다. 실제 감법 패터닝(subtractive patterning)(즉, 표면 필름으로부터 물질의 제거)은 플라즈마 식각에 의해 수행된다. 패터닝 공정의 목적은 회로 설계에 의해 요구되는 원하는 치수(즉, 피쳐 사이즈)로 원하는 형상들을 생성한 다음, 이들을 웨이퍼 표면의 적절한 위치에 놓는 것이다. 패터닝은 일반적으로 4개의 기본 공정들중에서 가중 중요한 것으로서 여겨진다.
일반적으로, 공정 제어 시스템은 1개 이상의 패터닝 또는 리소그래피 공정을 수행하는 데에 이용된다. 공정 제어 시스템은 현상 시간, 레지스트 흐름 등의 다양한 공정 파라미터들을 제어한다. 또한, 공정 제어 시스템은 제조되는 디바이스가 허용가능한 지의 여부를 결정하기 위해 식각율, 치수, 피쳐 사이즈 등의 특징을 모니터한다. 패터닝 또는 리소그래피 공정은 공정 제한(들)(예를 들어, +/- 10%)이라 불리는 이력 공차(historical tolerance) 내에서 결과를 발생시키도록 수행될 필요가 있다. 하지만, 이러한 공정 제한(들)은 특정한 설계 요건 또는 제조 수율은 성공적으로 고려하지 못하며, 이에 따라 허용불가능한 디바이스를 허용가능한 것으로서 간주하고 허용가능한 디바이스를 허용불가능한 것으로서 간주할 수 있다.
도 1은 본 발명의 일 양상에 따른 제어 시스템을 나타내는 블록도이다.
도 2는 본 발명의 일 양상에 따른 반도체 디바이스의 제조를 돕는 시스템을 나타내는 블록도이다.
도 3은 본 발명의 일 양상에 따른 리소그래피 제어 시스템을 나타내는 블록도이다.
도 4는 본 발명의 일 양상에 따른 반도체 제조 공정의 제어를 돕는 방법을 나타내는 흐름도이다.
도 5는 본 발명의 일 양상에 따른 제어 시스템과 함께 이용될 수 있는 대표적인 믿음 네트워크(belief network)를 나타낸다.
도 6은 본 발명의 일 양상에 따른 반도체 제조 공정을 수행하는 방법을 나타내는 흐름도이다.
도 7은 본 발명의 일 양상에 따른 반도체 디바이스를 제조하는 방법을 나타내는 흐름도이다.
이하의 본 발명의 개요는 본 발명의 일부 양상에 대한 기본적인 이해를 제공한다. 이러한 개요는 발명의 중요/임계 요소들을 식별하거나 또는 발명의 범위를 묘사하는 것으로 의도되지 않는다. 그 유일한 목적은 이후 제시되는 상세한 설명에 대한 서두로서 본 발명의 일부 개념을 단순화된 형태로 제시하는 것이다.
본 발명은 일반적으로 반도체 제조에 관한 것으로서, 특히 특정한 제품 설계를 이용하는 집적 공정제어 시스템에 관한 것이다. 반도체 제조 공정을 특정한 제품 설계에 맞춤으로써, 디바이스 제조 쓰루풋 및 수율을 증가시킬 수 있다.
본 발명은 임계 치수(CD), 오버레이 및 결함 등의 공정 제어 파라미터들에 따라 반도체 제조 공정을 맞춘다. 공정 제어 파라미터들은 시리얼 방식(in serial)으로 개별적으로 평가(value)되는 것이 아니라, 퀄리티 매트릭스(quality matrix) 내에 결합된다. 이러한 퀄리티 매트릭스는 제품 설계, 시뮬레이션, 테스트 결과, 수율 데이터, 전기 데이터 등으로부터의 알려진 데이터 뱅크와 함께 파라미터 입력에 기초한다. 이후, 공정 제어 시스템은 퀄리티 인덱스와 설계 사양을 비교하는바, 이는 종래에는 수행되지 않았었다. 따라서, 제품 설계 및 수율에 따라 서로 다른 사양 및 퀄리티 인덱스에 대해 개별적인 층들이 커스터마이즈(customize)될 수 있다.
상기 목적 및 관련 목적을 달성하기 위해, 본 발명은 하기에서 충분하게 설명되는 특징들, 특히 특허청구범위에서 지적되는 특징들을 포함한다. 하기의 상세한 설명 및 첨부 도면은 본 발명의 특정한 예시적인 양상들 및 구현들에 대해 상세히 설명한다. 하지만, 이들은 본 발명의 원리가 이용될 수 있는 많은 방법들중 단지 일부를 나타낸다. 본 발명의 다른 목적, 장점 및 신규 특징은 첨부 도면과 함께 고려될 때 하기의 상세한 설명으로부터 명확해질 것이다.
이제, 도면을 참조하여 본 발명에 대해 설명하는바, 같은 도면 부호는 전체적으로 같은 요소를 나타낸다. 하기의 설명에서는, 설명을 위해, 본 발명을 완전하게 이해할 수 있도록 하기 위해 특정한 많은 세부 사항들에 대해 설명한다. 하지만, 본 발명이 이러한 특정한 세부 사항들이 없이도 실행될 수 있음은 분명하다. 다른 경우들에서, 잘 알려진 구조 및 디바이스는 본 발명의 설명을 용이하게 하기 위해 블록의 형태로 나타낸다.
본원에서 이용되는 "컴퓨터 컴포넌트"라는 용어는 컴퓨터 관련 엔티티, 즉, 하드웨어, 하드웨어와 소프트웨어의 결합, 소프트웨어, 또는 실행중인 소프트웨어를 말하는 것으로 의도된다. 예를 들어, 컴퓨터 컴포넌트는 프로세서 상에서 실행되는 프로세스, 프로세서, 객체, 실행가능한 일련의 실행, 프로그램 그리고/또는 컴퓨터가 될 수 있지만, 오직 이것들에만 한정되지 않는다. 예시로서, 서버 및 이 서버 상에서 실행되는 애플리케이션 모두가 컴퓨터 컴포넌트가 될 수 있다. 1개 이상의 컴퓨터 컴포넌트가 프로세스 그리고/또는 일련의 실행 내에 상주할 수 있고, 컴포넌트는 1개의 컴퓨터 상에 국부화되고 그리고/또는 2개 이상의 컴퓨터 간에 분산될 수 있다.
본 발명은 임계 치수(CD), 오버레이 및 결함 등의 공정 제어 파라미터에 따라 리소그래피 공정을 맞춘다. 임계 파라미터라고 불리는 공정 제어 파라미터들은 퀄리티 매트릭스로서 총체적으로 평가된다. 퀄리티 매트릭스는 제품 설계, 시뮬레이션, 테스트 결과, 수율 데이터, 전기 데이터 등(오직 이것들에만 한정되지 않는다)의 정보에 따라 계수에 의해 가중화(weight)되는 임계 파라미터들에 기초한다. 이후, 본 발명은 현재 제조 공정의 합성 "스코어(score)"인 퀄리티 인덱스를 개발(develop)할 수 있다. 이후, 제어 시스템은 퀄리티 인덱스와 설계 사양을 비교하여, 현재 제조 공정이 허용가능한 지의 여부를 결정한다. 공정이 허용가능하지 않다면, 진행중인 공정에 대해 테스트 파라미터를 변경할 수 있고, 공정은 완전한 공정을 위해 재공정(re-work)되고 재수행될 수 있다.
도 1은 본 발명의 일 양상에 따른 제어 시스템(100)의 블록도이다. 이 시스템(100)은 제어기(102), 공정 툴(104) 및 모니터 컴포넌트(106)를 포함한다.
이 시스템(100)은, 제조 공정(예를 들어, 현재 제조 공정)의 임계 파라미터들을 집합적으로모니터 및 검사함으로써 반도체 디바이스의 제조를 용이하게 하는바, 이는 개별적으로 행하는 것과 대조적이다. 이후, 현재 공정이 허용가능하게 수행되었다면, 시스템(100)은 다른 제조 공정들을 계속할 수 있다. 대안적으로, 시스템(100)이 현재 공정이 허용가능하게 수행되지 않았다고 결정하면, 공정을 재공정하고 재수행한다. 또한, 공정이 적절하게 재수행될 수 없다면, 반도체 디바이스는 폐기된다.
제어기(102)는 공정 툴(104)과 인터페이스하여 동작함으로써, 제조 공정을 제어가능하게 수행한다. 제어기(102)는 흐름 속도, 레지스트 조성, 공정의 계속 기간, 온도 등의 제조 공정을 위한 다수의 테스트 파라미터들을 결정 및 제어한다. 제조 공정은 특정한 반도체 디바이스(예를 들어, 메모리 디바이스)에 대해 요구되는 많은 제조 공정들중 단지 하나일 뿐이다.
또한, 제어기(102)는 모니터 컴포넌트(104)에 의해 지시되는 것에 입각하여 제조 공정을 재수행하도록 동작한다. 이해될 사항으로서, 어떠한 타입의 제조 공정(예를 들어, 과식각되어 디바이스에 실질적으로 손상을 입힌 식각 공정)은 간단하게 원상태로 돌릴 수 없다. 이러한 공정들에 대해, 디바이스는 폐기될 수 있다. 하지만, 다수의 제조 공정들은 충분히 재수행될 수 있다. 예를 들어, 일반적으로 포토레지스트층의 증착을 필요로 하고 포토레지스트의 일부를 선택적으로 노광시키고 포토레지스트의 일부를 선택적으로 제거하는 패터닝 공정은, 포토레지스트를 제거함으로써 재공정될 수 있다. 그런 다음, 패터닝 공정은 원하는 결과를 달성할 수 있는 새로운 공정 파라미터들을 이용하여 다시 한번 반복될 수 있다.
제조 공정의 반복에 부가하여, 제어기(102)는 또한 제조 공정을 그 자리에서(in situ)에서 변경할 수 있다. 제조 공정을 개선시킬 수 있는 피드백 데이터가 있는 경우, 공정 파라미터들에 대해 조정이 필요함을 나타내는 모니터 컴포넌트를 통해 제공될 수 있다. 이러한 조정은 단일 임계 파라미터의 함수가 아니라, 임계 파라미터, 제품 설계, 디바이스 수율 등의 그룹의 함수이다.
상기 설명한 바와 같이, 공정 툴(104)은 제어기(102)에 의해 제어된다. 공정 툴(104)은 테스트 파라미터들에 따라 (예를 들어, 레지스트의 분배, 패터닝, 웨이퍼의 회전, 식각 등을 행함으로써) 제조 공정을 물리적으로 그리고 제어가능하게 수행하는 시스템 컴포넌트이다. 또한, 공정 툴(104)은 제조 동안(예를 들어, 그 자리에서의 제조 동안) 그리고/또는 제조 이후(예를 들어, 검사) 제조 정보를 모으는 디바이스를 포함한다. 이러한 제조 정보는, 예를 들어 임계 치수(예를 들어, x, y 방향에서의, 폭 및 피치(2D 및 3D), 온도, 압력, 오버레이, 결함 등)를 포함할 수 있다. 피치 측정은 실질적으로 동등한 피쳐들 간의 측정이다. 폭 측정은 단일 피쳐의 측정이다. 전형적으로, 주사 전자 현미경(SEM) 및 광학 마이크로스코피(microscopy) 등의 디바이스를 이용하여 측정치를 얻을 수 있다. SEM에 있어서, 처음에는 프로브를 이용하여 측정되는 피쳐와 상호 작용을 한다. 이후, 정보를 포함하는 신호가 발생된 다음, 측정치로 변환된다. 신호는 본질적으로 전자빔에 의해 충돌되는 표면 상의 전자빔의 위치의 함수로서의 전자 방출의 기록이다. 광학 마이크로스코피에 대해서는, 회절 패턴 등의 신호를 이용하여 측정치를 얻는다.
모니터 컴포넌트(106)는 공정 툴(104)로부터 제조 정보를 얻고, 제어기(102)에 제어 정보를 제공할 수 있다. 모니터 컴포넌트(106)에 의해 발생되는 제어 정보는, 제어기(102)로 하여금 특정한 공정을 재수행하게 하고 그리고/또는 현재 공정을 변경하게 하는 커맨드를 포함할 수 있다.
또한, 모니터 컴포넌트(106)는 제조 정보에 기초하여 퀄리티 매트릭스를 발생시킨다. 이 퀄리티 매트릭스는 다수의 파라미터들(예를 들어, 임계 치수, 폭, 피치, 오버레이, 결함 등) 및 각 파라미터에 대한 관련 가중치를 포함한다. 파라미터와 관련된 가중치는 파라미터들의 영향을 적절하게 가중화하도록 제품 수율 및 제조 설계 모델들에 따라 결정된다. 이후, 퀄리티 인덱스가 퀄리티 매트릭스의 함수로서 계산되는바, 이는 필연적으로 퀄리티 매트릭스의 다수의 파라미터들의 함수이다. 퀄리티 인덱스는 0에서 100까지의 비율로서 표현될 수 있는바, 0은 제조 공정이 실질적으로 잘못되었음을 나타내고, 100은 제조 공정이 실질적으로 정확함을 나타내며, 나머지 값들은 설계 파라미터 그리고/또는 목적을 얼마나 따르느냐에 대한 다양한 순응 정도를 나타낸다. 다른 적절한 매트릭스들이 퀄리티 인덱스에 이용될 수 있다. 허용가능한 공차 레벨이 반도체 디바이스 그리고/또는 제조 공정에 대해 결정될 수 있다. 예를 들어, 15%의 공차가 허용되거나 허용가능한 것으로 고려되어, 퀄리티 인덱스 값은 85% 또는 이 보다 우수하게 된다. 허용가능한 공차 레벨은 전형적으로 디바이스 그리고/또는 공정에 따라 달라질 수 있다. 주목할 사항으로서, 공차 레벨, 퀄리티 인덱스 및 퀄리티 매트릭스는 단일 파라미터에 기초하는 것이 아니라, 다수의 파라미터의 혼합에 기초한다.
설계된 테스트 파라미터들은 허용가능한 공차 레벨 보다 낮게 기대되거나 심지어는 벗어나는 제조 결과를 야기시킬 수 있다. 테스트 파라미터들을 결정하는 데에 이용되는 시뮬레이션, 모델링, 신경 네트워크, 베이지안 네트워크(Bayesian network), 베이지안 믿음 네트워크 및 다른 메커니즘은 실사회(real world)의 조건하에서 기대되는 것과 다른 결과들을 생성할 수 있다. 베이지안 믿음 네트워크는 하기에서 더 설명된다. 따라서, 제자리에서의 테스트 파라미터들의 조정 그리고/또는 정정이 수행되어 이러한 불일치를 보상할 수 있다. 상기 설명한 바와 같이, 모니터 컴포넌트(106)는 현재 제조 공정을 변경하기 위해 제어기(102)에 정보 그리고/또는 커맨드를 제공하도록 동작한다. 이러한 정보는 제조 공정의 테스트 파라미터들의 변경을 야기시키는바, 이러한 변경은 다수의 파라미터들을 바람직한 값들에 보다 가까워지게 한다. 따라서, 제조 공정은 허용가능해지도록(예를 들어, 퀄리티 인덱스가 허용가능한 범위를 벗어나는 경우) 그리고/또는 설계 사양에 보다 가까워지도록 변경될 수 있다.
제조 공정이 완료된 후, 공정 툴(104)에 의해 후 공정 검사 측정(post process inspection measurement)이 행해진 후, 다수의 파라미터들로서 모니터 컴포넌트(106)에 제공된다. 이러한 후 공정 검사 측정은 (예를 들어 다수의 방향에서 측정을 행함에 의한) 인사이츄 측정 보다 광범위할 수 있다. 이러한 검사에 있어서, 퀄리티 인덱스를 이용하여 제조 공정의 결과가 허용가능한 지의 여부를 결정한다. 퀄리티 인덱스가 (예를 들어, 허용가능한 공차 값들 내에서) 허용가능하지 않다면, 가능한 경우, 제조 공정은 재수행될 수 있다. 공정이 재수행될 수 없으면, 반도체 디바이스는 폐기되거나 또는 동작불가능한 것으로서 식별되어야 한다. 허용가능하다면, 반도체 디바이스는 디바이스 제조의 다른 단계로 계속될 수 있다. 또한, 퀄리티 인덱스, 퀄리티 매트릭스 및 제조 공정과 관련된 다른 정보를 저장 그리고/또는 이용하여, 후속 제조 공정에 대한 이후의 테스트 파라미터, 퀄리티 매트릭스 및 퀄리티 인덱스를 더 개발할 수 있다.
시스템(100)은 인사이츄로 동작하고 후 공정으로서 설명된다. 하지만, 이해될 사항으로서, 이 시스템(100)은 인사이츄, 후 공정, 또는 둘 모두로 동작하도록 구현 그리고/또는 이용될 수 있다.
도 2는 본 발명의 일 양상에 따라 반도체 디바이스의 제조를 돕는 시스템(200)을 개시한다. 이 시스템(200)은 퀄리티 매트릭스 발생기(202), 재공정 컴포넌트(204), 제품 수율 데이터베이스(206), 디바이스 공정 데이터베이스(208) 및 디바이스 이미지 데이터베이스(210)를 포함한다. 이 시스템(200)은 후 공정 검사의 결과로서 다수의 임계 파라미터들을 수신한 다음, 완료된 제조 공정이 허용가능한 지의 여부를 적어도 부분적으로 결정한다. 이러한 결정은 파라미터들을 개별적으로 그리고 연속적으로 고려하는 대신 다수의 임계 파라미터들의 합성 그리고/또는 결합에 기초한다. 일반적으로, 이 시스템(200)은 완료된 제조 공정을 재공정할 것인지, 아니면 반도체 디바이스의 공정을 후속 단계로 계속할 것인 지에 대한 결정을 한다. 상기 설명한 바와 같이, 이 시스템(200)은 도 1의 제어 시스템(100) 등의 제어 시스템의 일부로서 구현될 수 있다.
퀄리티 매트릭스 발생기(202)는 반도체 디바이스에 대한 후 공정 검사의 다수의 임계 파라미터들을 수신한 다음, 공정이 어떻게 계속되어야 하는 지를 결정한다. 이러한 임계 파라미터들은 x 방향 측정치, y 방향 측정치, 폭(예를 들어, 2D 및 3D), 피치(예를 들어, 2D 및 3D), 온도, 압력, 오버레이, 결함 등의 임계 측정치들을 포함한다.
퀄리티 매트릭스 발생기(202)는 퀄리티 매트릭스라 불리는 매트릭스를 형성하는바, 이 매트릭스의 엔트리들 또는 포인트들은 가중화 계수를 갖는 단일 임계 파라미터를 나타낸다. 이러한 설명은 다음과 같이 수학적으로 표현될 수 있다:
여기서, a는 파라미터에 대한 기대값이고, w는 계수이다. 또한, 상수값은 또한 각 파라미터와 관련될 수 있다. 퀄리티 매트릭스의 로우는 전형적으로 다수의 임계 파라미터들 및 이들의 관련 가중치들을 포함한다. 1개 이상의 로우들이 있을 수 있는바, 각 로우는 디바이스 수율 등의 특정한 설계/제조 목적에 대응한다. 이해될 사항으로서, 퀄리티 매트릭스는 단지 1개의 로우 만을 가질 수 있지만, 여전히 본 발명을 따른다. 또한, 각 파라미터에 대한 가중치는 설계 목적에 따라 로우 마다 달라질 수 있다.
이와같이, 퀄리티 매트릭스가 생성되고 다음과 같이 표현된다:
그 다음, 퀄리티 매트릭스 발생기는 디자인 성능 목적, 디자인 룰, 제품 수율과 같은 것을 분석하여 계수를 계산한다. 이렇게 한 후, 적당한 방법으로 퀄리티 매트릭스의 인덱스 값을 계산할 수 있다. 한가지 적당한 방법은 아래서 설명된 방정식(3-4)에 따라 매트릭스 성분들을 합산하여 퀄리티 인덱스라고 불리는 최종 값을 산출한다:
퀄리티 인덱스는 그 다음 디자인/생산 목적에 근접성을 나타내는 백분율로 되도록 가중치를 줄 수 있다.
퀄리티 매트릭스 발생기(202)는 계수 및 허용가능한 퀄리티 인덱스 값을 결정하기 위하여 제품 수율 데이터베이스(206), 디바이스 공정 데이터베이스(208) 그리고 디바이스 이미지 데이터베이스(210)와 상호작용한다. 상기 제품 수율 데이터베이스(206)는 현재 반도체 디바이스 및 제조 단계에서의 제품 수율 목적와 관련된 정보를 포함한다. 이 정보는 수율에 관한 임계 파라미터의 계수 및 상호관련성을 결정하는데 특히 유용하다. 디바이스 공정 데이터베이스(208)는 현재 디바이스를 위한 전에 완성된 제조 공정을 포함하는 다양한 제조 공정들에 관한 정보를 포함한다. 이 정보는 계수 값을 결정하는데 도움을 준다. 디바이스 이미지 데이터베이스는 디바이스 디자인 및 레이아웃의 2차원 및 3차원 이미지를 포함한다. 이 정보는 현재 제조 공정 후의 반도체 디바이스와 그 제조 단계에서 기대되는 이미지와의 사이의 차이점을 확인하는데 활용될 수 있다. 퀄리티 매트릭스 발생기(202)는 추가으 데이터 베이스 그리고/또는 정보를 이용할 수 있음은 물론이다.
산출된 퀄리티 인덱스에 기초하여, 퀄리티 매트릭스 발생기(202)는 다음 공정을 수행하도록 신호하거나 재공정 컴포넌트(204)에 현재 제조 공정이 재공정 되거나 재수행되어야 함을 지시할 수 있다. 재공정 컴포넌트(204)는 반도체 디바이스가 현재 제조 공정 바로 전 공정 단계로 회복되도록 한다. 일반적으로, 이는 공정을 반대로 함으로써(예컨대, 패터닝된 포토레지스를 제거함으로써) 수행될 수 있다.
또한, 재공정 컴포넌트(204)는 완성된 제조 공정에서 사용되는 파라미터들을 테스트하기 위해 수정 또는 조정을 산정한다. 수정은 다음 제조 공정의 결과 허용가능한 퀄리티 인덱스 그리고/또는 허용가능한 반도체 디바이스가 되어야함과 같은 것이다. 단순함을 위해 도 2에서는 도시되지 않았지만, 재공정 컴포넌트(204)는 제품 수율 데이터베이스(206), 디바이스 공정 데이터베이스(208) 및 디바이스 이미지 데이터베이스와 상호작용할 수 있다.
본 발명의 대체적인 양상은 도 2의 시스템(200)의 변화를 포함하여 제조 공정 동안에 테스트 파라미터의 조작 및 수정이 가능하다.
도 3은 본 발명의 양상에 따른 리소그래피 제어 시스템(300)을 도시하는 블록 다이어그램이다. 시스템(300)은 도 1의 시스템(100)과 유사한 방식으로 동작한다. 그러나 상기 시스템(300)은 리소그래피 제조 공정에 특히 적합하다. 시스템(300)은 리소그래피 공정을 제어하기 위하여 디자인 룰 및 제품 수율과 같은 디바이스 정보를 이용하여 동작한다. 시스템(300)은 마스크 패턴 컴포넌트(302), 모니터 컴포넌트(304), 디자인 룰 컴포넌트(306), 제품 수율 컴포넌트(308), 퀄리티 인덱스 컴포넌트(310), 마스크 재공정 컴포넌트(312) 및 식각 컴포넌트(314)를 포함한다.
마스크 패턴 컴포넌트(302)는 결정된 수많은 테스트 파라미터에 따라 반도체 디바이스 상에서 패터닝 공정을 수행한다. 마스크 레티클은 본 공정의 부분으로 사용되고 유리판에 적용되는 테스트 파라미터에 따라 패턴 어레이를 포함한다. 마스크는 각각 빛의 통과를 막거나 허락하는 불투명 및 투명 영역으로 구성된다. 마스크는 웨이퍼 위에 존재하는 패턴들 그리고/또는 디바이스들과 함께 정렬되어 포토레지스트를 선택적으로 노광시킬 수 있으며 일반적으로 디자인 공정을 통해 얻어진다. 상기 마스크는 에멀젼, 크롬, 철, 옥사이드, 실리콘 또는 다른 적당한 불투명 물질안에서 유리판 위에 형성될 수 있다. 노광된 이후, 포토레지스트의 선택 부분은 현상된 다음 제거된다.
모니터 컴포넌트(304)는 마스크 패턴 컴포넌트(302)에 의해 이미 수행된 패터닝 공정 후의 반도체 디바이스를 분석한다. 모니터 컴포넌트는 후 검사 공정을 통하여 복수의 임계 파라미터들을 얻는다. 임계 파라미터들은 예컨대, 임계 치수, 오버레이, 결함과 같은 것을 포함한다. 테스트 파라미터들은 퀄리티 매트릭스에 편성되고, 여기서 각각 포인트는 파라미터의 기댓값과 계수 또는 파라미터와 관련되 가중치들을 포함한다. 간결함을 위해, 이 매트릭스 생성에 대한 상세한 설명은 생략되고 도 1 및 도 2에 관하여 위에서 설명되었다. 간단하게, 계수들은 디자인 룰 컴포넌트(106) 및 제품 수율 컴포넌트(108)를 참고하여 결정된다. 일단 퀄리티 매트릭스가 생성되면, 허용가능한 인덱스 값의 범위가 결정되고, 이는 여기서 수행된 마스크/패터닝 공정에 맞거나 초과하는 허용가능한 값의 범위를 포함한다. 그러나, 종래의 제어 시스템과 달리, 값의 범위는 복수의 임계 파라미터들, 디자인 목적, 그리고/또는 반도체 디바이스에 기초한다. 예를 들면, 결함에서 더 큰 내구력을 가지는 반면 다른 디바이스는 임계 치수에서 더 큰 내구력을 허용한다. 이런 차이점들을 고려하여, 허용가능한 값의 더욱 적당한 범위를 얻을 수 있다.
계속해서, 퀄리티 인덱스(310)가 반도체 디바이스에 대해 생성된다. 퀄리티 인덱스(310)는 일반적으로 백분률 형태의 값으로 표현된다. 모니터 컴포넌트(304)는 제품 디자인 시뮬레이션, 테스트 결과, 수율 데이터, 전기적 데이터와 같은 것으로부터 공지된 데이터 뱅크와 함께 기대 파라미터 값을 활용할 수 있다. 요구되는 식각 공정의 시뮬레이션은 그 다음 2차원 그리고 3차원 디자인 그리고/또는 레이아웃 이미지와 비교되어 퀄리티 인덱스(310)의 생성을 도움으로써 현재 파라미터 값들이 허용가능한 결과를 야기하는지를 결정할 수 있다.
만약, 모니터 컴포넌트(304)에 의해 산출되는 퀄리티 인덱스(310)가 허용가능한 범위 내라면, 식각 컴포넌트(314)는 반도체 디바이스(들)에서 식각 공정 수행을 계속한다. 패터닝 공정, 후 검사, 퀄리티 매트릭스, 위에서 이용된 퀄리티 인덱스 때문에, 식각 공정은 기대 허용범위 내에서 실질적으로 식각 결과를 생산할 수 있다.
만약, 퀄리티 인덱스(310)가 허용가능한 범위 내가 아니라면, 본 발명의 대체 양상은 다른 형태의 제조 공정을 위한 동작을 위한 제어를 조작하거나 제공할 수 있다. 특히, 비 파괴적 공정(예컨대 패터닝과 같은 공정)은 본 발명에 따라 검사되고 재수행될 수 있다.
본 발명의 공정 제어 시스템은 금속화, 패터닝, 식각, 도핑, 증착, 스퍼터링, 연마(하지만, 오직 이것에만 한정되지 않는다)와 같은 임의의 적당한 제조 공정에 이용될 수 있다. 또한, 본 발명의 공정 제어 시스템은 컴퓨터 장치, 산업 장치, 포켓용 디바이스, 전기 통신 장치, 의학 장치, 연구 개발 장치, 운송 차량, 레이다/위성 디바이스와 같은 매우 다양한 컴퓨터 및 전자 디바이스에서 사용될 수 있는 반도체 디바이스의 제조에 사용될 수 있다. 포켓용 디바이스, 특히 포켓용 전자 디바이스는 중량 절감 그리고/또는 증가된 연산 용량(예컨대, 개선된 처리 능력 및 메모리 저장)으로 인해 휴대성에 있어서 개선되었다. 포켓용 디바이스의 예로는 셀룰러 전화, 다른 양방향 통신 디바이스, 개인용 데이터 보조기, 팜파일럿, 무선호출기, 노트북 컴퓨터, 리모콘, 녹화기(비디오 및 오디오), 라디오, 소형 텔레비젼 및 웹뷰어, 카메라와 같은 것들이 있다.
도 4는 반도체 디바이스 제조 공정을 설계하는데 사용될 수 있는 대표적인 믿음 네트워크(400)를 도시한다. "믿음 네트워크"는 불확실성 속에서 추론을 다루는 기술과 다른 그러나 관계가 있는 모든 범위를 포함하도록 의도된다. 양적(주로 베이지안 확률 방법을 사용함) 질적 기술들 모두가 사용된다. 영향도는 믿음 네트워크의 확장이다; 이는 결정 과정을 대상으로 할 때 사용된다. 믿음 네트워크는 본래 불확실성에 의해 특징지어지는 도메인에서 지식 기반 애플리케이션들을 개발하는데 사용된다. 문제 도메인은 도 4에서 도시된 바와 같이 방향성 비순환 그래프를 형성하기 위해 호(420)에 의해 상호 연결된 노드(410)의 세트로 모형화된다. 각 노드는 임의의 변수, 또는 불확실한 양을 나타내며, 2개 또는 그 이상의 가능한 값을 가질 수 있다. 호(420)는 링크된 변수들 사이에 직접적인 관계가 존재함을 뜻한다. 그리고 각 관계의 세기는 순방향 조건부 확률에 의해 정해진다.
믿음 네트워크에서 각 노드의 믿음(노드의 조건부 확률)은 알려진 값에 기초하여 연산된다. 노드 믿음을 결정하고 확률적 추론을 수행하기 위해 다양한 방법들이 개발되었다. 다양한 방법들은 본질적으로 동일하다--그것들은 믿음 네트워크에서 불확실성을 전파하는 메커니즘을 제공하고, 노드에서 믿음을 결정하기 위해 알려진 값들을 결합시키는 공식을 제공한다. 믿음 네트워크의 확장인 영향도는 진단 목적을 용이하게 조직하고 진단을 결정할 때 주어진 정보가 갖게될 값(영향 정도)의 확인을 용이하게 한다. 영향 도에는 세가지 형태의 노드가 있다: 베이지안 믿음 네트워크에서의 노드에 대응하는 기회 노드(chance node); 결정의 유틸리티를 나타내는 유틸리티 노드(utility node); 모든 상태에 영향을 주는 결정을 나타내는 결정 노드(decision node). 이러한 영향 도는 종종 비용, 정보를 얻는데 드는 비용 및 시간 등의 실생활 응용에 유용하다.
기대값 최대화(EM) 알고리즘은 믿음 네트워크에서 일반적인 학습 접근 방법이다. 이의 표준 형식에서 기대값 최대화 알고리즘은 파라미터의 모든 사후 확률 분포를 계산하지 않고, 사후 파라미터 값의 최대값에 초점을 맞춘다. EM 알고리즘은 추론 학습에 반복적인 접근법을 취함으로써 작동한다. 제 1 단계에서, E 단계라고 불림, EM 알고리즘은 믿음 네트워크에서 데이터 세트의 각 자료에 대해 추론을 수행한다. 이는 상기 데이터로부터의 정보를 사용하도록 하며, 다양한 필수 통계들(S)이 결과적인 사후 확률로부터 계산된다. 그 다음 M 단계에서, 이러한 고정된 통계들을 주어서 로그 사후 확률 logP(T/D,S)을 최대화하는 파라미터들이 선택된다. 결과는 더 이상 정확해질 수 없는 우리가 수집한 통계(S)와 함께 새로운 파라미터 세트이다. 그러므로 E 단계는 반복되어야 하며, 그 다음 M 단계도 그렇다. EM 알고리즘에서 각 단계는 사후 확률은 반드시 증가함을 보장한다. 그러므로 결국 그것은 log 사후 확률의 궤적의 최대값에 수렴한다.
전술한 구조적 기능적 피쳐의 관점에서, 본 발명의 다양한 양상에 따른 방법론들이 도 5 내지 7과 관련하여 보다 잘 이해될 것이다. 설명의 간단함을 위하여, 도 5 내지 7의 방법들은 연속적인 실행으로서 도시되고 설명되지만, 본 발명은 본 발명에 따른 도시된 순서에 한정되지 않으며(이는 일 양상이다), 여기에서 도시되고 설명되는 것과 다른 순서 그리고/또는 동시에 다른 양상과 함께 나타날 수 있다.
도 5는 반도체 제조 공정 제어를 돕는 방법(500)의 흐름도를 도시한다. 방법(500)은 복수의 임계 파라미터들을 개별적으로 고려하는 대신 포괄적으로 고려하여 처리량/수율을 증가시킨다. 그러므로, 제조 공정은 다양한 테스트 파라미터들을 제자리에서 피드백 측정하는 것을 통해 수정될 수 있다.
방법(500)은 502에서 시작하며, 여기서 제조 공정을 위한 테스트 파라미터들이 결정된다. 테스트 파라미터들은 흐름율, 레지스트 조성, 공정 기간, 온도 등의 제조 공정을 수행하는 데에 이용되는 파라미터들이다. 제조 공정은 일반적으로 특정 반도체 디바이스(예컨대, 메모리 디바이스)에 필요한 수많은 제조 공정중 하나이다. 일반적으로, 테스트 파라미터들은 제품 디자인(예컨대, 레이아웃 정보) 및 전의 테스트/공정 결과에 기초하고 레지스트의 분배, 패터닝, 웨이퍼 회전, 식각과 같은 공정을 제어하는 파라미터들을 포함한다.
계속하여 504에서, 제조 공정이 시작되거나 계속되고 측정 정보가 얻어진다. 일반적으로, 측정 디바이스는 제조 동안의 정보를 얻기 위해 이용된다(예컨대, 제자리에서. 이러한 제조 정보는 임계 치수(예컨대, x 및 y축 방향, 폭 및 피치(2D 및 3D)), 온도, 압력, 오버레이, 결함과 같은 것을 포함한다. 피치 측정치는 실질적으로 등가의 피쳐 사이의 측정치이다. 폭 측정치는 단일 피쳐의 측정치이다. 일반적으로 주사형 전자 현미경(SEM) 및 광학 현미경과 같은 디바이스들이 위에서 설명된 측정치들을 얻기 위해 사용된다.
이후 방법(500)은 506에서 계속되며, 여기서 측정 정보는 복수의 임계 정보를 얻기 위해 활용된다. 이러한 임계 파라미터들은 직간접적으로 측정 정보에 관련되며, 임계 치수, 폭, 피치, 오버레이, 결함과 같은 것을 포함한다. 계속해서, 퀄리티 매트릭스는 508에서 생성되고 여기서 매트릭스의 포인트 또는 성분들은 복수의 임계 파라미터들 그리고 관련된 가중치 또는 계수중 하나를 포함한다. 이러한 가중치들은 제품 수율 및 디자인 모델의 함수이다. 퀄리티 매트릭스의 계수는 제조 공정의 시작 전에 확립될 수 있다. 510에서 계속하여, 퀄리티 인덱스가 생성된다. 퀄리티 인덱스는 매트릭스의 성분들의 함수이고 제조 성능을 표시하는 백분률 값을 제공한다. 허용가능한 인덱스 값의 범위가 512에서 생성된다. 허용가능한 값은 최소한 부분적으로 디자인 목적 및 수율에 기초하고 현재 반도체 디바이스에 맞춰진다.
퀄리티 인덱스가 수용가능하면, 방법(500)은 현재 제조 공정이 완성될 때까지 계속된다. 그렇지 않으면, 514에서 수정 그리고/또는 조정이 행해진다. 이러한 수정은 허용가능한 퀄리티 인덱스를 제공하기 위한 것이다. 이후, 514에서 테스트 파라미터를 조정한 다음, 방법(500)은 506에서 계속되는바, 여기에서는 제조 공정이 연속된다.
이제 도 6을 보면, 본 발명의 한 양상에 따른 반도체 제조 공정의 수행을 돕는 방법(600)의 블록도를 도시한다. 방법(600)은 제조 공정이 수행된 후에 반도체 디바이스를 분석한다. 디바이스가 허용불가능한 것으로 결정되면, 디바이스는 허용가능해질 때 까지 재공정된다.
수많은 제조 공정들은 방법(600)에 따라 최소한 부분적으로 제어될 수 있다. 특히 적합한 이러한 공정들은 실질적으로 재수행될 수 있다. 예를 들면, 포토레지스트의 일부를 선택적으로 노광 및 포토레지스트의 일부를 제거하는 패터닝 공정은(일반적으로 포토레지스트 층의 증착을 포함하며) 상기 포토레지스트를 제거함으로써 재공정될 수 있다. 이후, 필요한 결과를 얻을 수 있는 새로운 공정 파라미터들을 제공하여, 패터닝 공정이 다시 한번 반복된다.
제조 공정인 완성된 후, 후 공정 검사 측정은 제자리에서의 측정 보다 더 광범위할 수 있다(예컨대, 다 방면에서 측정에 의해). 이러한 측정의 상세한 설명은 위에서 설명되었기 때문에, 여기서는 간결성을 위해 생략된다. 후 공정 측정은 604에서 직간접적으로 임계 파라미터로 전환된다. 임계 파라미터들은 위에서 설명되었다. 이러한 임계 파라미터들로부터, 퀄리티 매트릭스는 606에서 최소한 부분적으로 구성되고, 여기서 매트릭스의 성분들은 가중화된 계수에 부가적으로 임계 파라미터를 포함한다. 그 다음 608에서, 임계 파라미터와 관계있는 게수들의 값이 결정되며, 이에 따라 퀄리티 매트릭스가 완성된다. 이러한 값들은 디바이스 디자인, 레이아웃, 레이아웃 분석, 수율과 같은 것(이것에 제한되지 않음)을 포함하는 반도체 디바이스 정보의 함수로서 결정된다.
610에서 계속하여, 방법(600)은 퀄리티 매트릭스로부터 퀄리티 매트릭스를 계산한다. 퀄리티 인덱스는 매트릭스의 성분의 총합일 수 있고 백분률로 나타나도록 스케일링될 수 있다. 그 다음, 인덱스 값의 허용 범위가 612에서 계산한다, 허용 범위는 집합적으로 실질적인 모든 테스트 파라미터들의 함수이다. 결국, 반도체 디바이스는 재공정되고 제조 공정은 614에서 재수행된다. 일반적으로, 만약 퀄리티 인덱스가 허용(예컨대, 허용가능한 값) 불가능하다면, 제조 공정은 가능하다면 재수행된다. 만약 공정이 재수행될 수 없다면, 반도체 디바이스는 폐기되거나 또는 동작불가능한 것으로서 식별되어야 한다. 허용가능하다면, 반도체 디바이스는 다른 디바이스 공정 단계를 계속할 수 있다. 또한, 제조 공정과 관계가 있는 퀄리티 인덱스, 퀄리티 매트릭스 및 다른 정보는 다음 제조 공정을 위한 후 테스트 파라미터, 퀄리티 매트릭스 및 퀄리티를 또한 조성하기 위해 축적 그리고/또는 이용될 수 있다.
도 7은 본 발명의 일 양상에 따른 반도체 디바이스 제조 방법(700)의 흐름도를 도시한다. 일반적으로, 방법(700)은 패터닝 공정을 수행하고, 상기 공정의 수행 후에 디바이스를 분석하며 필요하다면 재수행한다. 이렇게 함으로써, 반도체에 대한 손상 및 부적합한 제조를 종종 피할 수 있다.
방법(700)은 702에서 시작되는바, 여기에서는 수많은 테스트 파라미터에 따라 패터닝 공정이 수행된다. 상기 공정의 완성 후에, 후 공정 검사가 704에서 수행되고 임계 파라미터라고 불리는 임계 측정치들이 얻어진다. 계속하여, 퀄리티 매트릭스가 706에서 생성되며, 여기에서 매트릭스의 성분들은 임게 파라미터와 가중화된 계수들을 포함한다. 매트릭스에 대해 708에서 값들이 할당되고 임계 파라미터들 서로 간에 상대적인 중요도를 나타내며 하나 이상의 공정 목적에 영향을 준다(예컨대, 수율, 치수등...). 그 다음, 710에서 퀄리티 인덱스가 퀄리티 매트릭스로부터 계산된다. 이 퀄리티 인덱스는 일반적으로 백분률 값이다.
퀄리티 인덱스가 허용 불가능하면(예컨대, 결정된 허용 인덱스 범위 바깥에 있다), 712에서 포토레지스트가 제거된 디바이스가 재공정된다. 이후, 패터닝 공정이 기대된/바람직한 값에 근접하게 수행되도록 714에서 테스트 파라미터들에 대한 조정이 계산된다. 계속하여, 방법(700)은 702에서 계속되며, 바로 구해진 테스트 파라미터에 대한 조정에 따라 패터닝 공정이 재수행된다.
위에서 설명한 것은 본 발명의 하나 또는 그 이상의 양상이다. 물론 본 발명을 나타내는 목적을 위한 구성 소자 또는 방법론들의 모든 가능한 조합을 설명할 수는 없지만, 당해 기술 분야의 당업자는 본 발명의 다른 조합 및 치환이 가능함을 알 것이다. 따라서, 본 발명은 첨부된 청구항의 사상 및 범위에 있는 모든 변경, 수정 및 변경을 포함한다. 또한, 본 발명의 특정 피쳐는 여러개의 실행 중에서 오직 하나와 관련해서만 개시되었지만, 이러한 피쳐는 다른 실행의 하나 또는 그 이상의 다른 피쳐들과 조합되어 임의의 또는 특정 애플리케이션에서 바람직하고 유리하게 될 것이다. 또한, "포함한다(include)"라는 표현이 상세한 설명 및 청구항에서 이용되는바, 이 표현은 어느 정도 비슷한 "~으로 이루어져 있다(comprise)"라는 표현을 포괄하는 의미로 사용된다.

Claims (10)

  1. 제조 공정을 제어가능하게 수행하는 제어기(102)와;
    측정 정보를 얻고 상기 제어기(102)에 의해 제어되는 공정 툴(104)과; 그리고
    상기 측정 정보를 집합적으로 분석하고, 상기 정보를 적절하게 가중화하며, 상기 제조 공정이 허용가능한지의 여부를 결정하는 모니터 컴포넌트(106,304)를 포함하는 것을 특징으로 하는 공정 제어 시스템(100,300).
  2. 제 1 항에 있어서, 상기 모니터 컴포넌트(106,304)는:
    상기 측정 정보의 함수로서 퀄리티 매트릭스를 생성하고;
    상기 제조 공정이 허용 불가능함을 결정하고, 상기 제어기(102)에 의해 사용되는 테스트 파라미터를 수정하고; 그리고
    상기 제조 공정이 허용 불가능함을 결정하고, 상기 테스트 파라미터를 수정하며, 상기 제어기(102)에게 상기 제조 공정을 재수행하게 하는 것중에서 적어도 하나를 더 수행하는 것을 특징으로 하는 공정 제어 시스템(100,300).
  3. 제 2 항에 있어서,
    상기 퀄리티 매트릭스는 복수의 임계 파라미터들 및 가중화된 계수들을 포함하고, 상기 임계 파라미터들은 상기 측정 정보와 직접적으로 그리고/또는 간접적으로 관련되고, 상기 임계 파라미터들은 임계 치수들, 결함들 및 레이아웃 치수들로 이루어지는 그룹들로부터 하나 또는 그 이상을 포함하는 것을 특징으로 하는 공정 제어 시스템(100,300).
  4. 제 1 항에 있어서,
    상기 제조 공정은 패터닝 공정(302), 식각 공정(314) 및 금속화 공정중 어느 하나인 것을 특징으로 하는 공정 제어 시스템(100,300).
  5. 제 1 항에 있어서,
    반도체 디바이스의 제조 공정에 관한 디바이스 관련 정보를 보유하는 적어도 1개의 데이터베이스(206,208,210)와; 그리고
    임계 파라미터들을 얻고, 상기 임계 파라미터에 적어도 부분적으로 기초하여 퀄리티 매트릭스를 개발하고, 퀄리티 인덱스(310)을 생성하는 퀄리티 매트릭스 발생기(202)를 더 포함하며, 상기 퀄리티 인덱스(310)는 상기 임계 파라미터들과 기대 파라미터들의 관계를 나타내는 것을 특징으로 하는 공정 제어 시스템(100,300).
  6. 제 2 항에 있어서,
    상기 퀄리티 매트릭스는 적어도 1개의 로우를 포함하고, 상기 적어도 1개의 로우의 각 로우들은 공정 목적 및 제품 수율(108,308)중 적어도 하나와 관련되는 것을 특징으로 하는 공정 제어 시스템(100,300).
  7. 제 1 항에 있어서,
    상기 퀄리티 인덱스(310)가 제조 공정의 결과가 허용 불가능함을 나타낼 때 반도체 디바이를 재공정시키는 재공정 컴포넌트(312)를 더 포함하는 것을 특징으로 하는 공정 제어 시스템(100,300).
  8. 반도체 디바이스 상에서 제조 공정을 수행하는 방법에 있어서,
    상기 반도체 디바이스의 측정치에 기초하여 임계 파라미터들을 얻는 단계와;
    퀄리티 매트릭스를 생성하는 단계와, 여기서 상기 퀄리티 매트릭스의 각 포인트들은 임계 파라미터들 및 가중화된 계수들중 하나를 포함하며; 그리고
    상기 퀄리티 매트릭스의 함수로서 퀄리티 인덱스(310)를 생성하는 단계를 포함하며, 상기 퀄리티 인덱스(310)는 제조 공정의 집합적인 허용가능성을 나타내는 것을 특징으로 하는 방법.
  9. 제 8 항에 있어서, 하기의 단계들:
    상기 임계 파라미터들을 얻기 전에 상기 제조 공정을 위한 테스트 파라미터들을 결정하는 단계와;
    상기 퀄리티 매트릭스 및 상기 퀄리티 인덱스(310)에 적어도 부분적으로 기초하여 상기 제조 공정을 위한 테스트 파라미터들을 수정하는 단계와;
    상기 제조 공정이 허용 불가능함을 나타내는 상기 퀄리티 인덱스에 입각하여, 상기 반도체 디바이스 상의 상기 제조 공정의 효과를 뒤집는 단계와; 그리고
    후 공정 검사 동안 상기 측정치를 얻는 단계중에서, 적어도 1개를 수행하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  10. 제조 공정을 돕는 시스템에 있어서,
    반도체 디바이스를 위한 제조 공정의 임계 파라미터를 얻기 위한 수단과;
    퀄리티 매트릭스를 생성하기 위한 수단과, 여기서 상기 퀄리티 매트릭스의 각 포인트들은 상기 임계 파라미터들 및 가중화된 계수중 하나를 포함하며;
    상기 가중화된 계수를 결정하기 위한 수단과; 그리고
    상기 퀄리티 매트릭스의 함수로서 퀄리티 인덱스(310)를 생성하기 위한 수단을 포함하고, 상기 퀄리티 인덱스는 상기 제조 공정의 집합적인 허용 가능성을 나타내는 것을 특징으로 하는 시스템.
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