KR20050057310A - 광열 유도 확산 방법 및 전기 도전성 트레이스를 갖는 장치 - Google Patents

광열 유도 확산 방법 및 전기 도전성 트레이스를 갖는 장치 Download PDF

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Abstract

광열 에너지(photo-thermal energy)를 이용한 확산을 통하여 혼합 재료 합성물(mixed-material composition)을 형성하는 것에 대하여 개시되어 있다. 확산은 전기 도전성 트레이스(electrically conductive traces)를 생성하기 위해 이용될 수 있다. 확산은 패키지 기판, 반도체 기판, 인쇄 회로 기판(PCB)용 기판 중 하나에서 재료층들(177, 179) 사이에서 일어날 수 있다. 광열 에너지는 예컨대, YAG 레이저 디바이스, CO2 레이저 디바이스, 또는 다른 에너지 디바이스 등의 각종 디바이스(150)에 의해, 공급될 수 있다.

Description

광열 유도 확산 방법 및 전기 도전성 트레이스를 갖는 장치{METHOD OF PHOTO-THERMAL INDUCED DIFFUSION AND APPARATUS WITH ELECTRICALLY CONDUCTIVE TRACE}
본 발명의 실시예는 반도체 패키지 및 인쇄 회로 기판(PCB)에 관한 것이고, 특히, 하나의 재료의 일부의 다른 재료로의 확산에 관한 것이다.
집적 회로의 제조시에, 반도체 웨이퍼들이 가공되고 다이들(dice)로 분할(slice)된다. 그 후 각각의 다이는 패키지 기판 및/또는 전자 디바이스에서 이용되는 PCB와 같은 지지 구조물에 실장(mount)될 수 있다. 다이들을 형성하는 것은 일반적으로 다양한 용도의 층들을 퇴적하는 것을 수반한다. 예를 들면, 도전성 회로 피처들(conductive circuit features)을 유지(hold)하고 전기적으로 분리시키기 위해 층간 유전체(ILD : inter-layer dielectric)가 퇴적되고 패터닝될 수 있다.
일단 다이가 형성되면, 그것은 패키징된다. 패키징 공정은 다이를 보호 패키지 기판에 결합하는 것을 포함할 수 있고, 보호 패키지 기판은 PCB에 직접 결합될 수 있다. 패키지 기판은 콤팩트한 다이의 금속 범프들 또는 다른 도전성 피처들의 어레이에 결합되는 본드 패드들을 포함할 수 있다. 이 본드 패드들은 패키지 기판의 내부 회로에 결합된다. 이런 식으로, 보다 큰 패키기 기판은 다이의 콤팩트한 내부 회로와 보다 큰 PCB 간의 전자 경로들을 펼치기(fan out) 위한 전자 인터페이스의 역할을 할 수 있다.
다이 형성과 유사하게, 패키지 기판 및 PCB 공정은 패키기 기판의 상기 회로를 형성하는 것을 포함할 수 있다. 그러한 회로는 다층의 회로 피처들을 포함할 수 있다. 다이 회로 피처들과 유사하게, 패키지 기판 회로 피처들은 층간 유전체 층(ILD) 내에서 분리된 금속 트레이스들 또는 패키지/PCB 기판 상의 금속 트레이스들을 포함할 수 있다. 패키지 기판 내에 회로 층들을 형성하기 위해서는, 후술하는 바와 같이, 금속 퇴적, 포토리소그래피 패터닝 및 현상, 및 에칭의 하나 이상의 공정들을 포함할 수 있는, 시간 소비적인 다단계 공정이 일반적으로 채용된다.
처음에, 패키지 기판용의 하나 이상의 금속층들을 갖는 유전체 코어 재료가 그 위에 보호 코팅되어 제공될 수 있다. 보호 코팅은 금속층의 산화를 방지하기 위한 유기 재료 또는 처리 전에 제1 금속층의 일부 또는 전부를 덮는 제2 금속층일 수 있다. 상기 합성 코어 및 금속층들은 회로의 형성 또는 유전체 및/또는 회로 층들의 부가 전에 비아 형성(via formation)과 같은 초기 처리를 겪을 수 있다. 그런 다음 보호 코팅은 기계적 또는 화학적으로 제거될 수 있고, 그 후 상술한 바와 같이 회로를 지지하기 위해 유전체 재료층들의 피착이 이루어진다.
상기 유전체 재료 내에 금속 트레이스들 또는 다른 회로 피처들이 패터닝되고 상기 유전체 재료에 의해 분리될 수 있다. 이것은 포토리소그래피 패터닝 및 현상에 의해 성취될 수 있다. 먼저, 상기 유전체 재료 위에 레지스트 층이 배치된다. 이 레지스트 층은 포토마스킹 작업을 겪는 감광 재료일 수 있다. 포토마스킹 작업은 (자외선 광과 같은) 광 에너지의 패턴을 레지스트 층에 전달하고, 그 후 레지스트 층은 노출 패턴에 따라서 레지스트의 부분들을 선택적으로 제거하도록 현상된다. 그 후에, 패키지 기판에 에칭 화학 물질(etchant chemical)이 전달되어, 레지스트 재료에 의해 보호되지 않은(즉, 포토마스킹 작업에 의해 레지스트가 제거된) 위치들에서 유전체 재료 내에 트렌치들을 에칭할 수 있다. 그 후에 금속화(metalization)가 행해질 수 있고, 여기에서 상기 트렌치들 내에 금속 라인들 또는 다른 회로 피처들이 형성된다.
유감스럽게도, 상술한 시간 소비적인 공정에 의해 고비용이 초래되고 처리양(throughput)이 제한된다. 더욱이, 심지어 단일 회로층의 단일 금속 회로 피처를 형성하기 위해서도, 위에서 나타낸 것들과 같은, 다수의 재료들이 필요하기 때문에 재료 비용 손실이 초래된다.
본 발명은 발명의 실시예들을 예시하기 위하여 사용되는 이하의 설명 및 첨부 도면들을 참조함으로써 이해될 수 있다. 도면들 중에서,
도 1은 본 발명의 일 실시예에 따른, 제2 재료에 인접한 제1 재료를 포함하는 기판에 광열 에너지를 전달하는 광열 장치(photo-thermal apparatus)의 측단면도이다.
도 2는 본 발명의 일 실시예에 따른, 도 1의 일부분의 확대도이다.
도 3A-3D는 본 발명의 일 실시예에 따른, 갖가지 제조 단계들에서의 패키지 기판의 측횡단면도이다.
도 4는 본 발명의 일 실시예에 따른, 다른 패키지 기판의 측횡단면도이다.
도 5는 본 발명의 일 실시예에 따른, 도 4의 패키지 기판을 이용한 반도체 패키지의 측단면도이다.
도 6은 본 발명의 일 실시예에 따른, 방법의 흐름도이다.
이하의 설명에서, 다수의 특정 상세 내용들이 제시된다. 그러나, 본 발명의 실시예들은 이들 특정 상세 내용들이 없이도 실시될 수 있음은 물론이다. 그밖에, 이 설명의 이해를 어렵게 하지 않기 위하여 잘 알려진 회로들, 구조들 및 기법들에 대해서는 상세히 제시되어 있지 않다.
"일 실시예", "하나의 실시예", "예시적 실시예", "다양한 실시예들" 등을 언급할 때, 그렇게 설명된 발명의 실시예(들)이 특정한 특징, 구조, 또는 특성을 포함할 수 있다는 것을 시사하지만, 모든 실시예가 반드시 그 특정 특징, 구조, 또는 특성을 포함하는 것은 아니다. 또한, "일 실시예에서"라는 구문의 반복된 사용은 반드시 동일 실시예를 언급하는 것은 아니다(그럴 수도 있기는 하지만).
제1 재료의 일부를 제2 재료 내에 확산시키는 방법들이 설명된다. 실시예들의 양태들이 설명되고 첨부 도면들에 의해 예시된다. 이하의 실시예들은 패키지 기판 내에 금속 트레이스들을 형성하는 특정 방법과 관련하여 설명되지만, 실시예들은 하나의 재료를 다른 재료 내에 확산 또는 도핑하는 임의의 방법에 적용될 수 있다. 이것은 패키지 또는 반도체 기판을 처리하기 위한 임의의 광열 유도 확산 방법을 포함할 수 있다.
이제 도 1을 참조하면, 예를 들어 이트륨 알루미늄 가닛(YAG, yttrium aluminium garnate) 레이저 디바이스와 같은 레이저 디바이스(150)의 형태로 광열 장치가 도시되어 있다. 이 레이저 디바이스(150)는 전반사 미러(151)와 부분 반사 미러(152) 및 그들 사이에 레이저 공동(laser cavity)(155)을 포함한다. 레이저 공동(155) 내에 증폭 매체(165)가 배치된다.
레이저 디바이스(150)에 전원(158)이 연결되어, 아래에서 더 설명하는 바와 같이 증폭 매체(165)를 통하여 내부 광(160)을 반복 전달하도록 광원에 전력을 공급한다. 증폭 매체(165)는 란탄 계열 금속 네오디뮴(lanthanide metal neodymium)의 이온들을 제공하는 이트륨 알루미늄 가닛의 봉(rod)을 포함한다. 내부 광(160)은 증폭 매체(165)에 의해 에너지를 공급 받고 증폭 매체(165)를 반복 통과할 때 증폭 매체(165)에 의해 다시 에너지를 공급 받는다. 내부 광(160)이 전반사 미러(151)와 마주칠 때 그것은 증폭 매체(165)를 통하여 부분 반사 미러(152) 쪽으로 반사된다. 내부 광(160)의 대부분은 또한 부분 반사 미러(152)에 의해 증폭 매체(165)를 통하여 반사된다. 그러나, 내부 광(160)의 작은 부분(예컨대, 약 1%와 약 3% 사이)은 부분 반사 미러(152)를 지나서 레이저 광(100)의 형태로 통과한다.
도 1에 도시된 레이저 광(100)은 제2 재료(179)에 인접한 제1 재료(177)를 포함하는 기판(175)으로 향하게 된다. 재료들(177, 179)은 기판(175)의 층들의 형태로 되어 있을 수 있다. 레이저 광(100)이 기판(175)과 마주칠 때 제1 재료(177)의 일부가 레이저 광(100)에 의해 부여된 열 에너지에 의해 제2 재료(179) 내로 확산된다.
일 실시예에서 기판(175)은 반도체 다이를 수용하는 패키지 기판이다. 그러한 실시예들의 예들은 도 3A-5와 관련하여 더 설명된다. 그러나, 또한, 제2 재료(179)에 인접한 제1 재료(177)를 포함하는 임의의 기판이 제1 재료(177)의 일부가 제2 재료(179) 내에 확산되도록 레이저 광(100) 또는 다른 형태의 광열 에너지를 받을 수 있다. 이것은 반도체 기판 및 PCB용 기판들을 포함할 수 있다.
도 2를 참조하면, 도 1로부터 취한 단면(2-2)의 확대도가 도시되어 있다. 레이저 광(100)이 기판(175)의 제1 재료(177)를 관통하는 것을 볼 수 있다. 도시된 실시예에서, 레이저 광(100)은 실제로 제1 재료(177)를 지난 지점까지 기판(175)을 관통한다. 그러나, 이것은 후술하는 바와 같이 제2 재료(179) 내로의 확산을 성취하기 위해 필요한 것이 아니다. 이것은 레이저 광(100)으로부터의 열이 레이저 광(100)의 종단점을 지나서 관통할 것이기 때문이다. 예시 설명을 단순화하기 위하여 도 2에서는 종단점이 예리한 절단(sharp cut-off)으로서 도시되어 있지만, 레이저 광(100)의 종단점은 실제로 레이저 광(100)이 재료 내에 흡수될 때 강도가 점차적으로 감소하는 것일 수 있다.
레이저 광(100)이 기판(175)을 가열할 때 제1 재료(177)의 일부가 제2 재료(179) 내로 확산되어 기판(175)의 결합 재료 부분(225)을 형성한다. 전달된 열 에너지에 따라서, 제1 재료(177)의 적어도 일부가 가스 상태 또는 플라스마 상태로 제거되어, 그 결과로 생기는 고 에너지 입자들이 확산을 일으킬 수 있다. 재료들(177, 179)이 서로 다른 금속인 일 실시예에서, 결합 재료 부분(225)은 서로 다른 재료들(177, 179)로 구성된 합금일 수 있다. 도 2에 도시된 바와 같이, 제1 재료(177)의 제1 입자들(176)의 일부를 제2 재료(179)의 제2 입자들(178)과 함께 결합 재료 부분(225)에서 볼 수 있다. 또한 도 2에 도시된 바와 같이, 결합 재료 부분(225)은 제2 재료(179) 위쪽으로 확장할 수 있다.
도 1 및 2를 참조하면, 레이저 광(100)과 같은 광열 에너지 소스에 의해 제1 재료(177)의 일부가 제2 재료(179) 내로 확산하여 결합 재료 부분(225)이 형성되는 것이 도시되어 있다. 그러한 결합 재료 부분(225)을 형성하는 데 있어서 폭넓은 범위의 파라미터들이 선택 가능하다. 예를 들면, 광열 에너지 소스의 사이즈, 타입, 강도, 및 지속 시간(duration)은 물론, 재료들(177, 179) 및 기판(175)의 형태 및 타입에 관해서도 다양한 선택이 가능하다. 도 3A-3D를 참조하여 패키지 기판(375)용의 금속 트레이스들(325)의 형태로 결합 재료 부분들을 형성하는 특정 실시예들이 설명된다. 그러나, 위에서 언급한 바와 같이, 다른 응용들이 설명된 확산 기법들의 실시예들을 채용할 수 있다. 또한, 설명된 선택적 확산은 특정한 전기적, 기계적 또는 화학적 특성들을 갖는 결합 재료 부분(225)을 구성하기 위해 사용될 수 있다. 그러한 일례에 대하여 도 3A-5를 참조하여 아래에서 설명한다.
이제 도 3A-3D를 참조하면, 금속 트레이스들(325)이 형성되는 패키지 기판(375)의 실시예가 도시되어 있다. 패키지 기판(375)은 도 5에 도시된 반도체 패키지(500)와 같은 반도체 패키지용일 수 있다. 패키지 기판(375)은 세라믹, 섬유 보강 에폭시(fiber-reinforced epoxy), 구리 클래드(copper clad) 등과 같은 갖가지 재료로 구성된 코어(376)를 포함할 수 있다.
후술하는 바와 같이, 그리고 도 6을 참조하면, 블록(610)에 도시된 바와 같이 처음에 코어(376) 상에 금속층들(379)이 형성될 수 있다. 도 6은 광열 유도 확산에 의해 형성된 금속 트레이스들을 채용하여 패키지 기판들 및 반도체 패키지들을 형성하는 실시예들을 요약하는 흐름도이다. 도 6은 본 상세한 설명의 나머지 전반에 걸쳐서 이들 실시예들을 설명함에 있어서의 보조 수단으로서 참조된다.
위에서 언급한 금속층들(379)은 전기 도금 또는 플라스마 증강 화학 증착법(PECVD: plasma enhanced chemical vapor deposition)과 같은 공지되거나 또는 아직 개발중인 금속화(metalization) 기법들에 의해 코어(376) 상에 형성될 수 있다.
퇴적된 금속층(379)은 원하는 타입의 금속 트레이스들(325)을 형성하기 위하여 선택된 금속으로 이루어질 수 있다. 예를 들면, 금속 트레이스들(325)이 구리 기반인 실시예에서, 금속층(379)은 구리로 이루어질 수 있다. 일 실시예에서, 금속층(379)은 두께가 약 5 미크론에서 약 20 미크론 사이이지만, 다른 두께가 이용될 수도 있다.
계속해서 도 3A를 참조하면, 금속층(379) 위에 확산층(377)이 도시되어 있다. 확산층(377)은 금속층(379) 내로의 확산을 위해 선택된 재료를 포함한다. 예를 들면, 확산층(377)은 구리 주석 금속 트레이스들(325)을 형성하기 위해 금속층(379) 내로 확산하기 위한 주석을 포함할 수 있다.
확산층(377)은 또한 금속층(379)을 보호하기 위해 선택된 재료를 포함할 수 있다. 예를 들면, 일 실시예에서, 확산층(377)은 하부 금속층(379)의 산화를 방지하기 위한 컨버전 코팅(conversion coating)으로서 기능할 수 있다. 일 실시예에서 컨버전 코팅 재료는 표면 코팅을 형성하기 위해 통상적으로 사용되는 종래의 유기 재료일 수 있지만, 다른 재료들이 사용될 수도 있다. 예를 들면, 확산층(377)은, 아마도 질소 또는 브롬족들로부터의 원소들이 첨가된, 폴리머 에폭시일 수 있다. 게다가, 주석이 탄소와 결합할 수 있으므로, 확산층은 주석측 족들을 갖는 폴리머와 같은 유기 금속일 수 있다. 대안적으로, 다른 실시예에서, 주석은 확산층(377)의 유기 재료 내에서 독립적으로 분산될 수 있다. 일반적으로 그러한 유기 재료들은 지시된 바와 같이 산화를 방지하기 위한 적절한 밀폐제(sealant)를 형성한다.
도 6의 블록(620)에서 지시된 바와 같이, 확산층(377)은 다양한 방법에 의해 금속층(379)에 도포될 수 있다. 예컨대, 주입기 전달(syringe delivery)에 의한 액체 형태로 그리고 후속 건조에 의해 행해질 수 있다. 또한, 확산층(377)의 두께는 약 0.01 미크론에서 약 0.50 미크론 사이일 수 있다. 아래에서 더 설명하겠지만, 확산층(377)의 두께는 금속 트레이스들(325)을 형성할 때 금속층(379) 내에 확산될 재료의 양에 기초하여 결정될 수 있다.
계속해서 도 3A를 참조하면, 도 6의 블록(630)에서 참조되는 바와 같이, 패키지 기판(375) 내에 비아(via)들(350)이 형성된 것이 도시되어 있다. 비아들(350)은 패키지 기판(375)의 양쪽에 있는 금속 트레이스들이 서로 접속될 수 있도록 코어(376)를 가로지르는 상호 접속 전기 경로의 형성을 가능케 한다. 비아들(350)은 레이저 드릴링(laser drilling), 기계 천공(machine punching) 등과 같은 임의의 실행 가능한 방법에 의해 형성될 수 있다. 비아들(350)의 특정 배치 및 구성은 패키지 기판(375)에 의해 채용될 회로 설계에 따른 설계 선택의 문제이다.
도 3B를 참조하면, 도 3A의 패키지 기판이 금속 트레이스들(325)의 패턴과 함께 도시된다. 본 명세서에서 더 상세히 설명되는 바와 같이, 금속 트레이스들(325)은 도 2의 결합 재료 부분들(225)이 형성되는 방식으로 형성될 수 있다. 즉, 도 6의 블럭 640에 도시된 바와 같이, 광열 에너지가 금속 트레이스들(325)의 위치들에 있는 적어도 확산층(377)에 인가되어 확산층(377)으로부터 재료를 금속층(379)으로 확산하여, 거기에 금속 트레이스들(325)을 형성한다. 금속 트레이스들(325)은 하기에서 설명되는 바와 같이 특수한 합금으로 되어 있다. 합금은 특수한 화학적, 전기적, 및 기계적 성질들을 갖도록 구성될 수 있다.
일 실시예에서, 레이저 디바이스는 도 1 및 도 2를 참조하여 설명했던 것과 유사하게 채택된다. 레이저 디바이스는 금속 트레이스들(325)이 형성되어 있는 위치들의 확산층(377)에 레이저를 조사하도록 한다. 일 실시예에서, 레이저 빔의 폭은 약 2밀(mils)과 8밀 사이이다. 그러나, 사용되는 레이저 빔의 특정 사이즈는 설계상 선택의 문제이다. 사실, 레이저의 대부분의 특수 파라미터들은 다수의 요인들에 따른 설계상의 선택의 문제일 것이다.
상술한 바와 같이, 레이저의 인가 동안 다양한 파라미터들이 고려될 수 있다. 예를 들어, 인가된 레이저 빔의 사이즈는, 예를 들어 형성될 금속 트레이스들(325)의 폭에 의존할 것이다. 또한, 레이저는 금속 트레이스들(325)의 위치들에서 확산층(377)의 부분들을 금속층(379) 내로 완전히 확산시키기에 충분한 시간 동안 인가될 수 있다. 그러나, 이 시간량은 예를 들면 이 위치들에 있는 확산층(377)의 두께 및 선택된 레이저의 강도에 의존하는 설계상의 선택의 문제이다. 또한, 금속 트레이스들(325)이 의도된 사이즈를 초과하지 않도록 하기 위해, 레이저는 각각의 위치에서, 거기에 있는 확산층(377)의 임의의 나머지 부분들에 무관하게, 설정 시간 동안 인가될 수 있다.
일 실시예에서, 상술한 바와 같은 패키지 기판(375)에의 레이저의 인가는 구리 금속층(375)에 주석의 확산을 유발하여 구리 주석 합금의 금속 트레이스들(325)을 형성한다. 즉, 레이저는 확산층(377)과, 금속층(379)의 적어도 일부를 가열한다. 확산층(377)은 금속층(379)의 가열된 부분으로 주석의 확산을 허용하도록 파괴된다. 다른 실시예에서, 확산층(377)은 폴리머이고, 금속층(379)으로의 산소, 질소, 브롬과 같은 원소들 또는 화합물들의 금속층(379)으로의 확산이, 확산층이 파괴되거나 흡열됨에 따라 발생한다. 이와 동시에, 확산층(377)의 특별한 구성에 따라서, 산소, 탄소 이산화물, 질소 및/또는 다른 가스 등의 다른 재료들이 형성될 수 있고, 형성하는 패키지 기판(375)의 금속 트레이스들(325)로부터 소산(dissipated)될 수 있다.
비록 상술한 확산층은 확산 재료를 제공하기 위해 특수하게 피착되었으나, 확산층은 다중적인 목적들을 달성할 수 있다. 예를 들어, 일 실시예에서 확산 재료를 제공하기 위해 솔더마스크층(soldermask layer)이 이용된다.
상술한 바와 같이, 금속 트레이스들(325)은 레이저 디바이스에 의해 제공되는 레이저의 형태로 광열 에너지를 인가함으로써 형성된다. 그러나, 광열 에너지의 다른 형태들이 금속 트레이스들(325)을 형성하기 위해 확산층(377)의 일부를 금속층(379) 내로 직사하기 위해 이용될 수 있다. 예를 들어, 확산층(377)의 일부를 금속층 내로 확산시키기 위해 CO2 혹은 적외선 레이저 디바이스가 채택될 수 있다.
형성된 금속 트레이스들(325)의 특수한 패턴은 역시 설계상의 선택의 문제이다. 상술한 비아들(350)의 배치 및 구성과 같이, 금속 트레이스들(325)의 패턴은 패키지 기판(375)에 의해 디스플레이될 전체 회로 디자인에 따른다. 상술한 바와 같이, 금속 트레이스들(325)은 레이저 디바이스에 의해 직사되는 확산에 의해 형성될 수 있다. 그러므로, 레이저 디바이스는 패키지 기판(375)의 회로 디자인에 따라 금속 트레이스들(325)을 패터닝하기 위해 레이저를 직사하도록 프로그램될 수 있다.
계속해서 도 3B 및 3C를 참조하면, 도 6에 따라, 일단 금속 트레이스들(325)이 형성된 후, 확산층(377)의 나머지가 블럭 650에 나타낸 바와 같이 제거될 수 있다. 확산층(377)의 제거는 확산층(377)의 재료를 제거하기 위해 특별하게 구성된 에칭 또는 제거 수단을 이용함으로써 달성될 수 있다. 예를 들어, 상술한 실시예에 있어서, 확산층(377)은 주석이 함유되어 있는 원소들을 갖는 에폭시 폴리머로 구성될 수 있고, 에폭시 폴리머는 화학적 기계적 연마(CMP)를 이용하여 제거될 수 있다. 일 실시예에서, 나트륨 수산화물(sodium hydroxide) 및/또는 알카라인 박리제(alkaline stripper)가 폴리머를 제거하기 위해 이용될 수 있다. 또한, 그러한 박리제는 확산층(377)의 임의의 잉여의 주석의 제거를 보장하기 위해 산화 불화액과 결합될 수 있다. 일단 확산층(377)이 제거된 후, 임의의 잉여의 용매들을 제거하기 위해 패키지 기판(375)이 린스 또는 산성 중화액으로 세척될 수 있다.
도 3C 및 3D를 참조하면, 도 6에 따라, 금속층(379)의 비확산 부분들이 블럭 660에 나타낸 바와 같이 제거될 수 있다. 금속층(379)이 구리인 실시예에서는, 연화동(cupric chloride)을 포함하는 제거 화학 반응이 이용될 수 있어서, 금속층(379)의 나머지 부분들을 제거하고, 도 3D에 도시된 바와 같이 구리 주석 합금으로 이루어진 금속 트레이스들(325)을 갖는 기판(375)을 남긴다. 일단 금속층(379)이 완전히 제거되면, 임의의 잉여의 염화동을 제거하기 위해, 패키지 기판(375)은 린스 또는 산성 중화액으로 다시 세척될 수 있다.
상기의 실시예들에서, 확산층(377)과 금속층(379)은 금속 트레이스들(325)에 대해 최소의 영향을 미칠 수 있는 제거 화학 반응으로 제거된다. 예를 들어, 염화동은 금속층(379)을 제거하는 동안, 금속 트레이스(325)의 합금의 일부를 용해할 수도 있으나, 금속층(379)의 용해 속도(dissolution rate)의 겨우 약 20-30%로 행해진다. 그러므로, 금속 트레이스들(325)이 두께가 약 10-15 미크론 사이이고 폭이 약 20-30 미크론 사이로 될 실시예에서, 금속 트레이스들(325)은 확산층(377) 및 금속층(379)의 제거 전에 실제로 약 20-30% 더 크게 형성될 수 있다. 예를 들어 이러한 실시예에서, 금속 트레이스들(325)은 처음에는 두께가 약 13-20 미크론 사이, 폭이 약 27-35 미크론 사이로 형성될 수 있다.
계속해서 도 3D를 참조하면, 일단 금속 트레이스들(325)이 도시된 바와 같이 코어(376) 위에 패터닝되면, 다양한 수단에 의해 후속 프로세싱이 제공될 수 있다. 예를 들어, 비아들(350)은 통상적인 폴리머 에폭시 재료로 충전될 수 있고 상호접속부들을 수용하기 위해 재천공(repunch)될 수 있다. 즉, 에폭시로 라이닝된 새로운 비아의 형성 후에, 구리 등과 같은 상호 접속 재료가 다양한 수단에 의해 그 안에 피착/도금될 수 있다. 또한, 층간 유전체(ILD) 재료는 도 6의 블럭 670에 나타낸 바와 같이 금속 트레이스들(325) 사이와 위에 피착/적층될 수 있다. 다른 회로 소자들 및 층들도 도 4에 도시된 바와 같이 다양한 수단에 의해 금속 트레이스들(325) 위에 제공될 수 있다.
도 4를 참조하면, 도 3A-3D를 참조하여 상술한 방법들에 따라 형성된 패키지 기판(475)이 도시되어 있다. 특히, 코어(476)는 ILD 재료(480)에 의해 분리된 금속 트레이스들(425)을 갖는 금속 트레이스층들(479)을 수용하는 것으로 도시된다. 일단 금속 트레이스층들(479)이 완성되면, 이들은 다양한 기술들, 예를 들면 CMP에 의해 평탄화되어, 후속해서 피착되는 회로층들(430)에 대한 전기적 접속을 위해 금속 트레이스들(425)의 표면들이 노출된다. 도 6의 블럭 680에 나타낸 바와 같이 형성된 회로층들(430)은 다양한 회로 소자들을 갖는 다중-층 회로로 이루어질 수 있다. 각각의 회로층(430)의 특별한 구성은 설계상의 선택의 문제이다. 일 실시예에서, 다른 디바이스와의 전기적 접속을 위해 회로층(430)의 표면 상에 전기적 콘택트들이 형성된다.
패키징과 PCB 응용들을 위해, 유전체 재료들(480 및/또는 430)은 적층 사이클을 통해 배치되고 접합될 수 있고, 금속은 다양한 기술들 예를 들면 전기 도금 또는 무전해 도금에 의해 피착될 수 있다.
도 5를 참조하면, 도 4의 패키지 기판(475)이 완성된 반도체 패키지(500)의 일부로서 도시된다. 도시된 실시예에서, 본드 패드들(515)은 회로층(430)에 그리고 다이(520)의 금속 범프들(516)에 전기적으로 결합된 것으로 도시된다. 다이(520)는 접착제가 하부에 충전된 재료(510)에 의해 패키지 기판(475)에 고정될 수 있다. 본드 패드들(515)을 회로층(430) 및 금속 범프들(516)에 결합하기 위해 솔더링(soldering) 기술들이 채택될 수 있다. 마찬가지로, 도 6의 블럭 690에 나타낸 바와 같이 하부 충전 재료(510)를 경화(cure)하고 다이(510)를 패키지 기판(475)에 결합하여 반도체 패키지(500)를 완성하기 위해 리플로우 기술들이 이용될 수 있다.
상술한 바와 같이 금속 트레이스들을 형성하는 것은 쓰루풋을 증가시키고 시간-소모적인 포토리소그래피 공정에 대한 필요를 제거할 수 있다. 또한, 순수한 기판의 희생층들의 형성을 회피할 수 있기 때문에 재료 비용이 감소될 수 있다. 또한, 패키지 기판들에 대해, 확산층은, 패키지 기판들에 자주 제공되는 바와 같은, 산화를 방지하기 위한 컨버전 코팅(conversion coating)일 수 있지만, 하부 재료 내로의 확산을 위한 추가 재료가 결합되어 있을 수 있다.
상술한 실시예들은 광열 유도에 의해 한 재료의 다른 재료로의 확산을 유도하는 방법들을 포함한다. 또한, 실시예들은 금속 트레이스들과 같은 특정한 회로 구조들에 대한 언급을 포함한다. 비록 바람직한 실시예들은 패키지 기판들에 대한 광열 확산의 특정한 방법들을 설명하지만, 추가적인 실시예들도 가능하다. 예를 들어, 설명된 기술들은 PCB용 기판들, 또는 다른 다중층 기판들에 응용될 수 있다. 부가적으로, 재료 내로의 확산은 광열 에너지원에 의해 재료 위의 금속의 일부를 호일 형태로 융해함으로써 달성될 수 있다. 또한, 변형들, 변경들, 및 대체 형태들이 이 실시예들의 사상 및 범위를 벗어나지 않고서 만들어질 수 있다.

Claims (26)

  1. 제2 재료의 층 상에 배치된 제1 재료의 층에 광열 에너지(photo-thermal energy)를 인가하여 상기 재1 재료의 일부를 상기 제2 재료 내에 확산시키는 단계를 포함하는 방법.
  2. 제1항에 있어서,
    상기 광열 에너지는 YAG 레이저, CO2 레이저, 및 적외선 레이저 중 하나에 의해 제공되는 방법.
  3. 제1항에 있어서,
    상기 제2 재료는 금속을 포함하고,
    상기 확산이 전기 도전성 트레이스(electrically conductive trace)를 형성하도록 상기 광열 에너지는 적어도 상기 제1 층 내로 관통하는 방법.
  4. 제3항에 있어서,
    상기 제1 재료는 주석을 포함하고, 상기 제2 재료는 구리를 포함하고, 상기 금속 트레이스는 구리 주석 합금을 포함하는 방법.
  5. 제3항에 있어서,
    상기 광열 에너지는 약 2 밀(mils)에서 약 8 밀 사이의 폭을 갖는 레이저 빔을 포함하는 방법.
  6. 제3항에 있어서,
    상기 제1 층의 비확산 부분을 제거하는 단계와;
    상기 제2 층의 비확산 부분을 제거하는 단계를 더 포함하는 방법.
  7. 제6항에 있어서,
    상기 확산은 상기 제1 및 제2 층들의 비확산 부분들을 제거하기 전에 약 20% 내지 약 30% 더 큰 금속 트레이스를 형성하는 방법.
  8. 제6항에 있어서,
    상기 기판은 최초의 비아(initial via)가 관통하는 코어를 갖는 패키지 기판이고, 상기 코어는 상기 금속 트레이스를 지지하기 위한 것이고, 상기 방법은,
    상기 비아를 폴리머로 채우는 단계와;
    상기 폴리머를 통하여 새로운 비아를 형성하여 상기 새로운 비아가 상기 폴리머로 라이닝되게 하는(leaving the new via lined with the polymer) 단계와;
    상기 새로운 비아 내에 상호 접속 재료(interconnect material)를 퇴적하는 단계를 더 포함하는 방법.
  9. 제8항에 있어서,
    층간 유전체 재료를 퇴적하여 상기 금속 트레이스를 분리시키고 금속 트레이스 층을 형성하는 단계를 더 포함하는 방법.
  10. 제9항에 있어서,
    상기 금속 트레이스의 표면이 노출되도록 상기 금속 트레이스 층을 평탄화하는 단계와;
    다이를 상기 패키기 기판에 전기적으로 결합하여 반도체 패키지를 형성하는 단계를 더 포함하는 방법.
  11. 코어 상에 금속층을 형성하는 단계와;
    상기 금속층 상에 확산층을 배치하는 단계와;
    상기 확산층에 광열 에너지를 인가하여 상기 확산층의 일부를 상기 금속층 내로 확산시키는 단계
    를 포함하는 방법.
  12. 제11항에 있어서,
    상기 확산층은 상기 금속층을 산화로부터 보호하기 위한 컨버전 코팅 재료(conversion coating material)를 포함하는 방법.
  13. 제11항에 있어서,
    상기 확산층의 비확산 부분들을 제거하는 단계를 더 포함하는 방법.
  14. 제13항에 있어서,
    상기 제거하는 단계는 화학 기계적 처리(chemical mechanical processing)로 제거하는 것을 포함하는 방법.
  15. 제11항에 있어서,
    상기 금속층의 비확산 부분들을 제거하는 단계를 더 포함하는 방법.
  16. 제15항에 있어서,
    상기 제거하는 단계는 화학 기계적 처리로 제거하는 것을 포함하는 방법.
  17. 기판 상의 전기 도전성 트레이스를 포함하고,
    상기 전기 도전성 트레이스는 제1 및 제2 재료들을 포함하고,
    상기 전기 도전성 트레이스는,
    상기 제2 재료의 제2 층 상에 배치된 상기 제1 재료의 제1 층의 선택된 영역에 광열 에너지를 인가하고, 상기 인가에 응답하여 상기 제1 재료의 일부를 상기 제2 재료의 일부 내로 확산시킴으로써 형성되는 장치.
  18. 제17항에 있어서,
    상기 기판은 반도체 패키지, 인쇄 회로 기판, 및 다이 중 하나의 일부인 장치.
  19. 제17항에 있어서,
    상기 제2 층은 금속을 포함하는 장치.
  20. 제17항에 있어서,
    상기 전기 도전성 트레이스는 구리 주석 합금을 포함하는 장치.
  21. 제17항에 있어서,
    상기 전기 도전성 트레이스는 두께가 약 10 미크론에서 약 20 미크론 사이이고 폭이 약 27 미크론에서 약 35 미크론 사이인 장치.
  22. 제17항에 있어서,
    층간 유전체 재료가 상기 전기 도전성 트레이스를 전기적으로 분리시키는 장치.
  23. 제17항에 있어서,
    상기 제2 재료는 구리를 포함하는 장치.
  24. 제17항에 있어서,
    상기 제1 재료는 주석을 포함하는 장치.
  25. 제17항에 있어서,
    상기 제1 재료는 유기 재료를 포함하는 장치.
  26. 제17항에 있어서,
    상기 제1 재료는 컨버전 코팅 재료를 포함하는 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101367671B1 (ko) * 2009-11-03 2014-02-27 인텔 코포레이션 마이크로전자 패키지 및 그 제조 방법

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6642158B1 (en) * 2002-09-23 2003-11-04 Intel Corporation Photo-thermal induced diffusion
US20040219342A1 (en) * 2003-01-07 2004-11-04 Boggs David W. Electronic substrate with direct inner layer component interconnection
US20050003103A1 (en) * 2003-04-29 2005-01-06 Krupa Robert J. Method for embedding a marking substance in a device such as an insertion tube
US7569331B2 (en) * 2005-06-01 2009-08-04 Hewlett-Packard Development Company, L.P. Conductive patterning
US20070145595A1 (en) * 2005-12-27 2007-06-28 Hall Stephen H High speed interconnect
US7480435B2 (en) * 2005-12-30 2009-01-20 Intel Corporation Embedded waveguide printed circuit board structure
US20070274656A1 (en) * 2005-12-30 2007-11-29 Brist Gary A Printed circuit board waveguide
US20070154157A1 (en) * 2005-12-30 2007-07-05 Horine Bryce D Quasi-waveguide printed circuit board structure
US7800459B2 (en) * 2006-12-29 2010-09-21 Intel Corporation Ultra-high bandwidth interconnect for data transmission
KR20230084099A (ko) * 2021-12-02 2023-06-12 양쯔 메모리 테크놀로지스 씨오., 엘티디. 레이저 어닐링을 사용한 반도체 디바이스 제조 방법

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5856758B2 (ja) * 1975-12-17 1983-12-16 ミツイアナコンダドウハク カブシキガイシヤ ドウハクヒヨウメンシヨリホウホウ
JPS58207699A (ja) * 1982-05-28 1983-12-03 株式会社日立製作所 配線回路基板の製造方法
US4912545A (en) * 1987-09-16 1990-03-27 Irvine Sensors Corporation Bonding of aligned conductive bumps on adjacent surfaces
US4966887A (en) * 1988-06-24 1990-10-30 The Research Foundation Of State University Of Ny Method for the production of oxide superconducting films by laser assisted molecular beam epitaxy
US4895099A (en) * 1988-11-03 1990-01-23 D.E.M. Controls Of Canada Device for sequential spray application of chemical solutions used in the preparation of circuit board inner layers
US4922322A (en) * 1989-02-09 1990-05-01 National Semiconductor Corporation Bump structure for reflow bonding of IC devices
US4983250A (en) * 1989-06-16 1991-01-08 Microelectronics And Computer Technology Method of laser patterning an electrical interconnect
US4925522A (en) * 1989-08-21 1990-05-15 Gte Products Corporation Printed circuit assembly with contact dot
US5230965A (en) * 1990-01-02 1993-07-27 General Electric Company High density interconnect with electroplated conductors
AU637874B2 (en) * 1990-01-23 1993-06-10 Sumitomo Electric Industries, Ltd. Substrate for packaging a semiconductor device
US5088087A (en) * 1990-07-25 1992-02-11 Tandy Corporation Dual-metal reflective layer recordable/erasable optical media
JP2787142B2 (ja) * 1991-03-01 1998-08-13 上村工業 株式会社 無電解錫、鉛又はそれらの合金めっき方法
US5264108A (en) * 1992-09-08 1993-11-23 The United States Of America As Represented By The United States Department Of Energy Laser patterning of laminated structures for electroplating
US5821627A (en) * 1993-03-11 1998-10-13 Kabushiki Kaisha Toshiba Electronic circuit device
JP3012436B2 (ja) * 1993-04-02 2000-02-21 三菱電機株式会社 化合物系超電導線およびその製法
JP3512225B2 (ja) * 1994-02-28 2004-03-29 株式会社日立製作所 多層配線基板の製造方法
JP3285294B2 (ja) * 1995-08-08 2002-05-27 太陽誘電株式会社 回路モジュールの製造方法
JPH09245540A (ja) * 1996-03-07 1997-09-19 Mitsubishi Electric Corp Ｎｂ―Ｓｎ系化合物超電導線の先駆体及びその製造方法並びにＮｂ―Ｓｎ系化合物超電導線の製造方法
US5888888A (en) * 1997-01-29 1999-03-30 Ultratech Stepper, Inc. Method for forming a silicide region on a silicon body
JP3411825B2 (ja) * 1998-06-30 2003-06-03 株式会社オートネットワーク技術研究所 嵌合型接続端子の製造方法
US6124205A (en) * 1998-09-03 2000-09-26 Micron Technology, Inc. Contact/via force fill process
JP3287328B2 (ja) 1999-03-09 2002-06-04 日本電気株式会社 半導体装置及び半導体装置の製造方法
ATE305626T1 (de) 2001-02-05 2005-10-15 Quantiscript Inc Herstellung von strukturen einer metall/halbleiter-verbindung durch röntgenstrahl/euv-projektionslithographie
KR100550505B1 (ko) * 2001-03-01 2006-02-13 가부시끼가이샤 도시바 반도체 장치 및 반도체 장치의 제조 방법
JP4684439B2 (ja) * 2001-03-06 2011-05-18 富士通株式会社 伝導性粒子、伝導性組成物および、電子機器の製造方法
US6521523B2 (en) * 2001-06-15 2003-02-18 Silicon Integrated Systems Corp. Method for forming selective protection layers on copper interconnects
DE10224693A1 (de) 2002-06-04 2003-12-18 Bosch Gmbh Robert Verbundwerkstoff zur Herstellung einer elektrischen Kontaktfläche sowie Verfahren zur Erzeugung einer gleitfähigen und korrosionsarmen elektrischen Kontaktoberfläche
US6717266B1 (en) * 2002-06-18 2004-04-06 Advanced Micro Devices, Inc. Use of an alloying element to form a stable oxide layer on the surface of metal features
US6642158B1 (en) * 2002-09-23 2003-11-04 Intel Corporation Photo-thermal induced diffusion

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101367671B1 (ko) * 2009-11-03 2014-02-27 인텔 코포레이션 마이크로전자 패키지 및 그 제조 방법

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