KR20050057172A - 레이아웃 면적이 감소되고 전원 과도 현상이 적은 발진기회로 - Google Patents

레이아웃 면적이 감소되고 전원 과도 현상이 적은 발진기회로 Download PDF

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Abstract

발진기 회로(60)는 비교기 회로(68)와 감시 및 제어 회로(80)를 갖는다. 비교기(68)는 주기적 출력 신호를 제공한다. 감시 및 제어 회로(80)는 주기적 입력 전압을 감시하고 응답하여 주기적 출력 전압의 전압 변동을 제어한다. 캐패시터(90)는 감시 및 제어 회로(80)의 출력 단자와 비교기(68)의 입력 단자 사이에 결합되고 발진 주파수를 설정하도록 치수가 정해진다. 감시 및 제어 회로(80)는 감쇠 캐패시터를 사용하지 않고 입력 전압의 변동을 제한하는 기능을 한다. 감쇠 캐패시터를 제거하면 전원 전류 스파이크가 감소되고 구현에 용이한 소형의 발진기 회로를 제공한다.

Description

레이아웃 면적이 감소되고 전원 과도 현상이 적은 발진기 회로{OSCILLATOR CIRCUIT HAVING REDUCED LAYOUT AREA AND LOWER POWER SUPPLY TRANSIENTS}
본 발명은 발진기 회로(oscillator circuit)에 관한 것으로 특히, 레이아웃 면적이 감소되고 전원 과도 현상이 적은 발진기 회로에 관한 것이다.
발진기 회로는 많은 전자 회로 애플리케이션에서 발견된다. 예를들어, 발진기 회로는 DC/DC 컨버터, 용량성 센서, 오디오 수신기, 및 FM(frequency modulating) 제너레이터 등에서 발견될 수 있다. 일반적으로, 발진기 주파수는 캐패시터에 의해 설정된다. 그러나, 어떤 발진기 회로의 동작 동안에 캐패시터가 충방전됨에 따라, 어떤 내부 노드에서의 전압이 전원 레일(power supply rails) 범위 이상으로 승압되어 비정상인 동작을 유발할 수 있다. 전원 레일 범위 밖으로 벗어나는 것을 방지하기 위해서는, 감쇠 캐패시터들을 사용할 수 있다. 그러나, 감쇠 캐패시터의 추가는 충방전되는 총 정전 용량을 증가시켜 전원 전류에 거대한 스파이크(spikes)를 발생시킨다. 더우기, 감쇠 캐패시터는 적어도 주파수 설정을 위해 사용된 캐패시터만큼은 커야하므로, 집적 회로 상에 발진기 회로를 구현하는 데 필요한 표면적의 크기를 상당히 증가시킨다. 어떤 경우에는, 집적 회로 발진기의 사용자는 발진기의 발진 주파수를 설정하여야 할 필요가 있다. 발진 주파수를 사용자가 설정가능하도록 하는 방법은 외부 발진 캐패시터를 사용하는 것이다. 그러나, 감쇠 캐패시터의 크기가 발진 캐패시터의 크기에 의존하기 때문에, 사용자는 발진 주파수 설정을 위해 두개의 외부 캐패시터, 발진 캐패시터 및 감쇠 캐패시터를 추가해야 한다. 따라서, 감쇠 캐패시터에 대한 필요를 배제한 집적 회로 발진기에 대한 필요성이 존재한다.
도 1은 종래 기술에 따른 발진기 회로의 개략도 형태를 도시하는 도면.
도 2는 도 1의 발진기 회로의 입력 전압 및 출력 전압의 파형을 도시하는 도면.
도 3은 본 발명의 일 실시예에 따른 부분적 블록도 형태의 그리고 부분적 개략도 형태의 발진기 회로.
도 4는 본 발명의 다른 실시예에 따른 개략도 형태의 발진기 회로.
도 5는 도 4의 발진기 회로의 입력 전압과 출력 전압의 파형을 도시하는 도면.
일반적으로, 본 발명은 피드백 신호에 의해 제어된 스위칭가능 전류원을 갖는 CMOS(Complementary metal oxide semiconductor) 발진기 회로와, 비교기 회로와, 감시 및 제어 회로와, 피드백 캐패시터를 구비한다. 비교기 회로는 그 입력에서 전압에 의존하는 출력 신호를 제공한다. 감시 및 제어 회로는 그 출력 전압의 전압 변동을 감시하고 제어하기 위해 비교기 회로의 입력 및 출력 단자 둘다에 결합된다. 피드백 캐패시터는 감시 및 제어 회로의 출력 단자와 비교기의 입력 단자 사이에 결합되고 바람직한 발진 주파수를 원하는 것으로 설정하도록 크기가 정해진다. 비교기의 정확도가 관건은 아니기 때문에, 이러한 기능을 위해서 간단한 고 이득 인버터 회로가 사용될 수 있다.
감시 및 제어 회로는 감쇠 캐패시터를 사용하지 않고 그 출력 신호를 전원 레일 내로 제한한다. 발진기 회로로부터 감쇠 캐패시터를 제거함으로써, 발진기 회로가 작아질 수 있으므로 집적 회로의 표면적을 좀 더 작게 할 수 있다. 또한, 발진 캐패시터와 함께 감쇠 캐패시터의 추가 용량이 반복적으로 충방전되는 것은 아니기 때문에 전원 전류 스파이크가 감소된다. 또한, 사용자가 발진 주파수를 설정할 필요가 있다면, 적어도 두개의 외부 캐패시터와, 발진 캐패시터와, 감쇠 캐패서터를 필요로 하는 종래 기술의 발진기 회로와는 달리 단지 하나의 외부 캐패시터만이 디바이스의 단자들에 접속된다.
도 1은 종래 기술에 따른 발진기 회로(10)의 개략적인 도면이다. 피드백 캐패시터(30)가 복수의 직렬접속된 인버터(18, 20, 22 및 24)의 입력과 출력 사이에 접속된다. 복수의 직렬접속된 인버터들은 전원 전압의 대략 반의 기준 전압을 갖는 비교기로서 기능한다. 캐패시터를 충방전하는 전류는 P-채널 트래지스터(12)와, N-채널 트랜지스터(14 및 28)를 사용하여 발생된다. P-채널 트래지스터(12)및 N-채널 트랜지스터(14)는 전류원으로서 동작하도록 바이어스된다. N-채널 트랜지스터(28)는 인버터(26)에 의해 제공된 제어 신호에 응답하여 스위치로서 기능한다. 복수의 직렬접속된 인버터들에 입력되는 노드(15)에서의 전압이 인버터들의 임계치 위 아래로 변동함에 따라, 인버터(24)의 출력 전압 Vout은 하이 또는 로우로 전환한다. 인버터(24)의 출력 단자와 인버터(18)의 입력 단자 사이에 결합된 피드백 캐패시터(30)는 전압 Vin을 전원 전압 이상으로 승압시키는 효과를 갖는다. 발진기 회로(10)를 분석하면 발진기 회로(10)의 발진 주파수는 캐패시터(30)의 용량값, 출력 전압 Vout에서의 전압 변동의 진폭, 및 전류원(12 및 14)에 의해 제공된 전류량의 함수임을 도시한다. 인버터(18)의 입력 단자에 결합된 감쇠 캐패시터(16)는 캐패시터(16)와 캐패시터(30) 간에 전하를 공유하기 때문에 Vin을 전원 레일 내의 값으로 유지하기 위해 사용된다. Vin을 전원 레일 내의 값으로 유지하기 위해, 캐패시터(16)는 적어도 캐패시터(30) 만큼 커야만 한다. 캐패시터에 의해 제공된 Vin 에서의 전압 변동의 감쇠는 전류원에 의해 충전된 유효 용량을 증가시킴으로써 정확하게 평균을 이룰 수 있기 때문에 감쇠 캐패시터(16)는 발진 주파수에 아무런 영향을 못미친다. 그러나, 감쇠 캐패시터(16)를 사용하지 않고 Vin 의 전압 변동을 전원 레일 내로 유지하는 것은 바람직하다.
도 2는 도 1의 발진기 회로(10)의 입력 전압과 출력 전압의 파형을 도시한다. 도 1 및 도 2 둘다를 참조하면, t0 직후의 시간에 Vin이 고전압으로 된다. Vout 또한 고전압으로 된다. 피드백 전압 FB은 하이 상태로 되어, 스위치(28)를 폐쇄하여 전류원(14)에 의한 캐패시터(16 및 30)의 방전을 개시한다. 캐패시터(16 및 30)의 방전율은 시간 t0와 t1 사이의 Vin 의 기울기로 도 2에 도시되어 있고, 캐패시터(16 및 30)의 크기에 의존한다. 노드(15)에서의 전압이 인버터(18)의 임계 전압으로 감소함에 따라, 인버터(18)의 출력은 고전압으로 되고 Vout은 저전압으로 된다. 이것이 제1 하프-사이클의 끝이다. 이 전압은 캐패시터(30)를 통해 입력 노드(15)에 접속된다. 인버터(26)의 출력은 저전압으로 전환되고, 스위치(28)를 개방 상태로 하거나 실질적으로 비도전 상태로 된다. 스위치(28)가 개방되면, 캐패시터(16 및 30)는 시간 t1 및 t2 사이에 도시된 바와 같이 전원 전압 VDD로 충전하여 간다. 전압이 다시 인버터의 임계치에 도달하면, 신호들이 전환하고, 제2 하프-사이클을 종료한다.
발진기(10)에 캐패시터(16)를 추가하는 것이 발진 주파수에 영향을 미치는 것은 아니고, VIN에서의 전압 변동을 감쇠시키기 위해서만 사용된다.
캐패시터(16)가 병합되지 않았다면, 각 하프 사이클에서 VIN에서의 전압 변동은 VOUT에서의 전압 변동과 같은 것이고 따라서, 전원 레일 범위를 벗어나서 회로의 바람직하지 않는 동작을 야기시킨다.
각 하프 사이클의 기간은 캐패시터(30)에서의 전압을 VOUT에서의 전압 변동량 만큼 변화시키는 데 필요한 시간 (즉, t=C30*VOUT_변동/전류, 여기서 C30은 캐패시터(30)의 정전 용량)과 동일하다. 캐패시터(16)는 전압 변동은 VOUT*C30/(C16+C30)으로 감쇠시키지만, 유효 용량은 (C16+C30)으로 충전되도록 증가시키기도 한다. 따라서, 시간 t는 이전과 마찬가지로, t=(C16+C30)*Vout*C30/(C16+C30)/전류=C30*VOUT_변동/전류이다. 그러나, 적분 감쇠 캐패시터(16)는 집적 회로 상에 큰 표면적을 필요로 한다. 또한, 정전 용량의 충방전은 전원 전류를 교란시키게 한다. 더우기, 발진기 회로(10)의 어떤 애플리케이션은 발진기 캐패시터(30)를 회로 외부에 접속하여 사용자가 발진 주파수를 선택할 수 있도록 한다. 이러한 경우에, 사용자는 두개의 캐패시터, 발진기 캐패시터 및 감쇠 캐패시터를 추가해야 한다.
도 3은 본 발명의 일실시예에 따른, 부부적 블록도 형태의 및 부분적 개략도 형태의 발진기 회로(40)를 도시한다. 일 실시예에서, 발진기 회로(40)는CMOS(Complementary metal oxide semiconductor) 회로 소자들을 사용하는 집적 회로 상에 구현될 수 있다. 발진기 회로(40)는 전류원(42 및 46), 스위치(44), 비교기(48), 감시 및 제어 회로(50), 캐패시터(52) 및 버퍼 회로(54)를 포함한다.
도 3에 도시된 바와 같이, 전류원(42 및 46)과 스위치(44)는 전원 전압 단자 VDD와 전원 전압 단자 VSS 사이에 함께 직렬접속되어 있다. 전원 전압 단자 VDD는 예를들어, 5V의 전원 전압을 수신하고 전원 전압 단자 VSS는 접지 전위이다. 일 실시예에서, 전류원(42)은 P-채널 트랜지스터이고, 전류원(46)은 전류원으로서 기능하도록 바이어스된 N-채널 트랜지스터이다. 비교기(48)의 제1 입력은 노드(45)에서 전류원(42)과 스위치(44) 사이에 결합되어 입력 전압 VIN을 수신한다. 제2 입력 단자는 임계 전압 THRESHOLD을 수신하고 출력 단자는 출력 전압 VOUT을 제공한다. 도시된 실시예에서, 임계 전압 TRESHOLD는 전원 전압의 대략 반이지만, 다른 실시예들에서, 이 임계 전압은 전원 전압의 반이 아닐 수 있다. 임계 전압이 발진 주파수에 직접적으로 영향을 미치지도 않고 그 값이 중요한 것은 아니므로 비교기(48)는 간단한 CMOS 인버터로부터 구성될 수 있는데 여기서, 유효 임계 전압은 인버터 구조에 내재되어 있는 것이고 대략 전원 전압들 간의 중간값 정도이다. 감시 및 제어 회로(50)는 VIN 및 VOUT 둘다를 감시하기 위해 결합된 입력 단자들을 갖고, 진폭 제어된 출력 전압을 제공한다. 예를들어, 일 실시예에서, 감시 및 제어 회로(50)는 비교기(48)의 출력과 캐패시터(52) 간에 직렬 접속되고 그 게이트가 노드(45)에 접속된 N-채널 트랜지스터와 P-채널 트랜지스터 (도시안됨)를 포함할 수 있다. 캐패시터(52)는 감시 및 제어 회로(50)의 출력과 노드(45) 간에 접속된다. 버퍼 회로(54)는 스위치(44)를 제어하기 위해 비교기(48)의 출력에 접속된다. 비교기(48) 구현을 위해 사용된 회로 종류가 중요한 것은 아니고 소정의 임계치를 초과하는 입력 전압에 대해 양(+)의 출력을 제공하고, 소정의 임계치 미만의 입력 전압에 대해서는 음(-)의 또는 낮은 출력을 제공하는 어떠한 회로도 사용될 수 있다.
동작에서, 발진기 회로(40)는, VIN을 전원 레일 범위 이하로 유지하기 위해 감쇠 캐패시터를 사용하는 대신, 감시 및 제어 회로(50)를 사용하는 것을 제외하면 발진기 회로(10)와 동일한 방법으로 기능한다. 도 3을 참조하면, 스위치(44)를 개폐함으로써 주기적 입력 전압 VIN이 노드(45)에서 생성된다. 스위치(44)가 개방되면, 전류원(42)으로부터의 전류가 캐피시터(52)를 VDD로 충전한다. 노드(45)에서의 전압이 소정 전압 레벨에 도달하면, 감시 및 제어 회로(50)는 감시 및 제어 회로(50) 전압 VOUT을 제어함으로써 VIN이 더 이상 증가하는 것을 방지한다. 즉, 감시 및 제어 회로(50)는 VIN이 전원 전압에 가까와지는 것을 방지하기 위해 VOUT을 제어한다. VCOMP이 전환됨에 따라 논리 하이의 피드백 전압 FB이 스위치(44)를 닫는다. 스위치(44)가 닫히면, 전류원(46)으로부터의 전류는 캐패시터(52)를 VSS로 방전시키기 시작한다. 입력 전압 VIN이 임계 전압 THRESHOLD 이하로 감소됨에 따라, 비교기 출력 전압 VCOMP이 전환하고 출력 전압 VOUT이 감소한다. VOUT이 소정 전압 레벨 이하로 감소되면, 감시 및 제어 회로(50)는 전류원이 캐패시터(52)를 부분적으로 충전시킬 때까지 VOUT 전압 저하를 제한함으로써 VIN이 더 이상 감소하는 것을 방지한다. VOUT이 감소됨에 따라, 피드백 전압 FB는 스위치(44)를 다시 개방 상태로 한다. 전류원(42)은 다시 캐패시터(52)를 충전한다.
감시 및 제어 회로(50)는 도 1의 종래 기술과 관련하여 위에서 설명한 바와같이 감쇠 캐패시터를 사용하지 않고, 캐패시터(52)에서의 충전량을 제한함으로써 VIN의 전압 변동을 제어한다. 발진 캐패시터(52) 만이 사용되기 때문에, 발진기 회로(40)는 보다 적은 표면적을 사용하여 집적될 수 있다. 또한, 외부 발진기 캐패시터를 사용하는 실시예에서, 1개의 캐패시터만이 회로에 추가될 수 있다. 도 3에 도시된 전류원(42 및 46)과 스위치(44)의 구성만이 노드(45)에서 전류를 제공하는 단 한가지 방법이다. 당업자라면 노드(65)에서 전류를 제공하기 위한 다른 회로들이 있음을 알 것이다. 예를들어, 다른 실시에에서, 전류원(42)과 노드(45) 간에 추가 스위치를 부가함으로써 추가적인 제어를 제공할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 개략도 형태의 발진기 회로(60)를 도시한다. 발진기 회로(60)는 P-채널 트랜지스터(62), N-채널 트랜지스터(64 및 66), 복수의 직렬접속된 인버터(68), 감시 및 제어 회로(80), 인버터(88), 및 캐패시터(90)를 포함한다. 복수의 직렬접속된 인버터(68)는 인버터(70, 72, 74 및 76)를 포함한다. 감시 및 제어 회로(80)는 P-채널 트랜지스터(82)와 N-채널 트랜지스터(84)를 포함한다. P-채널 트랜지스터(62)는 전원 전압 단자 VDD에 접속된 소스와, 바이어스 전압 PBIAS를 수신하기 위한 게이트와, 드레인을 갖는다. N-채널 트랜지스터(64)는 노드(65)에서의 P-채널 트랜지스터(62)의 드레인과, 게이트와, 소스에 접속된다. N-채널 트랜지스터(66)는 N-채널 트랜지스터(64)의 소스에 접속된 드레인과, 바이어스 전압 NBIAS을 수신하기 위한 게이트와, 전원 전압 단자 VSS에 접속된 소스를 갖는다. P-채널 트랜지스터(62) 및 N-채널 트랜지스터(66) 둘다 피드백 신호 FB의 제어하에 피드백 캐패시터(90)를 교대로 충방전하는 스위칭가능 전류원으로서 기능한다. N-채널 트랜지스터(64)는 스위치로서 기능한다.
복수의 직렬접속된 인버터(68)의 제1 인버터(70)는 노드(65)에 접속된 입력 단자, 및 출력 단자를 갖는다. 인버터(72)는 인버터(70)의 출력 단자에 접속된 입력 단자, 및 출력 단자를 갖는다. 인버터(74)는 인버터(72)의 출력 단자에 접속된 입력 단자, 및 출력 단자를 갖는다. 마지막 인버터(76)는 P-채널 트랜지스터(78) 및 N-채널 트랜지스터(86)를 포함한다. 트랜지스터(78 및 86)의 게이트들은 인버터(74)의 출력 단자에 접속된다. 트랜지스터(78)의 소스가 VDD에 접속되고 트랜지스터(86)의 드레인이 VSS에 접속된다. 도 4에서, 인버터(76)는 VDD 및 VSS에 접속됨을 주지하기 바란다. 그러나, 다른 실시예들에서, 인버터(76)는 조정된 전원 전압에 접속되어 발진 주파수를 좀 더 정밀하게 제어할 수 있다. 감시 및 제어 회로(80)가 트랜지스터(78)와 트랜지스터(86) 사이에 접속된다. P-채널 트랜지스터(82)는 P-채널 트랜지스터(78)의 드레인에 접속된 소스와, 노드(65)에 접속된 게이트와, 출력 전압 VOUT를 제공하기 위한 드레인을 갖는다. N-채널 트랜지스터(84)는 P-채널 트랜지스터(82)의 드레인에 접속된 드레인과, 노드(65)에 접속된 게이트와, N-채널 트랜지스터(86)의 드레인에 접속된 소스를 갖는다. 인버터(88)는 감시 및 제어 회로(80)의 출력 단자에 접속된 입력 단자와, N-채널 트랜지스터(64)의 게이트에 접속된 출력 단자를 갖는다. 캐패시터(90)는 감시 및 제어 회로(80)의 출력 단자에 접속된 제1 전류 전극과, 노드(65)에 접속된 제2 전류 전극을 갖는다. 캐패시터(90)는 발진기(60)에서 양(+)의 피드백을 제공한다.
도 5는 도 4의 발진기 회로(60)의 입력 및 출력 전압의 파형을 도시한다. 이하에서는 도 4 및 도 5 둘다를 참조하여 발진기 회로(60)에 대해 설명하기로 한다. 발진기 회로(60)가 어떻게 동작하는 지를 이해하기 위해서는, 비교기(68) 입력 전압이 로우(도 5에서 시간 t0에서)인 것으로 가정하면, VOUT의 구동 전압이 로우로 될 것이고 피드백 신호 FB가 전류원(62 및 66)을 전환함으로써 전류가 비교기(68) 입력 노드(65)에서 캐패시터(90)로 흘러들어간다. 이 전압은 비교기 임계에 도달할 때까지 상승할 것이다. 전압이 임계치를 지남에 따라, 비교기가 교체되고 출력 전압 VOUT은 로우 레벨에서 하이 레벨로(시간 t0 및 t1 사이에서) 변동한다. 하이 레벨 전압 VOUT이 피드백 캐패시터(90)를 통해 비교기 입력 노드(65)에 접속되면, 여기에서의 전압은 출력 전압 변동량만큼 (전형적으로는 VDD) 상승하게 된다. 이것이 발생한 직후, 음(-)의 피드백 신호 FB 또한 전류원의 방향을 트랜지스터(66)로 교체하고, 대략 시간 t1에서 캐패시터(90)의 방전을 야기시킨다.
결국, 시간 t2에서 노드는 동일한 비교기 임계치로 방전할 것이고, 출력 드라이버가 로우 상태로 전환될 것이며, 이러한 변화는 캐패시터(90)를 경유하여 입력 노드(65)로 피드백될 것이다. 음의 피드백 신호 FB는 캐패시터를 충전하기 위해 다시 전류원(62)을 전환하고 대략 시간 t2에서 사이클이 재개될 것이다. 동일한 방법으로 시간 t2와 t3 사이에에서의 다음 하프 사이클이 생긴다.
각 하프 사이클의 기간은 전류원이, 출력 전압 VOUT에서의 변화와 동일한 전압 만큼 캐패시터(90)를 충전(또는 방전)하는데 소요되는 시간이다. 대안적으로는, 캐패시터(90)를 경유하여 결합된 전하와 동일해지도록 입력 노드로부터의 전하를 주입(또는 제거)하는 데 필요한 시간으로서 보여질 수 있다.
이 전하 Q=C*V이다. 각 하프 사이클에 대한 시간 t=Q/I=C*V/I이고 여기서, C는 캐패시터(90)의 용량이다.
비교기(68) 임계 전압의 값이 발진기(60)의 주파수에 영향을 미치지는 않음을 주지하기 바란다. 그것은 입력 노드에서의 전압 변동을 조정하는 데만 중요한데, 이것은 전류원(62 및 66)이 구동할 수 있는 전압에 제한을 가질 수 있고, 또한 전원 레일 범위를 벗어나는 다이오드 강하 이하로 전압을 클램프시키는 기생 다이오드를 가질 수 있기 때문에 중요하다. 전형적인 애플리케이션에서, 비교기 임계치는 대략 VDD/2이고 따라서 입력 노드(65)에서의 전압은 VDD/2 전후에서 1.5* VDD 및 -0.5* VDD로 VDD만큼 변동할 것이다. 주파수 안정성을 유지하기 위해서, 전류원 회로들은 이 전압 변동을 클램프해서는 않된다.
도 1의 종래 기술의 발진기 회로에서, 추가의 감쇠 캐패시터(16)가 입력 노드(15)에 접속된다. 캐패시터(16)는 입력 노드(15)에서 전압 변동을 전형적으로는 팩터 2 만큼 감쇠시킨다. 따라서, 노드(15)에서의 전압 변동은 0V와 VDD 사이로 제한되고 전류원(12 및 14)과 연관된 기생 다이오들에 의해 클램프되지는 않는다. 각 하프 사이클의 시작 및 종료점에서 (즉, 입력 전압이 비교기 임계 전압과 동일할 때), 감쇠 캐패시터(16)의 전하가 같고, 전류원은 이 감쇠 캐패시터를 사용하지 않는 경우와 마찬가지로 동일한 전하를 주입하는 데 동일한 시간을 필요로 하기 때문에, 캐패시터(16)는 주파수에 영향을 미치지 않는다.
본 발명은 도 3 및 도 4의 실시예들에서 도시된 바와 같이, 발진기 전압을 다른 방식으로 제한한다. 비교기의 입력에서 신호를 감쇠시키는 대신, 도 3의 감시 및 제어 회로(50)와 도 4의 감시 및 제어 회로(80)는 비교기의 출력에서의 전압 변동을 제어함으로써 VOUT은 입력 전압이 전원 레일을 초과하기에 충분할 만큼 변동하지는 않는다. 비교기 입력 노드에서의 전압이 임계치를 넘으면, 출력단이 그 최종 레벨로 완전히 변동하기 때문에, 주파수 안정성이 보장된다. 대부분, 그 사이에 발생한 것들은 관련이 있다.
예를들어, 전압 VOUT이 0V에서 VDD로 변동하는 대신, 처음에 0V에서 VDD/2로 변동한다고 가정한다. 입력 전압은 VDD/2에서 VDD로 변동할 것이며 여전히 레일 범위 내에 있다. 피드백 캐패시터는 방전하기 시작하고, 전압이 VDD/2에 가깝게 감소되면, VOUT은 VDD로 완전히 전이되며, 캐패시터는 계속하여 방전하여 결국에는 입력 노드가 비교기 임계치에 도달할 것이다. 이 때, VOUT이 초기에 완전히 변동한 것과 같이 조건이 같으므로, 소요되는 시간도 동일하고 주파수도 제어되는 상태이다.
일반적으로, 본 발명에 따르면 감시 및 제어 회로는 입력 전압을 감시하여 (접지 전위에 너무 가깝지 않은지 또는 VDD에 너무 가깝지 않은지 보기 위해), VOUT의 변동을 입력 노드 전압이 한 레일에서 다른 레일로 이동할 때까지 소정 전압 이하 또는 이 소정 전압과 같도록 제한하거나 또는 제어한다.
도 4의 감시 및 제어 회로(80)의 트랜지스터(82) 및 트랜지스터(84)는 입력 노드(65)에서 전압을 감시하고 트랜지스터(78) 및 트랜지스터(86)의 드레인으로부터의 VOUT의 애플리케이션을 입력 노드(65)에서의 전압이 레일에 대한 MOS(metal-oxide semiconductor) 임계 전압보다 더 가깝지 않도록 캐패시터(9)로 제한한다. 도시된 실시예에서, 복수의 직렬접속된 인버터(68)들은 4개의 인버터를 포함함을 주지하기 바란다. 그러나, 다른 실시예들에서, 직렬접속된 인버터들이 4개가 아닐 수도 있다. 또한, 도시된 실시예에서, 로직 상태를 전환시키는 인버터들에서의 전압은 대략 전원 전압의 반이다. 다른 실시예들에서, 로직 상태를 전환시키는 인버터들에서의 전압은 달라질 수 있다. 더우기, 다른 실시예들에서, 트랜지스터(82 및 84)의 배치는 트랜지스터(78 및 86)의 배치와 각각 교체될 수 있다.
감시 및 제어 회로(80)는 비교기의 주기적 출력 신호를, 도 1의 감쇠 캐패시터(16)와 같은 감쇠 캐패시터를 사용하지 않고 전원 레일 내로 유지한다. 감쇠 캐패시터는 그 존재가 발진 주파수에 아무런 영향을 미치지 않기 때문에 제거될 수 있다. 발진기 회로에서 감쇠 캐패시터를 제거함으로써, 발진기 회로가 작아지고 집적 회로 상의 표면적을 절감한다. 또한, 감쇠 캐패시터가 발진 캐패시터와 함께 반복적으로 충방전되는 것은 아니기 때문에 전원 전류 스파이크가 감소된다. 더우기, 사용자가 외부 접속된 캐패시터를 사용하여 발진 주파수를 설정할 수 있어야 한다면, 단지 1개의 캐패시터만이 접속될 필요가 있으므로 도 1의 종래 기술의 발진기 회로의 외부 접속된 컴포너트의 수를 감소시키게 된다.
전술한 설명에서, 본 발명은 특정한 실시예들을 참조하여 설명되었다. 그러나, 당업자라면 본 발명이 발명의 본질적인 특성의 사상을 벗어나지 않고 다양한 형태로 구현될 수 있으므로, 전술한 실시예들은 달리 특정되지 않는 한 본 발명을 제한하지 않는다는 것을 이해해야 하며, 첨부된 청구범위에 정의된 바와 같은 본 발명의 사상 및 범위 내에서 넓게 해석되어야 한다. 다양한 변형 및 균등 구성들은 본 발명의 사상 및 범위 및 첨부된 청구범위 내에 포함되는 것으로 의도된다.
특정 실시예들과 관련하여 이득, 다른 장점, 및 문제에 대한 해결이 설명되었다. 그러나, 이득, 다른 장점, 및 문제에 대한 해결, 및 이득, 다른 장점, 및 해결을 줄 수 있는 어떤 엘리먼트들이 결정적인 것으로서, 또는 모든 청구범위 또는 어떤 청구범위의 필수적인 특성이나 엘리먼트로서 추론되어서는 안된다. 본원에 개시된 바와 같이, "comprise", "comprising", 그 외 다른 표현은 이러한 엘리먼트들만을 포함하는 것이 아니라 설명되어 있지 않거나 또는 고유한 다른 엘리먼트들도 포함할 수 있는 프로세스, 방법, 품목, 또는 장치와 같이 비배타적인 포함 관계를 설명할 의도이다.

Claims (10)

  1. 주기적 입력 전압을 수신하는 입력 단자와, 상기 주기적 입력 전압이 소정의 임계 전압을 넘는 것에 응답하여 주기적 출력 전압을 제공하는 출력 단자를 갖는 비교기 회로,
    상기 비교기의 상기 입력 단자에 결합된 입력 단자, 및 출력 단자를 갖고, 상기 주기적 출력 전압의 전압 변동을 감시하고 제어하여, 제어된 주기적 출력 전압을 상기 출력 단자에서 제공하는 감시 및 제어 회로, 및
    상기 감시 및 제어 회로의 상기 출력 단자와 상기 비교기의 상기 입력 단자 사이에 결합된 캐패시터
    를 포함하는 발진기 회로.
  2. 제1항에 있어서, 상기 발진기 회로는 집적 회로 상에 구현되는 발진기 회로.
  3. 제1항에 있어서, 상기 캐패시터는 상기 집적 회로 외부에 구현되는 발진기 회로.
  4. 제1항에 있어서, 상기 발진기 회로의 발진 주파수는 상기 캐패시터의 용량의 함수인 발진기 회로.
  5. 제1항에 있어서, 상기 비교기는 복수의 직렬접속된 인버터들을 포함하고,
    상기 복수의 직렬접속된 인버터들 중 제1 인버터는 상기 주기적 입력 전압을 수신하기 위한 입력 단자를 갖고, 상기 복수의 직렬접속된 인버터들 중 마지막 인버터는 상기 주기적 출력 전압을 제공하는 출력 단자를 갖는 발진기 회로.
  6. 제5항에 있어서, 상기 복수의 직렬접속된 인버터들은 짝수개의 직렬 접속된 인버터를 포함하는 발진기 회로.
  7. 제5항에 있어서, 상기 복수의 직렬접속된 인버터들은
    상기 제1 인버터의 출력 단자에 결합된 입력 단자와, 출력 단자를 갖는 제2 인버터, 및
    상기 제2 인버터의 출력 단자에 결합된 입력 단자와, 상기 마지막 인버터의 입력 단자에 결합된 출력 단자를 갖는 제3 인버터
    를 더 포함하는 발진기 회로.
  8. 제7항에 있어서,
    제1 전원 전압 단자에 결합된 제1 단자와, 상기 제1 인버터의 상기 입력 단자에 결합되어 상기 주기적 입력 전압을 제공하기 위한 제2 단자를 갖는 제1 전류원,
    상기 제1 전류원의 상기 제2 단자에 결합된 제1 단자와, 제어 신호를 수신하는 제어 단자와, 제2 단자를 갖는 스위치, 및
    상기 스위치의 상기 제2 단자에 결합된 제1 단자와, 제2 전원 전압 단자에 결합된 제2 단자를 갖는 제2 전류원
    을 더 포함하는 발진기 회로.
  9. 제8항에 있어서, 상기 제3 인버터의 출력 단자에 결합된 입력 단자와, 상기 제어 신호를 상기 스위치에 제공하도록 결합된 출력 단자를 갖는 제4 인버터를 더 포함하는 발진기 회로.
  10. 제1 전원 전압 단자에 결합된 제1 단자와, 입력 전압을 제공하기 위한 제2 단자를 갖는 제1 전류원,
    상기 제1 전류원의 상기 제2 단자에 결합된 제1 단자와, 제어 단자와, 제2 단자를 갖는 스위치,
    상기 스위치의 상기 제2 단자에 결합된 제1 단자와, 제2 전원 전압 단자에 결합된 제2 단자를 갖는 제2 전류원,
    상기 제1 전류원의 상기 제2 단자에 결합되어 상기 입력 전압을 수신하기 위한 입력 단자를 갖는 비교기 회로- 상기 입력 전압을 소정의 임계 전압에 비교하여 상기 비교기의 출력 단자에서 주기적 비교기 출력 전압을 발생함-,
    상기 비교기의 상기 입력 단자에 결합된 입력 단자, 및 출력 단자를 갖고, 상기 주기적 비교기 출력 전압의 전압 변동을 감시하고 제어하여, 제어된 주기적 출력 전압을 상기 출력 단자에서 제공하는 감시 및 제어 회로, 및
    상기 비교기의 상기 입력 단자와 상기 감시 및 제어 회로의 상기 출력 단자 사이에 결합된 캐패시터
    를 포함하는 발진기 회로.
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