KR20140096321A - 단일 차동 변환기 코어 - Google Patents

Abstract

집적 회로가 개시된다. 집적 회로는 1차 코일을 포함한다. 집적 회로는 또한 1차 코일을 갖는 제 1 변환기로서의 역할을 하는 제 1 2차 코일을 포함한다. 집적 회로는 1차 코일을 갖는 제 2 변환기로서의 역할을 하는 제 2 2차 코일을 더 포함한다. 1차 코일, 제 1 2차 코일 및 제 2 2차 코일은 제 1 2차 코일과 제 2 2차 코일 사이의 커플링을 최소화하기 위한, 집적 회로에 대한 레이아웃을 갖는다.

Description

단일 차동 변환기 코어{SINGLE DIFFERENTIAL TRANSFORMER CORE}

본 출원은 2011년 10월 28일자로 출원되어 본 출원의 양수인에게 양도되어진, "SINGLE DIFFERENTIAL TRANSFORMER CORE"란 명칭의 가출원 일련번호 61/553,049호에 대한 우선권을 주장하는 정규(non-provisional application) 출원이며, 그로 인하여 상기 가출원은 본 명세서에 인용에 의해 명백하게 포함된다.

본 개시는 일반적으로 전자 통신들에 관한 것이다. 더 구체적으로, 본 개시는 단일 차동 변환기 코어에 대한 시스템들 및 방법들에 관한 것이다.

무선 통신 시스템들은 음성, 비디오, 데이터 등과 같은 다양한 타입들의 통신 컨텐츠를 제공하기 위해서 널리 배치된다. 이 시스템들은 하나 또는 둘 이상의 기지국들과 다수의 무선 통신 디바이스들의 동시 통신을 지원할 수 있는 다중-액세스 시스템들일 수 있다.

무선 통신 네트워크 상의 무선 신호들의 적절한 수신 및 송신을 위해서, 무선 통신 디바이스는 원하는 주파수를 이용하여 신호를 생성하기 위해서 하나 또는 둘 이상의 전압 제어 발진기(VCO)들을 사용할 수 있다. 무선 통신 디바이스 및/또는 무선 통신 시스템 규격들은, 생성된 신호의 진폭이 특정 요건들을 충족시키고 신호가 또한 높은 레벨들의 신뢰도를 유지하는 것을 요구할 수 있다. 또한, 무선 통신 디바이스는 배터리들을 사용하여 동작할 수 있다. 따라서, 더 적은 전류를 사용하는 전압 제어 발진기가 유리하다. 전압 제어 발진기(VCO)들에 대한 향상들 및 전압 제어 발진기(VCO)들 내의 회로에 관한 향상들을 제공함으로써, 이익들이 실현될 수 있다.

집적 회로가 설명된다. 집적 회로는 1차 코일, 1차 코일을 갖는 제 1 변환기를 형성하는 제 1 2차 코일, 및 1차 코일을 갖는 제 2 변환기를 형성하는 제 2 2차 코일을 포함한다.

제 1 변환기를 형성하기 위해서 1차 코일과 제 1 2차 코일 사이에 제 1 커플링이 발생할 수 있다. 제 2 변환기를 형성하기 위해서 1차 코일과 제 2 2차 코일 사이에 제 2 커플링이 발생할 수 있다. 1차 코일, 및 제 1 2차 코일 및 제 2 2차 코일은 제 1 2차 코일과 제 2 2차 코일 사이의 커플링을 최소화하기 위한, 집적 회로에 대한 레이아웃을 갖는다. 1차 코일, 제 1 2차 코일 및 제 2 2차 코일은 인덕터들을 포함한다. 제 1 변환기 및 제 2 변환기는 단일 차동 변환기 코어를 형성할 수 있다. 단일 차동 변환기 코어는 저잡음 증폭기 또는 전력 증폭기에서 사용될 수 있다.

단일 차동 변환기 코어는 전압 제어 발진기를 형성하기 위해서 2-분할(divide-by-2) 로딩 회로에 사용될 수 있다. 전압 제어 발진기는 제 1 2차 코일과 1차 코일 사이에 커플링된 제 1 트랜지스터 및 제 2 2차 코일과 1차 코일 사이에 커플링된 제 2 트랜지스터를 포함할 수 있다. 1차 코일은 제 1 트랜지스터의 게이트와 제 2 트랜지스터의 게이트 사이에 커플링될 수 있다. 제 1 2차 코일은 제 1 트랜지스터의 드레인과 2-분할 로딩 회로 사이에 커플링될 수 있다. 제 2 2차 코일은 제 2 트랜지스터의 드레인과 2-분할 로딩 회로 사이에 커플링될 수 있다.

제 1 변환기 및 제 2 변환기는 원하는 주파수 2배인 주파수들을 생성할 수 있다. 2-분할 로딩 회로는 원하는 주파수를 이용하여 제 1 차동 출력을 출력하며, 원하는 주파수를 이용하여 제 2 차동 출력을 출력할 수 있다. 집적 회로는 또한, 제 3 2차 코일을 포함할 수 있다. 제 3 2차 코일 및 제 2 2차 코일은 제 3 변환기를 형성할 수 있다.

단일 차동 변환기 코어를 형성하기 위한 방법이 또한 설명된다. 제 1 변환기를 형성하기 위해서 제 1 코일과 제 2 코일 사이의 제 1 커플링이 제공된다. 제 2 변환기를 형성하기 위해서 제 2 코일과 제 3 코일 사이의 제 2 커플링이 제공된다. 제 1 변환기 및 제 2 변환기는 단일 차동 변환기 코어를 형성하는데 사용된다.

제 1 코일, 제 2 코일 및 제 3 코일은 제 1 코일과 제 3 코일 사이의 커플링을 최소화하기 위한, 집적 회로에 대한 레이아웃을 갖는다. 제 1 코일, 제 2 코일 및 제 3 코일은 인덕터들일 수 있다. 제 1 변환기 및 제 2 변환기는 단일 차동 변환기 코어를 형성할 수 있다. 단일 차동 변환기 코어는 저잡음 증폭기 또는 전력 증폭기에서 사용될 수 있다. 단일 차동 변환기 코어는 전압 제어 발진기를 형성하기 위해서 2-분할 로딩 회로에 사용될 수 있다. 전압 제어 발진기는 제 1 코일과 제 2 코일 사이에 커플링된 제 1 트랜지스터 및 제 2 코일과 제 3 코일 사이에 커플링된 제 2 트랜지스터를 포함할 수 있다. 제 2 코일은 제 1 트랜지스터의 게이트와 제 2 트랜지스터의 게이트 사이에 커플링될 수 있다. 제 1 코일은 제 1 트랜지스터의 드레인과 2-분할 로딩 회로 사이에 커플링될 수 있다. 제 3 코일은 제 2 트랜지스터의 드레인과 2-분할 로딩 회로 사이에 커플링될 수 있다.

제 3 변환기를 형성하기 위해서 제 4 코일과 제 3 코일 사이의 제 3 커플링이 제공될 수 있다. 제 1 변환기, 제 2 변환기 및 제 3 변환기는 차동 변환기 코어를 형성하는데 사용될 수 있다.

장치가 설명된다. 장치는 제 1 변환기를 형성하기 위해서 제 1 코일과 제 2 코일 사이의 제 1 커플링을 제공하기 위한 수단을 포함한다. 장치는 또한, 제 2 변환기를 형성하기 위해서 제 2 코일과 제 3 코일 사이의 제 2 커플링을 제공하기 위한 수단을 포함한다. 장치는 단일 차동 변환기 코어를 형성하기 위해서 제 1 변환기 및 제 2 변환기를 사용하기 위한 수단을 더 포함한다.

도 1은 집적 회로 상의 단일 차동 변환기 코어를 예시하는 블록도이다.
도 2는 본 시스템들 및 방법들을 사용하는 전압 제어 발진기(VCO)를 예시하는 블록도이다.
도 3은 본 시스템들 및 방법들을 사용하는 전압 제어 발진기(VCO)의 회로도이다.
도 4는 단일 차동 변환기 코어의 일 구성을 예시하는 레이아웃 도면이다.
도 5는 차동 변환기 코어의 차동 전류 흐름을 예시하는 회로도이다.
도 6은 별개의 코어로부터 단일 차동 변환기 코어의 유도(derivation)를 도시하는 회로도이다.
도 7은 차동 변환기 코어를 예시하는 블록도이다.
도 8은 단일 차동 변환기 코어를 형성하기 위한 방법의 흐름도이다.
도 9는 단일 차동 변환기 코어를 사용하는 전자 디바이스/무선 디바이스의 하드웨어 구현의 부분을 도시한다.

도 1은 집적 회로(102) 상의 단일 차동 변환기 코어(104)를 예시하는 블록도이다. 변환기(106)는 유도 커플링된 컨덕터들을 통해 한 회로로부터 다른 회로로 전기적 에너지를 전달하는 정적 디바이스이다. 변환기들(106)은 많은 상이한 회로 설계들에서 사용된다. 예를 들어, 변환기들(106)은 전압 제어 발진기(VCO)들 및 증폭기들(이를테면, 저잡음 증폭기(LNA)들 및 전력 증폭기들)에서 사용될 수 있다. 도 1의 단일 차동 변환기 코어(104)는 3개의 코일들(108)(유도 커플링된 컨덕터들로 또한 지칭됨): 제 1 코일(108a), 제 2 코일(108b) 및 제 3 코일(108c)을 포함할 수 있다. 일 구성에서, 제 2 코일(108b)은 1차 코일로 지칭될 수 있는 반면, 제 1 코일(108a)은 제 1 2차 코일로 지칭되고, 제 3 코일(108c)은 제 2 2차 코일로 지칭된다. 차동 변환기 코어들은 1차 코일들 및 2차 코일들 둘 모두로서의 역할을 하는 추가 코일들(미도시)을 포함할 수 있다. 코일 및 인덕터는 본 명세서에서 상호교환가능하게 사용된다.

단일 차동 변환기 코어(104)는 제 1 변환기(106a) 및 제 2 변환기(106b)를 포함할 수 있다. 제 1 변환기(106a)는 제 1 코일(108a) 및 제 2 코일(108b)을 사용하여 형성될 수 있다. 제 1 코일(108a)과 제 2 코일(108b) 사이의 커플링(110a)은 제 1 코일(108a)과 제 2 코일(108b) 사이의 전기적 에너지의 전달을 허용하여 제 1 변환기(106a)를 형성할 수 있다. 제 2 변환기(106b)는 제 2 코일(108b) 및 제 3 코일(108c)을 사용하여 형성될 수 있다. 제 2 코일(108b)과 제 3 코일(108c) 사이의 커플링(110b)은 제 2 코일(108b)과 제 3 코일(108c) 사이의 전기적 에너지의 전달을 허용하여, 제 2 변환기(106b)를 형성할 수 있다. 통상적으로, 각각의 변환기(106)는 1차 코일 및 2차 코일 둘 모두를 필요로 한다. 따라서, 도 1의 단일 차동 변환기 코어(104) 설계를 사용하는 것은 코일의 제거를 허용한다(변환기들(106)에 대하여 사용되는 다이 면적 및 전력 소비를 감소시킨다).

도 2는 본 시스템들 및 방법들을 사용하는 전압 제어 발진기(VCO)(212)를 예시하는 블록도이다. 전압 제어 발진기(VCO)(212)는 많은 상이한 애플리케이션들에서 사용될 수 있다. 예를 들어, 전압 제어 발진기(VCO)(212)는 로컬 발진(LO) 신호 생성기에서 사용될 수 있다. 전압 제어 발진기(VCO)(212)는 입력 데이터 스트림을 기저대역 주파수로 변조하기 위해서 믹서와 함께 종종 사용될 수 있다. 전압 제어 발진기(VCO)(212)는 2개의 출력들: 제 1 차동 출력(214a) 및 제 2 차동 출력(214b)을 가질 수 있다. 수신 품질을 보장하기 위해서, 제 1 차동 출력(214a)으로부터의 신호(250a) 및 제 2 차동 출력(214b)으로부터의 신호(250b)는 항상 90도 위상 시프트를 가져야 한다. 차동 출력들(214)에 의해 출력된 신호들(250)은 차동 출력 신호들(250)로 지칭될 수 있다. 차동 출력 신호들(250)은 또한, 동상 및 직교(I/Q: inphase and quadrature) 신호들로 지칭될 수 있다.

정확한 차동 출력 신호들(250)을 생성하기 위한 한 일반적인 방법은, 2x 발진(OSC) 코어(224)를 사용하여, 차동 출력 신호들(214)에 대하여 원하는 주파수의 2배인 주파수를 이용하여 신호(254)를 생성하고, 그 다음, 이 신호(254)를 2로 분할하여 90도 위상 시프트된 I/Q 신호들을 생성하는 것이다. 이를 수행하기 위해서, 전압 제어 발진기(VCO)(212)는 공급 전압(VDD)과 2x 발진기(OSC) 코어(224) 사이에 커플링된 2-분할(DIV2) 로딩 회로(216)를 포함할 수 있다. 이 방법은 전압 제어 발진기(VCO)(212) 출력이 1x 로컬 발진기(LO) 주파수에서의 강한 TX 출력과의 오버랩핑을 회피할 수 있기 때문에 인기가 있다. 강한 TX 변조된 출력은 전압 제어 발진기(VCO)(212)로의 풀링을 생성할 수 있고, 이에 따라, 전압 제어 발진기(VCO)(212)에 의해 생성된 로컬 발진기(LO) 신호(즉, 차동 출력 신호들(250))의 명확성을 절충한다고 일반적으로 여겨진다. 게다가, 원하는 주파수의 2배인 주파수를 이용하여 신호(254)를 먼저 생성하지 않는 정확한 I/Q 신호 생성은 기술적으로 어려운(challenging) 과제이며, 종종 복잡한 디지털 교정 엔진을 요구한다.

정확한 차동 출력 신호들(250)을 생성하기 위한 다른 방법은 직교 전압 제어 발진기(VCO)(미도시)를 사용하고 2개의 트랜스컨덕턴스(Gm) 코어들을 이용하여 정확한 I/Q 신호들을 생성하는 것이다. 이 솔루션은 설계가 면적 및/또는 전력에 의해 제한되지 않을 경우에만 매력적(attractive)이다. 그러나, 전자 디바이스들 및 무선 통신 디바이스들과 같은 애플리케이션들은 면적 및 전력 둘 모두에 의해 제한된다. 따라서, 직교 전압 제어 발진기(VCO)는 적합한 솔루션이 아니다.

글로벌 포지셔닝 시스템(GPS) 시스템은, 글로벌 포지셔닝 시스템(GPS)이 단지 RX 신호 체인만을 사용하기 때문에, 전압 제어 발진기(VCO)(212) 풀링(pulling)으로부터 자유롭다. 그러나, 2-분할(DIV2) 로딩 회로(216)와 함께 단일 차동 변환기 코어(204)를 사용하는 간략성으로 인하여, 2x 발진(OSC) 코어(224)의 사용은 글로벌 포지셔닝 시스템(GPS) 시스템에 대한 매력적인 솔루션일 수 있다. 전압 제어 발진기(VCO)(212)에서, 2x 발진(OSC) 코어(224)는 단일 전류 브랜치에서 2-분할(DIV2) 로딩 회로(216)와 결합될 수 있다. 2x 발진(OSC) 코어(224)는 2개의 Gm 트랜지스터들, M1(222a) 및 M2(222b)의 게이트들 사이에 형성될 수 있다. 2x 발진(OSC) 코어(224)로부터의 2x 발진 에너지는 트랜스컨덕턴스(Gm) 트랜지스터들(222) 각각의 드레인들에 커플링된 2-분할(DIV2) 로딩 회로(216)를 점화(ignite)하는 차동 전류를 생성할 수 있다. 전압 제어 발진기(VCO)(212)에서 이 결합된 발진기 코어를 사용함으로써, 발진 전류는 2-분할(DIV2) 로딩 회로(216)를 동작하는데 재사용될 수 있다. 따라서, 한 브랜치는 원하는 주파수에서 정확한 I/Q 신호들을 생성할 수 있다.

2x 발진(OSC) 코어(224)는 단일 차동 변환기 코어(204)를 포함할 수 있다. 도 2의 단일 차동 변환기 코어(204)는 도 1의 단일 차동 변환기 코어(104)의 일 구성일 수 있다. 2x 발진(OSC) 코어(224)는 제 1 NMOS 트랜지스터 M1(222a)의 게이트 및 제 2 NMOS 트랜지스터 M2(222b)의 게이트에 커플링될 수 있다. 제 1 NMOS 트랜지스터 M1(222a)의 소스 및 제 2 NMOS 트랜지스터 M2(222b)의 소스는 그라운드에 커플링될 수 있다. 제 1 NMOS 트랜지스터M1(222a)의 드레인 및 제 2 NMOS 트랜지스터 M2(222b)의 드레인은 또한, 2x 발진(OSC) 코어(224)에 커플링될 수 있다. 2x 발진(OSC) 코어(224)는 2-분할(DIV2) 로딩 회로(216)에 커플링될 수 있다.

2x 발진(OSC) 코어(224)는 전압 제어 발진기(VCO)(212)의 원하는 주파수 출력의 2배인 주파수를 이용하여 단일 발진 신호(254)를 생성할 수 있다. 단일 발진 신호(254)를 제 1 NMOS 트랜지스터 M1(222a) 및 제 2 NMOS 트랜지스터(222b)를 통해 전달함으로써, 2개의 차동 출력 신호들(252a-b) ― 각각은 전압 제어 발진기(VCO)(212)의 원하는 주파수 출력의 2배를 이용함 ― 은 90도의 위상 차로 생성될 수 있다. 제 1 발진 신호(252a)(제 1 NMOS 트랜지스터 M1(222a)에 대응함)는 제 1 차동 출력(214a)에서 원하는 주파수를 이용하여 제 1 차동 출력 신호(250A)를 획득하기 위해서 2-분할(DIV2) 로딩 회로(216)를 통해 전달될 수 있다. 마찬가지로, 제 2 발진 신호(252b)(제 2 NMOS 트랜지스터 M2(222b)에 대응함)는 제 2 차동 출력(214b)에서 원하는 주파수를 이용하여 제 2 차동 출력 신호(250b)를 획득하기 위해서 2-분할(DIV2) 로딩 회로(216)를 통해 전달될 수 있다. 제 1 차동 출력 신호(214a) 및 제 2 차동 출력 신호(214b)는 90도의 위상 차를 가질 수 있다.

도 3은 본 시스템들 및 방법들을 사용하는 전압 제어 발진기(VCO)의 회로도이다. 도 3의 전압 제어 발진기(VCO)(312)는 도 2의 전압 제어 발진기(VCO)(212)의 일 구성일 수 있다. 전압 제어 발진기(VCO)(312)는 2-분할(DIV2) 로딩 회로(316)에 커플링된 2x 발진(OSC) 코어(324)를 포함할 수 있다. 2-분할(DIV2) 로딩 회로(316)는 VDD에 커플링되며, 2개의 출력들: 제 1 차동 출력(314a) 및 제 2 차동 출력(314b)을 가질 수 있다.

2x 발진기(OSC) 코어(324)는 제 1 2차 코일 Ls1(308a), 1차 코일 Lp(308b), 제 2 2차 코일 Ls2(308c), 제 1 NMOS 트랜지스터 M1(322a), 제 2 NMOS 트랜지스터 M2(322b), 제 1 캐패시터 Cv0(318a) 및 제 2 캐패시터 Cv1(318b)을 포함할 수 있다. 제 1 2차 코일 Ls1(308a) 및 1차 코일 Lp(308b)는 제 1 변환기(106a)를 형성할 수 있다. 제 2 2차 코일 Ls2(308c) 및 1차 코일 Lp(308b)는 제 2 변환기(106b)를 형성할 수 있다. 따라서, 1차 코일 Lp(308b)는 제 1 변환기(106a) 및 제 2 변환기(106b) 둘 모두의 일부일 수 있다. 도 3의 제 1 2차 코일 Ls1(308a)은 도 1의 제 1 코일(108a)의 일 구성일 수 있다. 도 3의 1차 코일 Lp(308b)는 도 1의 제 2 코일(108b)의 일 구성일 수 있다. 도 3의 제 2 2차 코일 Ls2(308c)는 도 1의 제 3 코일(108c)의 일 구성일 수 있다.

제 1 2차 코일 Ls1(308a)은 2-분할(DIV2) 로딩 회로(316)와 제 1 NMOS 트랜지스터 M1(322a)의 드레인 사이에 커플링될 수 있다. 제 1 NMOS 트랜지스터 M1(322a)의 소스는 그라운드에 커플링될 수 있다. 제 1 NMOS 트랜지스터 M1(322a)의 게이트는 1차 코일 Lp(308b)에 커플링될 수 있다. 제 1 NMOS 트랜지스터 M1(322a)의 게이트는 또한, 제 1 캐패시터 Cv0(318a)에 커플링될 수 있다. 1차 코일 Lp1(308b)은 또한, 제 2 NMOS 트랜지스터 M2(322b)의 게이트에 커플링될 수 있다. 제 2 NMOS 트랜지스터 M2(322b)의 게이트는 제 2 캐패시터 Cv1(318b)에 추가로 커플링될 수 있다. 제 2 NMOS 트랜지스터 M2(322b)의 소스는 그라운드에 커플링될 수 있다. 제 2 NMOS 트랜지스터 M2(322b)의 드레인은 제 2 2차 코일 Ls2(308c)에 커플링될 수 있다. 제 2 2차 코일 Ls2(308c)는 또한, 2-분할(DIV2) 로딩 회로(316)에 커플링될 수 있다. DC 바이어스 전압 Vbias(356)는 1차 코일 Lp(308b)에 제공될 수 있다.

제 1 캐패시터 Cv0(318a)은 튜닝 전압 Vtune(342)에 커플링될 수 있다. 제 2 캐패시터 Cv1(318b)은 또한, 튜닝 전압 Vtune(342)에 커플링될 수 있다. 전압 제어 발진기(VCO)(312)의 주파수는 튜닝 전압 Vtune(342)을 조정함으로써 변경될 수 있다.

제 1 NMOS 트랜지스터 M1(322a)의 게이트와 제 2 NMOS 트랜지스터 M2(322b)의 게이트 사이의 발진을 형성하기 위해서, 탱크 임피던스의 실제 컴포넌트는 제거될 필요가 있을 수 있다. 이를 수행하기 위한 전통적 방식은 코어에서 네거티브 저항을 도입하는 것에 의한 것이다. 기가헤르츠(GHz) 라디오 주파수(RF) 전압 제어 발진기(VCO)들에서, 네거티브 저항은 제 1 NMOS 트랜지스터 M1(322a)과 제 2 NMOS 트랜지스터 M2(322b) 사이에 교차 커플링된 쌍의 형태로 구현되었다. 그러나, 탱크가 NMOS 트랜지스터들(322) 각각의 게이트들에 위치되기 때문에 제안된 시스템들 및 방법들은 상이하다.

변환기(106)를 통해 차동 쌍 사이의 포지티브 피드백을 생성하기 위해서, (NMOS 트랜지스터들(322)의 게이트들 사이의) 1차 코일 Lp(308b)와 (각각의 NMOS 트랜지스터(322)의 드레인에서의) 2차 코일들(308a,c) 사이의 정확한(correct) 커플링(310a-b)이 형성될 수 있다. 차동 쌍의 특성으로 인하여, NMOS 트랜지스터들(322)의 게이트들은 서로 간에 180 위상 시프트를 갖는다. NMOS 트랜지스터들(322)의 게이트들 각각은 다른 사이드의 드레인들에 포지티브하게 커플링되어야 한다. 한 NMOS 트랜지스터(322)의 게이트가 자기 자신의 드레인에 커플링되면, 형성된 네거티브-GM은 킬링(kill)될 것이다. 전통적으로, 이를 수행하기 위한 최적의 방식은 2개의 1차 코일들 및 2개의 2차 코일들을 가지고 있으며, 이들 각각은 개별적으로 커플링된다. 그러나, 이것은 단일 1차 코일 Lp(308b) 및 2개의 2차 코일들, Ls1(308a) 및 Ls2(308c)를 사용하여 달성될 수 있다.

Vbias(356)에서의 전압이 AC 그라운드와 동일하다고 가정되면, 차동 에너지는 NMOS 트랜지스터들(322)의 게이트들을 향하여 Vbias(356)의 각각의 사이드 상에 나타날 수 있다. 이 에너지는 각각의 변환기(106)를 통해 NMOS 트랜지스터(322)의 드레인에 커플링되어, 포지티브 피드백을 형성하고 네거티브-GM을 생성할 수 있는데, 이는 탱크의 손실(lossy) 컴포넌트를 제거한다. 주어진 구조(즉, 도 4와 관련하여 아래에서 예시된 레이아웃)는 실리콘에서의 예상된 성능을 성공적으로 입증(demonstrate)하였다. 심지어 면적 절약들(area savings)에 있어서, 제안된 단일 차동 변환기 코어(104)는 어떠한 전력 패널티(power penalty)도 요구(claim)하지 않고, 또한 전압 제어 발진기(VCO)(312) 탱크 코어에서 더 높은 Q를 제공하여, 더 양호한 전압 제어 발진기(VCO)(312) 출력 스윙(swing) 뿐만 아니라 더 양호한 대역-내 전압 제어 발진기(VCO)(312) 위상 잡음을 초래한다.

도 4는 단일 차동 변환기 코어(404)의 일 구성을 예시하는 레이아웃 도면이다. 단일 차동 변환기 코어(404)의 레이아웃은 제 1 2차 코일 Ls1(408a), 1차 코일 Lp(408b) 및 제 2 2차 코일 Ls2(408c)를 포함할 수 있다. DC 바이어스 전압 Vbias(456)는 1차 코일 Lp(408b)에 제공될 수 있다. 변환기(106)를 형성하기 위해서 2차 코일들을 형성하기 위한 많은 방식들이 존재한다. 변환기(106) 설계의 목표는 2차-2차 커플링을 최소화하면서, 1차 코일 Lp(408b)와 각각의 2차 코일(408a, 408c) 사이에 더 높은 커플링을 갖는 것일 수 있다. 예시된 레이아웃에서, 1차 코일 Lp(408b)는 금속-5 레이어로 구현된 반면, 제 1 2차 코일 Ls1(408a)과 제 2 2차 코일 Ls2(408c) 둘 모두는 AP-레이어로 구현되었다.

1차 코일 Lp(408b)에 대한 턴(turn)들의 수 및 차동 구조는 발진 주파수 요건들로부터 결정되었다. 적당한(reasonable) 캐패시터 뱅크들을 이용하여 약 3 기가헤르츠(GHz)로 발진하기 위해서, 1차 인덕터Lp1(408b)의 값은 ∼2.6 - 3 나노헨리(nH)이어야 한다. 3개의 턴 차동 8각형은 1차 코일 Lp(308b)를 생성하기 위한 적당한 선택이다. 도 4에 도시된 레이아웃은 300 마이크로미터(㎛) * 300 ㎛ = 90,000 제곱 ㎛ = 0.09 제곱 밀리미터(㎟)를 점유한다. 이것은 620 ㎛ * 340 ㎛ = 210,800 제곱 ㎛ = 0.21 ㎟를 점유하는 비교가능한 별개의 코어 변환기에 비해 상당한 면적 절약이다.

도시된 레이아웃에서, 1차 코일 Lp(408b)와 제 1 2차 코일 Ls1(408a) 사이의 커플링(110a)은 제 1 변환기(106a)를 형성한다. 1차 코일 Lp(408b)와 제 2 2차 코일 Ls2(408c) 사이의 다른 커플링(110b)은 제 2 변환기(106b)를 형성한다. 도 4에 예시된 단일 차동 변환기 코어(404) 레이아웃을 사용함으로써, 별개의 코어 변환기에 대한 레이아웃을 사용하는 것과 비교할 때 인덕터 면적의 63%가 절약될 수 있다. 별개의 코어 변환기를 포함하는 전압 제어 발진기(VCO)에서, 총 전압 제어 발진기(VCO) 면적은 0.44 ㎟이다. 총 전압 제어 발진기(VCO)(212) 면적은 단일 코어 차동 변환기(404)를 사용함으로써 0.44 ㎟로부터 0.32 ㎟로 감소될 수 있어서, 총 전압 제어 발진기(VCO) 면적(212)의 27%를 절약한다.

도 5는 차동 변환기 코어의 차동 전류 흐름을 예시하는 회로도이다. 도 5의 회로들은 2개의 코어들을 단일 코어로 결합하는데 사용되는 배경 이론의 일부를 예시한다. 단일 차동 변환기 코어(104)의 중요한 양상은, 커플링 극성(coupling polarity)이 정확한 한, 2차 인덕터와 1차 인덕터 Lp(308b) 사이의 커플링이 유익하다는 것이다. 변환기 커플링의 특성이 자기 플럭스를 통해 형성되기 때문에, 커플링 포인트에서의 절대 전압 레벨은 의미가 없다. 대신 중요한 것은 플럭스를 생성하는 전류 흐름의 방향 및 강도이다.

차동 변환기 코어에서, 전류 i1(640a)은 제 1 2차 인덕터 Ls1(608a)를 통과한다. 제 1 2차 인덕터 Ls1(608a)은 제 1 NMOS 트랜지스터 M1(622a)의 드레인에 커플링된다. 제 1 1차 인덕터 Lp1(644a)은 제 1 NMOS 트랜지스터 M1(622a)의 게이트와 바이어스 전압 Vbias(656) 사이에 커플링된다. 전류 i2(640b)는 제 1 NMOS 트랜지스터 M1(622a)의 게이트로부터 제 1 1차 코일 Lp1(644a)을 통해 그리고 바이어스 전압 Vbias(656)로 흐른다. 제 2 2차 인덕터 Lp2(644b)는 바이어스 전압 Vbias(656)와 제 2 NMOS 트랜지스터 M2(622b)의 게이트 사이에 커플링된다. 전류 i3(640c)은 바이어스 전압 Vbias(656)로부터 제 2 1차 인덕터 Lp2(644b)를 통해 제 2 NMOS 트랜지스터 M2(622b)의 게이트로 흐른다. 제 2 NMOS 트랜지스터 M2(622b)의 드레인은 제 2 2차 인덕터 Ls2(608b)에 커플링된다. 전류 i4(640d)는 제 2 NMOS 트랜지스터 M2(622b)의 드레인으로부터 제 2 2차 인덕터 Ls2(608b)를 통해 흐른다.

주어진 구조에서, 차동 전류 흐름의 특성으로 인하여, 2개의 1차 인덕터들(즉, i2(640b) 및 i3(640c))을 통해 흐르는 전류들은 동일한 극성을 나타낸다. 따라서, 셀프(self) 1차 및 2차 사이의(예를 들어, Ls1(608a)과 Lp1(644a) 사이의) 커플링이 또한 유익할 수 있다. 도 5(b)에 도시된 간략화된 뷰에서, i2(640b) 및 i3(640c)은 동일한 극성으로 도시된다. 이것은 단일 1차 인덕터 Lp(308b)로 결합될 제 1 1차 인덕터 Lp1(644a) 및 제 2 1차 인덕터 Lp2(644b)가 각각의 2차 인덕터와 1차 인덕터 Lp(308b) 사이의 커플링을 갖는 차동 변환기를 형성하게 허용한다.

도 6은 별개의 코어로부터 단일 차동 변환기 코어(104)의 유도를 예시하는 회로도이다. 도 6의 회로들은 2개의 메인 코어들을 단일 코어로 결합하기 위한 이론을 예시한다. 도 6(a)에서, 별개의 코어를 갖는 전압 제어 발진기(VCO)가 예시된다. 전압 제어 발진기(VCO)는 별개의 코어에 커플링된 2-분할(DIV2) 로딩 회로(716)를 포함할 수 있다. 2-분할(DIV2) 로딩 회로(716)는 VDD에 커플링될 수 있다.

별개의 코어는 제 1 2차 인덕터 Ls1(708a), 제 1 1차 인덕터 Lp1(744a), 제 2 1차 인덕터 Lp2(744b), 제 2 2차 인덕터 Ls2(708c), 제 1 NMOS 트랜지스터 M1(722a), 제 2 NMOS 트랜지스터 M2(722b), 제 1 캐패시터 Cv0(718a) 및 제 2 캐패시터 Cv1(718b)을 포함할 수 있다. 제 1 2차 코일 Ls1(708a)과 제 2 1차 코일 Lp2(744b) 사이에 커플링(762)이 발생할 수 있다. 제 2 2차 코일 Ls2(708c)와 제 1 1차 코일(744a) 사이에 커플링(764)이 또한 발생할 수 있다. 따라서, 제 1 2차 코일 Ls1(708a) 및 제 2 1차 코일 Lp2(744b)는 제 1 변환기를 형성할 수 있다. 따라서, 제 2 2차 코일 Ls2(708c) 및 제 1 1차 코일 Lp1(744a)은 제 2 변환기를 형성할 수 있다.

제 1 2차 코일 Ls1(708a)은 2-분할(DIV2) 로딩 회로(716)와 제 1 NMOS 트랜지스터 M1(722a)의 드레인 사이에 커플링될 수 있다. 제 1 NMOS 트랜지스터 M1(722a)의 소스는 그라운드에 커플링될 수 있다. 제 1 NMOS 트랜지스터 M1(722a)의 게이트는 제 1 1차 코일 Lp1(744a)에 커플링될 수 있다. 제 1 NMOS 트랜지스터 M1(722a)의 게이트는 또한 제 1 캐패시터 Cv0(718a)에 커플링될 수 있다. 제 1 1차 코일 Lp1(744a)은 또한 바이어스 전압 Vbias(756)에 커플링될 수 있다. 제 2 1차 코일 Lp2(744b)는 바이어스 전압 Vbias(756) 및 제 2 NMOS 트랜지스터 M2(722b)의 게이트 둘 모두에 커플링될 수 있다. 제 2 NMOS 트랜지스터 M2(722b)의 게이트는 제 2 캐패시터 Cv1(718b)에 추가로 커플링될 수 있다. 제 2 NMOS 트랜지스터 M2(722b)의 소스는 그라운드에 커플링될 수 있다. 제 2 NMOS 트랜지스터 M2(722b)의 드레인은 제 2 2차 코일 Ls2(708c)에 커플링될 수 있다. 제 2 2차 코일 Ls2(708c)는 또한 2-분할(DIV2) 로딩 회로(716)에 커플링될 수 있다. 제 1 캐패시터 Cv0(718a)는 튜닝 전압 Vtune(742)에 커플링될 수 있다. 제 2 캐패시터 CV1(718b)은 또한 튜닝 전압 Vtune(742)에 커플링될 수 있다.

도 6(b)에서, 추가 커플링이 부가되었다. 따라서, 제 1 2차 인덕터 Ls1(708a)과 제 1 1차 코일 Lp1(744a) 사이의 커플링(766)이 발생할 수 있다. 제 2 2차 인덕터 Ls2(708c)와 제 2 코일 Lp2(744b) 사이의 커플링(772)이 추가로 발생할 수 있다.

도 6(c)에서, 단일 1차 인덕터 Lp(708b)를 형성하기 위해서 제 1 1차 인덕터 Lp1(744a) 및 제 2 1차 인덕터 Lp2(744b)가 결합되었다. 바이어스 전압 Vbias(756)는 1차 인덕터 Lp(708b)의 중간에 위치된다. 제 1 2차 인덕터 Ls1(708a)과 1차 인덕터 Lp(708b) 사이에 제 1 커플링(710a)이 발생하여, 제 1 변환기를 형성한다. 제 2 2차 인덕터 Ls2(708c)와 1차 인덕터 Lp(708b) 사이에 제 2 커플링(710b)이 발생하여, 제 2 변환기를 형성한다.

도 7은 차동 변환기 코어(804)를 예시하는 블록도이다. 차동 변환기 코어(804)는 집적 회로(802) 상에 위치될 수 있다. 차동 변환기 코어는 제 1 코일(808a), 제 2 코일(808b), 제 3 코일(808c) 및 제 n 코일(808n)까지의 추가 코일들을 포함할 수 있다. 제 1 코일(808a) 및 제 2 코일(808b)은 이들이 제 1 변환기(806a)를 형성하도록 커플링(810a)을 가질 수 있다. 마찬가지로, 제 2 코일(808b) 및 제 3 코일(808c)은 이들이 제 2 변환기(806b)를 형성하도록 커플링(810b)을 가질 수 있다. 제 3 코일(808c)은 또한 다른 코일(미도시)을 갖는 제 3 변환기의 일부일 수 있다. 제 n 코일(808n)은 제 n 변환기(806n)를 형성하기 위해서 제 n-1 코일과의 커플링(810n)을 가질 수 있다. 코일들(808) 사이의 추가 커플링들(미도시)이 존재할 수 있다. 예를 들어, 제 N 코일(808n)은 제 1 코일(808a) 및/또는 제 2 코일(808b)에 커플링될 수 있다.

도 8은 단일 차동 변환기 코어(104)를 형성하기 위한 방법(900)의 흐름도이다. 방법(900)은 전자 디바이스에 의해 수행될 수 있다. 예를 들어, 방법(900)은 글로벌 포지셔닝 시스템(GPS) 유닛, 무선 통신 디바이스, 휴대용 전자 디바이스 등에 의해 수행될 수 있다. 전자 디바이스는 제 1 변환기(106a)를 형성하기 위해서 제 1 코일(108a)과 제 2 코일(108b) 사이의 커플링(110a)을 제공할 수 있다(902). 제 1 코일(108a)은 제 1 2차 인덕터 Ls1(308a)일 수 있고, 제 2 코일(108b)은 1차 인덕터 Lp(308b)일 수 있다. 전자 디바이스는 또한, 제 2 변환기(106b)를 형성하기 위해서 제 2 코일(108b)과 제 3 코일(108c) 사이의 커플링(110b)을 제공할 수 있다(904). 제 3 코일(108c)은 제 2 2차 인덕터 Ls2(308c)일 수 있다. 그 다음, 전자 디바이스는 단일 차동 변환기 코어(104)를 형성하기 위해서 제 1 변환기(106a) 및 제 2 변환기(106b)를 사용할 수 있다(906).

도 9는 전자 디바이스/무선 디바이스(1001) 내에 포함될 수 있는 특정 컴포넌트들을 예시한다. 전자 디바이스/무선 디바이스(1001)는 액세스 단말, 이동국, 무선 통신 디바이스, 기지국, Node B, 핸드헬드 전자 디바이스 등일 수 있다. 전자 디바이스/무선 디바이스(1001)는 프로세서(1003)를 포함한다. 프로세서(1003)는 범용 단일- 또는 멀티-칩 마이크로프로세서(예를 들어, ARM), 특수 목적 마이크로프로세서(예를 들어, 디지털 신호 프로세서(DSP)), 마이크로제어기, 프로그래머블 게이트 어레이 등일 수 있다. 프로세서(1003)는 중앙 처리 유닛(CPU)으로 지칭될 수 있다. 단지 단일 프로세서(1003)만이 도 9의 전자 디바이스/무선 디바이스(1001)에 도시되지만, 대안적인 구성에서, 프로세서들(예를 들어, ARM 및 DSP)의 결합이 사용될 수 있다.

전자 디바이스/무선 디바이스(1001)는 또한 메모리(1005)를 포함한다. 메모리(1005)는 전자 정보를 저장할 수 있는 임의의 전자 컴포넌트일 수 있다. 메모리(1005)는 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 자기 디스크 저장 매체들, 광 저장 매체들, RAM 내의 플래쉬 메모리 디바이스들, 프로세서와 함께 포함된 온-보드 메모리, EPROM 메모리, EEPROM 메모리, 레지스터들 등으로 구현될 수 있으며, 이들의 결합들을 포함할 수 있다.

데이터(1007a) 및 명령들(1009a)은 메모리(1005)에 저장될 수 있다. 명령들(1009a)은 본 명세서에 개시된 방법들을 구현하기 위해서 프로세서(1003)에 의해 실행가능할 수 있다. 명령들(1009a)을 실행하는 것은 메모리(1005)에 저장된 데이터(1007a)의 사용을 포함할 수 있다. 프로세서(1003)가 명령들(1009a)을 실행할 때, 명령들(1009b)의 다양한 부분들은 프로세서(1003) 상으로 로딩될 수 있고, 데이터(1007b)의 다양한 피스들은 프로세서(1003) 상으로 로딩될 수 있다.

전자 디바이스/무선 디바이스(1001)는 또한, 전자 디바이스/무선 디바이스(1001)로부터의 그리고 전자 디바이스/무선 디바이스(1001)로의 신호들의 송신 및 수신을 허용하기 위한 송신기(1011) 및 수신기(1013)를 포함할 수 있다. 송신기(1011) 및 수신기(1013)는 트랜시버(1015)로 총칭하여 지칭될 수 있다. 안테나(1017)는 트랜시버(1015)에 전기적으로 커플링될 수 있다. 전자 디바이스/무선 디바이스(1001)는 또한, 다수의 송신기들, 다수의 수신기들, 다수의 트랜시버들 및/또는 다수의 안테나들을 포함할 수 있다(미도시).

전자 디바이스/무선 디바이스(1001)는 디지털 신호 프로세서(DSP)(1021)를 포함할 수 있다. 전자 디바이스/무선 디바이스(1001)는 또한 통신 인터페이스(1023)를 포함할 수 있다. 통신 인터페이스(1023)는 사용자가 전자 디바이스/무선 디바이스(1001)와 상호작용하게 허용할 수 있다.

전자 디바이스/무선 디바이스(1001)의 다양한 컴포넌트들은 전력 버스, 제어 신호 버스, 상태 신호 버스, 데이터 버스 등을 포함할 수 있는 하나 또는 둘 이상의 버스들에 의해 함께 커플링될 수 있다. 간략성을 위해서, 다양한 버스들이 버스 시스템(1019)으로서 도 9에 예시된다.

본 명세서에 설명된 기법들은 직교 멀티플렉싱 방식에 기초하는 통신 시스템들을 포함하는 다양한 통신 시스템들에 대하여 사용될 수 있다. 이러한 통신 시스템들의 예들은 직교 주파수 분할 다중 액세스(OFDMA) 시스템들, 단일-캐리어 주파수 분할 다중 액세스(SC-FDMA) 시스템들 등을 포함한다. OFDMA 시스템은 전체 시스템 대역폭을 다수의 직교 서브-캐리어들로 파티셔닝하는 변조 기법인, 직교 주파수 분할 멀티플렉싱(OFDM)을 이용한다. 이 서브-캐리어들은 또한 톤들, 빈들 등이라 칭해질 수 있다. OFDM에 있어서, 각각의 서브-캐리어는 데이터로 독립적으로 변조될 수 있다. SC-FDMA 시스템은 시스템 대역폭에 걸쳐 분배되는 서브-캐리어들 상에서 송신하기 위해서 인터리빙된 FDMA(IFDMA)를, 인접한 서브-캐리어들의 블록 상에서 송신하기 위해서 로컬화된 FDMA(LFDMA)를, 또는 인접한 서브-캐리어들의 다수의 블록들 상에서 송신하기 위해서 강화된 FDMA(EFDMA)를 이용할 수 있다. 일반적으로, 변조 심볼들은 OFDM에 있어서는 주파수 도메인에서, 그리고 SC-FDMA에 있어서는 시간 도메인에서 전송된다.

위의 설명에서, 참조 번호들은 다양한 용어들과 관련하여 때때로 사용되었다. 용어가 참조 번호와 관련하여 사용되는 경우, 이것은 도면들 중 하나 또는 둘 이상에 도시된 특정 엘리먼트를 지칭하는 것으로 의미될 수 있다. 용어가 참조 번호 없이 사용되는 경우, 이것은 임의의 특정한 도면으로의 한정 없이 일반적으로 용어를 지칭하는 것으로 의미될 수 있다.

"결정하는"이라는 용어는 폭 넓고 다양한 동작들을 포함하며, 따라서 "결정하는"은 계산하는, 컴퓨팅하는, 프로세싱하는, 유도하는, 조사하는, 검색(예를 들어, 표, 데이터베이스 또는 다른 데이터 구조에서 검색)하는, 확인하는 등을 포함할 수 있다. 또한, "결정하는"은 수신하는(예를 들어, 정보를 수신하는), 액세스하는(예를 들어, 메모리 내의 데이터에 액세스하는) 등을 포함할 수 있다. 또한, "결정하는"은 해결하는, 선택하는, 선출하는, 설정하는 등을 포함할 수 있다.

"~에 기초하는"이라는 문구는 달리 명백하게 특정되지 않는 한 "~에만 기초하는"을 의미하지 않는다. 다시 말해서, "~에 기초하는"이라는 문구는 "~에만 기초하는" 그리고 "적어도 ~에 기초하는" 둘 모두를 설명한다.

본 명세서에 설명되는 기능들은 프로세서 판독가능한 또는 컴퓨터 판독가능한 매체 상에 하나 또는 둘 이상의 명령들로서 저장될 수 있다. "컴퓨터 판독가능한 매체"라는 용어는 컴퓨터 또는 프로세서에 의해 액세스될 수 있는 임의의 이용가능한 매체를 지칭한다. 한정이 아닌 예로서, 이러한 매체는 RAM, ROM, EEPROM, 플래쉬 메모리, CD-ROM 또는 다른 광 디스크 스토리지, 자기 디스크 스토리지 또는 다른 자기 저장 디바이스들, 또는 원하는 프로그램 코드를 명령들 또는 데이터 구조들의 형태로 저장하기 위해서 사용될 수 있고 컴퓨터 또는 프로세서에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있다. 본 명세서에서 사용되는 바와 같은 디스크(disk 및 disc)는 컴팩트 디스크(disc)(CD), 레이저 디스크(disc), 광 디스크(disc), 디지털 다목적 디스크(disc)(DVD), 플로피 디스크(disk) 및 블루-레이^® 디스크(disc)를 포함하며, 여기서 디스크(disk)들은 통상적으로 데이터를 자기적으로 재생하는 반면, 디스크(disc)들은 레이저들을 사용하여 데이터를 광학적으로 재생한다. 컴퓨터 판독가능한 매체는 비-일시적 그리고 유형일 수 있다는 점이 주목되어야 한다. "컴퓨터 프로그램 물건"이라는 용어는 컴퓨팅 디바이스 또는 프로세서에 의해 실행, 프로세싱 또는 컴퓨팅될 수 있는 코드 또는 명령들(예를 들어, "프로그램")과 결합하는 컴퓨팅 디바이스 또는 프로세서를 지칭한다. 본 명세서에 사용되는 바와 같이, "코드"라는 용어는 컴퓨팅 디바이스 또는 프로세서에 의해 실행가능한 소프트웨어, 명령들, 코드 또는 데이터를 지칭할 수 있다.

소프트웨어 또는 명령들은 또한 송신 매체를 통해 송신될 수 있다. 예를 들어, 소프트웨어가 웹사이트, 서버, 또는 다른 원격 소스로부터 동축 케이블, 광섬유 케이블, 트위스티드 페어(twisted pair), 디지털 가입자 회선(DSL), 또는 무선 기술들(이를테면, 적외선, 라디오, 및 마이크로웨이브)을 사용하여 송신되는 경우, 동축 케이블, 광섬유 케이블, 트위스티드 페어, DSL, 또는 무선 기술들(이를테면, 적외선, 라디오, 및 마이크로웨이브)이 송신 매체의 정의 내에 포함된다.

추가로, 도 8에 의해 예시된 것들과 같은, 본 명세서에 설명된 방법들 및 기법들을 수행하기 위한 모듈들 및/또는 다른 적절한 수단이 디바이스에 의해 다운로드되고 그리고/또는 다른 방식으로 획득될 수 있다는 것이 인식되어야 한다. 예를 들어, 디바이스는 본 명세서에 설명된 방법들을 수행하기 위한 수단의 이전을 가능하게 하기 위해서 서버에 커플링될 수 있다. 대안적으로, 본 명세서에 설명된 다양한 방법들은, 디바이스가 저장 수단을 디바이스에 커플링시키거나 또는 저장 수단을 디바이스에 제공할 시에 다양한 방법들을 획득할 수 있도록, 저장 수단(예를 들어, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), (컴팩트 디스크(CD) 또는 플로피 디스크와 같은) 물리적 저장 매체 등)을 통해 제공될 수 있다. 더욱이, 본 명세서에 설명된 방법들 및 기법들을 디바이스에 제공하기 위한 임의의 다른 적합한 기법이 이용될 수 있다.

본 명세서에 개시된 방법들은 설명된 방법을 달성하기 위한 하나 또는 둘 이상의 단계들 또는 동작들을 포함한다. 방법 단계들 및/또는 동작들은 청구항들의 범위로부터 벗어나지 않으면서 서로 교환될 수 있다. 다시 말해서, 단계들 또는 동작들의 특정 순서가, 설명되고 있는 방법의 적절한 동작에 대하여 요구되지 않는 한, 특정 단계들 및/또는 동작들의 순서 및/또는 사용은 청구항들의 범위로부터 벗어나지 않고 변경될 수 있다.

청구항들은 위에서 예시된 바로 그 구성 및 컴포넌트들에 한정되지 않는다는 것이 이해될 것이다. 다양한 변경들, 변화들 및 변형들이 청구항들의 범위로부터 벗어나지 않으면서 본 명세서에 설명된 시스템들, 방법들 및 장치의 배열, 동작 및 세부사항들에서 이루어질 수 있다.

"~하기 위한 수단"이라는 문구를 사용하여 엘리먼트가 명백하게 기술되지 않거나, 또는 방법 청구항의 경우, "~하기 위한 단계"라는 문구를 사용하여 엘리먼트가 기술되지 않는 한, 어떠한 청구항 엘리먼트도 35 U.S.C.§112 여섯 번째 단락의 조문들 하에서 해석되어서는 안 된다.

Claims (24)

1. 집적 회로로서,
   1차 코일;
   상기 1차 코일을 갖는 제 1 변환기를 형성하는 제 1 2차 코일; 및
   상기 제 1 차 코일을 갖는 제 2 변환기를 형성하는 제 2 2차 코일을 포함하고,
   상기 1차 코일, 상기 제 1 2차 코일 및 상기 제 2 2차 코일은 상기 제 1 2차 코일과 상기 제 2 2차 코일 사이의 커플링을 최소화하기 위한, 상기 집적 회로에 대한 레이아웃을 가지는,
   집적 회로.
2. 제 1 항에 있어서,
   제 1 커플링은 상기 제 1 변환기를 형성하기 위해서 상기 1차 코일과 상기 제 1 2차 코일 사이에 발생하고,
   제 2 커플링은 상기 제 2 변환기를 형성하기 위해서 상기 1차 코일과 상기 제 2 2차 코일 사이에 발생하는,
   집적 회로.
3. 제 1 항에 있어서,
   상기 1차 코일, 상기 제 1 2차 코일 및 상기 제 2 2차 코일은 인덕터들인,
   집적 회로.
4. 제 1 항에 있어서,
   상기 제 1 변환기 및 상기 제 2 변환기는 단일 차동 변환기 코어를 형성하는,
   집적 회로.
5. 제 4 항에 있어서,
   상기 단일 차동 변환기 코어는 저잡음 증폭기에서 사용되는,
   집적 회로.
6. 제 4 항에 있어서,
   상기 단일 차동 변환기 코어는 전력 증폭기에서 사용되는,
   집적 회로.
7. 제 4 항에 있어서,
   상기 단일 차동 변환기 코어는 전압 제어 발진기를 형성하기 위해서 2-분할(divide-by-2) 로딩 회로에 사용되는,
   집적 회로.
8. 제 7 항에 있어서,
   상기 전압 제어 발진기는,
   상기 제 1 2차 코일과 상기 1차 코일 사이에 커플링된 제 1 트랜지스터; 및
   상기 제 2 2차 코일과 상기 1차 코일 사이에 커플링된 제 2 트랜지스터를 포함하는,
   집적 회로.
9. 제 8 항에 있어서,
   상기 1차 코일은 상기 제 1 트랜지스터의 게이트와 상기 제 2 트랜지스터의 게이트 사이에 커플링되고,
   상기 제 1 2차 코일은 상기 제 1 트랜지스터의 드레인과 2-분할 로딩 회로 사이에 커플링되고,
   상기 제 2 2차 코일은 상기 제 2 트랜지스터의 드레인과 상기 2-분할 로딩 회로 사이에 커플링되는,
   집적 회로.
10. 제 9 항에 있어서,
    상기 제 1 변환기 및 상기 제 2 변환기는 원하는 주파수의 2배인 주파수들을 생성하고,
    상기 2-분할 로딩 회로는 상기 원하는 주파수를 이용하여 제 1 차동 출력을 출력하고, 상기 원하는 주파수를 이용하여 제 2 차동 출력을 출력하는,
    집적 회로.
11. 제 1 항에 있어서,
    제 3 2차 코일을 더 포함하고,
    상기 제 3 2차 코일 및 상기 제 2 2차 코일은 제 3 변환기를 형성하는,
    집적 회로.
12. 단일 차동 변환기 코어를 형성하기 위한 방법으로서,
    제 1 변환기를 형성하기 위해서 제 1 코일과 제 2 코일 사이의 제 1 커플링을 제공하는 단계;
    제 2 변환기를 형성하기 위해서 상기 제 2 코일과 제 3 코일 사이의 제 2 커플링을 제공하는 단계; 및
    단일 차동 변환기 코어를 형성하기 위해서 상기 제 1 변환기 및 상기 제 2 변환기를 사용하는 단계를 포함하고,
    상기 제 1 코일, 상기 제 2 코일 및 상기 제 3 코일은 상기 제 1 코일과 상기 제 3 코일 사이의 커플링을 최소화하기 위한, 집적 회로에 대한 레이아웃을 가지는,
    단일 차동 변환기 코어를 형성하기 위한 방법.
13. 제 12 항에 있어서,
    상기 제 1 코일, 상기 제 2 코일 및 상기 제 3 코일은 인덕터들인,
    단일 차동 변환기 코어를 형성하기 위한 방법.
14. 제 12 항에 있어서,
    상기 제 1 변환기 및 상기 제 2 변환기는 단일 차동 변환기 코어를 형성하는,
    단일 차동 변환기 코어를 형성하기 위한 방법.
15. 제 14 항에 있어서,
    상기 단일 차동 변환기 코어는 저잡음 증폭기에서 사용되는,
    단일 차동 변환기 코어를 형성하기 위한 방법.
16. 제 14 항에 있어서,
    상기 단일 차동 변환기 코어는 전력 증폭기에서 사용되는,
    단일 차동 변환기 코어를 형성하기 위한 방법.
17. 제 14 항에 있어서,
    상기 단일 차동 변환기 코어는 전압 제어 발진기를 형성하기 위해서 2-분할 로딩 회로에 사용되는,
    단일 차동 변환기 코어를 형성하기 위한 방법.
18. 제 17 항에 있어서,
    상기 전압 제어 발진기는,
    상기 제 1 코일과 상기 제 2 코일 사이에 커플링된 제 1 트랜지스터; 및
    상기 제 2 코일과 상기 제 3 코일 사이에 커플링된 제 2 트랜지스터를 포함하는,
    단일 차동 변환기 코어를 형성하기 위한 방법.
19. 제 18 항에 있어서,
    상기 제 2 코일은 제 1 트랜지스터의 게이트와 상기 제 2 트랜지스터의 게이트 사이에 커플링되고,
    상기 제 1 코일은 상기 제 1 트랜지스터의 드레인과 상기 2-분할 로딩 회로 사이에 커플링되고,
    상기 제 3 코일은 제 2 트랜지스터의 드레인과 상기 2-분할 로딩 회로 사이에 커플링되는,
    단일 차동 변환기 코어를 형성하기 위한 방법.
20. 제 19 항에 있어서,
    상기 제 1 변환기 및 상기 제 2 변환기는 원하는 주파수의 2배인 주파수들을 생성하고,
    상기 2-분할 로딩 회로는 상기 원하는 주파수를 이용하여 제 1 차동 출력을 출력하고, 상기 원하는 주파수를 이용하여 제 2 차동 출력을 출력하는,
    단일 차동 변환기 코어를 형성하기 위한 방법.
21. 제 12 항에 있어서,
    제 3 변환기를 형성하기 위해서 제 4 코일과 상기 제 3 코일 사이의 제 3 커플링을 제공하는 단계; 및
    차동 변환기 코어를 형성하기 위해서 상기 제 1 변환기, 상기 제 2 변환기 및 상기 제 3 변환기를 사용하는 단계를 더 포함하는,
    단일 차동 변환기 코어를 형성하기 위한 방법.
22. 장치로서,
    제 1 변환기를 형성하기 위해서 제 1 코일과 제 2 코일 사이의 제 1 커플링을 제공하기 위한 수단;
    제 2 변환기를 형성하기 위해서 상기 제 2 코일과 제 3 코일 사이의 제 2 커플링을 제공하기 위한 수단; 및
    단일 차동 변환기 코어를 형성하기 위해서 상기 제 1 변환기 및 상기 제 2 변환기를 사용하기 위한 수단을 포함하고,
    상기 제 1 코일, 상기 제 2 코일 및 상기 제 3 코일은 상기 제 1 코일과 상기 제 3 코일 사이의 커플링을 최소화하기 위한, 집적 회로에 대한 레이아웃을 가지는,
    장치.
23. 제 22 항에 있어서,
    상기 제 1 코일, 상기 제 2 코일 및 상기 제 3 코일은 인덕터들인,
    장치.
24. 제 22 항에 있어서,
    상기 제 1 변환기 및 상기 제 2 변환기는 단일 차동 변환기 코어를 형성하는,
    장치.
    

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