KR20050051676A - 웨이퍼 아킹의 감소방법 - Google Patents

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Abstract

에칭 프로세스 동안에 웨이퍼 손상을 감소시키는 방법이 개시되어 있다. 많은 실시형태들 중 하나의 실시형태에서, 이 방법은 바이어스 전압을 각각의 하나 이상의 에칭 프로세스에 할당하는 단계, 및 상기 하나 이상의 에칭 프로세스 중 하나의 에칭 프로세스를 개시하기 전에, 상기 할당한 바이어스 전압을 생성하는 단계를 포함한다. 이 방법은 상기 하나 이상의 에칭 프로세스 중 하나의 에칭 프로세스를 개시하기 전에, 상기 할당한 바이어스 전압을 ESC 에 인가하는 단계를 더 포함한다. 상기 할당 바이어스 전압 레벨은 웨이퍼 아킹을 감소시킨다.

Description

웨이퍼 아킹의 감소방법{METHOD FOR REDUCING WAFER ARCING}
발명의 배경
1. 기술분야
본 발명은 웨이퍼 프로세스 방법에 관한 것으로, 더욱 자세하게는, 웨이퍼에 대한 효율적이고 비용 효과적인 에칭 동작에 관한 것이다.
2. 관련기술의 설명
근래 마이크로 칩 설계에서는, 칩 구조가 보다 복잡해지고 단일 칩에 대한 증가된 프로세스 단계 수로 되는 경향을 가진다. 더욱 자세하게는, 서로의 상부에 쌓여 올려지는 상호접속된 금속층들의 수가 과거에 비하여 계속해서 증가하고 있다. 이와 함께, 각각의 웨이퍼가 프로세스 동안에 겪는 플라즈마 프로세스 단계수 및 이에 더하여 각각의 웨이퍼의 열 및 전기적 스트레스 정도도 증가하고 있다. 이러한 칩 제조시의 증가된 복잡성의 결과로서, 디바이스 파괴의 원인으로 되는 플라즈마 유도 손상이 더욱 빈번하게 발생할 수 있으며 그에 따라 제조 웨이퍼 상에 수율손실이 발생한다.
통상적인 웨이퍼 에칭 동작에서는, 웨이퍼가 정전척 (ESC; electrostatic chuck) 에 고정유지되어,웨이퍼가 웨이퍼 에칭 동안에 이동하지 않는다. 종래의 동작에서는, 통상적으로 고전압이 ESC 의 전극들에 인가된다. 인가전압에 응답하여 전개되는 정전기는 웨이퍼와 ESC 사이에 인력을 생성한다. 그러나, 플라즈마가 가해지자 마자, 일반적으로, 웨이퍼 전위는 수십 RF 사이클 내에서 챔버벽들에 대하여 음의 값으로 구동된다. 또한, RF 전력 레벨들이 에칭 프로세스 동안에 변경되는 경우, 웨이퍼 전위는 통상적으로 RF 전력에서의 변화와 거의 동기하는 변화값으로 구동된다. 양측 극과 웨이퍼 간의 전압이 역전되는 것을 방지하기 위하여, 통상적으로, ESC 전력공급장치에 의해 관리되는 자동 바이어스 보상이 이용되고 있다. 이러한 보상 방법에서는, 양측 ESC 극 전류를 동일하게 하여, 2개의 극 전압의 중심점이 웨이퍼 표면과 동일한 전위로 구동된다. 그러나, ESC 전력공급장치가 너무 느려 예를 들어, 플라즈마 점화가 발생하는 경우 웨이퍼 표면 상의 고속의 전압변화를 따라갈 수 없기 때문에, 이 보상 방법은 웨이퍼 상에 아킹 (arcing) 을 발생시킬 수 있다.
도 1a 는 에칭 프로세스 동안에 발생할 수 있는 아킹 이벤트에 의해 손상되는 실리콘 웨이퍼 (12) 를 나타낸 것이다. 이 예에서, 표면 전위 (예를 들어, -1000V) 는 에칭 프로세스 동안 전자들에 의한 충격을 받는 웨이퍼의 상단면에서 발생한다. 반면, 기판전위 (예를 들어, OV) 는 실리콘 웨이퍼 (12) 의 기판에 발생한다. 따라서, 웨이퍼 (12) 의 절연체에 내장된 금속 구조체들이 표면 대 기판 전위 드롭의 개개의 전압 디바이더 (divider) 를 성립시키기 때문에, 절연성 웨이퍼 표면의 상단과 웨이퍼 기판 간의 전위차에 의해 아킹 (14) 이 웨이퍼 (12) 의 절연체에 내장된 금속 구조체들 간에 발생할 수 있다. 웨이퍼의 절연체 내에 인접한 금속 구조체들 간의 전위차가 그 절연체의 전기적 브레이크다운 강도를 초과하는 경우, 아킹이 발생하여, 절연층 내에 있는 구조체들의 손상 또는 파괴를 발생시킨다. 대부분의 경우, 웨이퍼 상의 오직 하나의 다이가 아킹에 의한 영향을 받은 경우에도 웨이퍼 전체를 이용할 수 없게 된다. 그 결과, 이러한 발생이 허용될 경우에도 웨이퍼 수율은 감소하고 웨이퍼 비용이 증가한다.
도 1b 는 플라즈마 점화 (42) 동안의 실시간 표면 전위를 나타내는 그래프 (40) 를 나타낸다. 그래프 (40) 는 안정상태 표면 전위 (48), 및 에칭 프로세스 동안의 에칭의 발생 때문에 ESC 전원공급장치의 바이어스 보상 회로가 구동될 때의 초기 기판 전위 (44) 를 나타낸다. 그래프 (40) 는 시간이 지남에 따라 표면전위 (42) 를 나타낸다. 초기 시간에서의 표면 전위 (42) 의 기울기는 매우 급격하여, 표면전위 (42) 가 안정상태 표면 전위 (48) 로 빠르게 증가한다. 따라서, 표면 전위 (42) 와 초기기판 전위 (44) 간에는 매우 큰 전압차 (46) 가 발생할 수 있다. 그러나, 이러한 환경에서는, 표면전위 (42) 는 ESC 전력공급장치의 보상회로에 대하여 너무 빠르게 증가한다. 따라서, 기판 전위는 표면전위 증가에 즉시 응답하여 조정될 수 없다. 따라서, 도 1a 을 참조하여 설명된 바와 같은 웨이퍼 아킹이 발생할 수 있고 이에 따라 웨이퍼가 손상되어, 웨이퍼 생산수율 및 효율이 감소한다.
따라서, 상이한 웨이퍼 에칭 스테이지에 대응하고 그 어떠한 에칭 프로세스도 적절하게 프로세스하는 상이한 바이어스 전압을 이용하여 종래기술의 문제를 극복하는 방법이 요구되며, 이러한 이용되는 바이어스 전압은 웨이퍼 아킹을 감소시킬 수 있다.
발명의 개요
대략적으로 설명하면, 본 발명은 웨이퍼 에칭 동작시 웨이퍼 아킹을 감소시키는 방법을 제공하여 상술한 문제를 해결한다. 본 발명은 프로세스, 장치, 시스템, 디바이스 또는 방법을 포함한 여러 방법으로 구현될 수 있다. 이하, 본 발명의 수개의 실시형태를 설명한다.
일 실시형태에서, 에칭 프로세스 동안에 웨이퍼 손상을 감소시키는 방법이 제공된다. 많은 실시형태 중 하나에서, 이 방법은 하나 이상의 에칭 프로세스 각각에 바이어스 전압을 할당하는 단계 및 상기 하나 이상의 에칭 프로세스 중 하나의 개시 이전에 할당 바이어스 전압을 생성하는 단계를 포함한다. 이 방법은 하나 이상의 에칭 프로세스 중 하나의 개시 이전에 정전척에 할당 바이어스 전압을 인가하는 단계를 더 포함한다. 이 할당 바이어스 전압 레벨은 웨이퍼 아킹을 감소시킨다.
또 다른 실시형태에서, 에칭 프로세스 동안에 웨이퍼 손상을 감소시키는 방법이 제공된다. 이 방법은 하나 이상의 바어이스 전압과 하나 이상의 에칭 프로세스 간의 결합을 포함하는 레시피 바이어스 테이블을 생성하는 단계를 포함하며, 여기서, 하나 이상의 에칭 프로세스 중 각각의 프로세스는 하나 이상의 바이어스 전압에 대응한다. 이 방법은 수행될 에칭 프로세스를 결정하는 단계, 및 레시피 테이블의 결합을 이용하여 대응 바이어스 전압과 에칭 프로세스를 매칭하는 단계를 포함한다. 이 방법은 에칭 프로세스에 대응하는 하나 이상의 바이어스 전압 중 하나를 생성하는 단계를 더 포함한다. 이 방법은 에칭 프로세스를 개시하기 전에 정전척 (ESC) 에 하나 이상의 바이어스 전압 중 하나를 인가하는 단계를 더 포함한다. 하나 이상의 바이어스 전압 중 하나는 에칭 프로세스 동안의 웨이퍼에서의 아킹을 감소시킨다.
또 다른 실시형태에서, 에칭 프로세스 동안에 웨이퍼 손상을 감소시키기 위한 바이어스 전압의 결정 방법이 제공된다. 이 실시형태에서, 방법은 수행될 에칭 프로세스를 결정하는 단계를 포함한다. 이 방법은 하나 이상의 바이어스 전압과 하나 이상의 에칭 프로세스 간의 결합을 포함하는 레시피 테이블의 결합을 이용하여 대응 바이어스 전압과 에칭 프로세스를 매칭하는 단계를 더 포함하며, 여기서, 하나 이상의 에칭 프로세스 중 각각의 프로세스는 하나 이상의 바이어스 전압에 대응한다.
또 다른 실시형태에서, 에칭 프로세스 동안에 웨이퍼 손상을 감소시키기 위한 바이어스 전압을 결정하는 프로그램 명령을 가진 컴퓨터 판독가능 매체가 제공되며, 여기서, 바이어스 전압 설정회로는, 전압 바이어스 생성기가 에칭 동안에 정전척 (ESC) 에 인가할 바이어스 전압을 결정하여, 웨이퍼 아킹을 감소시킨다. 또한, 컴퓨터 판독가능 매체는 수행될 에칭프로세스를 결정하기 위한 프로그램 명령을 포함한다. 또한, 컴퓨터 판독가능 매체는 하나 이상의 바이어스 전압과 하나 이상의 에칭 프로세스 간의 결합을 포함하는 레시피 테이블의 결합을 이용하여 대응 바이어스 전압과 에칭 프로세스를 매칭하기 위한 프로그램 명령을 포함하며, 하나 이상의 에칭 프로세스 중 각각의 프로세스는 하나 이상의 바이어스 전압에 대응한다.
본 발명은 많은 이점을 가진다. 가장 큰 이점으로는, 상이한 웨이퍼 에칭 프로세스들을, 정전척 (ESC) 에 인가되는 바이어스 전압과 연관시키는 방법을 수행하여, 바이어스 전압들이 각각의 특정 에칭 스테이지 이전에 특정 바이어스 전압으로 바람직하게 설정될 수 있다는 점이다. 이러한 방법에 의해, 웨이퍼의 표면과 기판 간에 상이한 전압 전위를 생성할 수 있는 각각의 에칭 프로세스가 보상될 수 있고 이에 의해 웨이퍼 아킹이 감소될 수 있다. 따라서, 특정 에칭 프로세스 단계에 대하여 ESC 에 인가되는 바이어스 전압을 조정 및 테일러링 (tailoring) 함으로써, 웨이퍼 아킹이 효과적인 방식으로 감소될 수 있다. 따라서, 바람직하게는, 이 방법은 다수의 에칭 화학 및 에칭 챔버 조건의 이용을 가능하게 하여, 상이한 에칭 동작들이 아킹 문제 없이 이용될 수 있다. 이는 보다 제어된 에칭 프로세스를 이루게 할 수 있다. 또한, 웨이퍼 손상이 현저하게 감소될 수 있기 때문에, 웨이퍼 수율 손실이 감소될 수 있다.
본 발명의 또 다른 태양 및 이점들을, 본 발명의 원리를 예를 들어 설명한, 첨부한 도면을 참조한 상세한 설명을 통하여 설명한다.
도면의 간단한 설명
본 발명은 첨부한 도면을 참조한 상세한 설명을 통하여 보다 쉽게 설명된다. 이 설명을 용이하게 하기 위하여, 유사한 구성요소는 유사한 부재번호를 나타낸다.
도 1a 는 에칭 프로세스 동안에 발생할 수 있는 아킹을 통하여 손상되는 실리콘 웨이퍼를 나타낸다.
도 1b 는 플라즈마 점화 동안에 실시간 표면 전위를 나타내는 그래프이다.
도 2 는 본 발명의 일 실시형태에 따라서 레시피 바이어스 테이블을 이용하여 전압 바이어스 제어를 하는 에칭 챔버를 나타낸다.
도 3 은 본 발명의 일 실시형태에 따라서 레시피 설정 신호를 생성하는 방법을 나타낸다.
도 4 는 본 발명의 일 실시형태에 따라서 레시피 설정 신호를 생성하는 방법을 나타내는 플로우차트를 나타낸다.
도 5 는 본 발명의 일 실시형태에 따라서 레시피 설정 신호의 생성을 정의하는 플로우차트를 나타낸다.
도 6 은 본 발명의 일 실시형태에 따라서 바이어스 전압을 설정하기 위한 회로를 나타낸다.
도 7 은 본 발명의 일 실시형태에 따라서 바이어스 전압을 설정하기 위한 추가 회로를 나타낸다.
도 8 은 본 발명의 일 실시형태에 따라서 바이어스 전압을 생성하기 위한 회로를 나타낸다.
도 9 는 본 발명의 일 실시형태에 따라서 바이어스 전압을 생성하기 위한 또 다른 회로를 나타낸다.
바람직한 실시형태에 대한 상세한 설명
본 발명은 에칭 과정 및 예를 들면, 성막과정과 같은 그 외의 과정 동안, 또는 플라즈마가 웨이퍼와 상호작용하고 바이어스 보상이 요구되는 프로세스에서는 언제든지 웨이퍼 아킹을 바람직하게 감소시키는 방법을 개시한다. 이하 설명에서는, 다수의 특정 세부사항을 설명하여 본 발명의 완전한 이해를 제공한다. 그러나, 본 발명은 이들 세부 사항 중 일부분 또는 전부분 없이도 수행할 수 있다. 그 외의 경우, 본 발명이 불필요하게 모호해지는 것을 피하기 위하여 잘 알려진 동작들은 설명하지 않는다.
통상적인 면에서, 본 발명은 구조체와 기판 간에 또는 구조체와 플라즈마 간에, 웨이퍼의 구조체들 간의 아킹을 현저하게 감소시키면서 에치 프로세스를 이용할 수 있는 방법에 대하여 교시한다. 이는 별도의 에칭 프로세스마다 바이어스 전압을 사전설정함으로서 수행될 수 있다. 각각의 별도의 에칭 프로세스는 상이한 바이어스 전압 전위들의 가능성을 생성할 수 있기 때문에, 상이한 대응 웨이퍼 에칭 프로세스를 정전척 (ESC) 에 인가될 바이어스 전압과 연관시킴으로써 각각의 특정 에칭 스테이지 이전에 바이어스 전압을 특정 바이어스 전압으로 바람직하게 설정할 수 있다. 이러한 방법으로, 웨이퍼의 표면과 기판 간의 전압차의 크기가 감소될 수 있으며, 이는 웨이퍼 아킹의 발생을 감소 또는 제거할 수 있다. 이러한 방법을 이용함으로써, 웨이퍼에서의 구조체들을 손상시킬 수 있는 아킹의 발생을 감소시키거나 제거할 수 있기 때문에, 웨이퍼 프로세스 동작들이 웨이퍼에 더 작은 손상을 주면서 수행될 수 있고 이에 의해 웨이퍼 제조에서의 수율을 보다 높게 발생시킬 수 있다.
도 2 는 본 발명의 일 실시형태에 따라서 레시피 바이어스 테이블 (128) 을 이용하여 전압 바이어스 제어를 하는 에칭 챔버 (100) 를 나타낸다. 이 실시형태에서, 에칭 챔버 (100) 는 챔버 (100) 내에서의 플라즈마를 생성하기 위한 급전 전극 (112) 과 접지 전극 (102) 을 포함한다. 또한, 챔버 (100) 는 무선 주파수 (RF) 생성기 (118) 를 포함한다. RF 전력은 당해기술분야에 알려진 메카니즘 내에서의 에칭 동작을 위한 플라즈마 (104) 를 생성한다. 당해기술에 알려진 바와 같이, 상이한 "레시피"들은 에칭 동작에 의존하여 이용될 수 있다. 여기에 설명된 장치 및 방법은 적절한 어떤 레시피 및 적절한 어떤 수의 레시피와 함께 이용되어, 웨이퍼 (106) 를 손상시킬 수 있는 아킹을 감소시킬 수 있다.
또한, 일 실시형태에서, 에칭챔버 (100) 는 에칭 동작 동안에 웨이퍼 (106) 를 제자리에 유지시킬 수 있는 레이어 (109), 전극 (110, 111) 및 RF 급전 전극 (112) 을 포함할 수 있는 정전척 (ESC; 108) 을 포함한다. ESC (108) 내에는, 전극 (110 및 111) 이 포함된다. 전극 (110 및 111) 은 전압 라인 (114 및 116) 을 통하여 바이어스 전압 생성기 (120) 에 각각 접속된다. ESC (108) 는 베이스 (112) 상에 배치된다. 일 실시형태에서, ESC (108) 의 레이어 (109) 는 누설가능한 절연재료로 이루어져, 전극 (110 및 111) 이 각각 전기적으로 준절연되어, 클램프 및 바이어스 전압이 전압 라인 (114 및 116) 에 인가되는 경우 누설 커패시터들을 생성한다. 준절연재료는 전극들을 서로 준절연시켜 이들과 기판 간의 전압 드롭을 유지시킬 수 있는 적절한 어떤 재료도 될 수 있다. 일 실시형태에서, 준절연재료는 DC 준절연 세라믹의 적절한 어떤 종일 수 있다. RF 급전전극은 예를 들면, 알루미늄, 스테인레스 스틸과 같은 적절한 어떤 재료일 수 있다.
일 실시형태에서, 바이어스 전압의 레벨 (또한, 바이어스 전압레벨로 알려짐) 은 레시피 바이어스 테이블 (128) 에 의해 결정될 수 있다. 레시피 바이어스 테이블 (128) 은 하나 이상의 전압 레벨과 하나 이상의 에칭 프로세스 간의 결합들을 포함한다. 따라서, 특정 에칭 프로세스가 특정 바이어스 전압 레벨에 대응한다. 또한, 특정 바이어스 전압 레벨은 다수의 에칭 프로세스에 대응할 수 있다. 실제로, 레시피 바이어스 테이블 (128) 에 포함된 각각의 에칭 프로세스는 전압 라인 (114 및 116) 을 통하여 ESC (108) 에 인가되는 전압을 제어하여 각각의 에칭 프로세스 동안에 웨이퍼 아킹을 감소시키는 대응 바이어스 전압 레벨을 포함한다.
각각의 에칭 프로세스는 특정 "레시피"를 이용한다. 여기에 설명된 방법은 적절한 어떤 종류의 레시피도 이용할 수 있다. 레시피는 에칭이 발생하는 한 세트의 조건이다. 예를 들면, 특정 에칭 레시피는 특정 압력, 화학, 전력레벨 등의 이용을 포함할 수 있다. 따라서, 에칭 프로세스에 의존하여, 그에 따라 레시피에 의존하여, 상이한 전압차들이 웨이퍼 표면과 웨이퍼 기판 간에 존재할 수 있다. 그 결과, 특정 바이어스 전압은 특정 에칭 동작에 대하여 이용될 수 있으며, 이에 의해 특정 에칭 동작에 대한 바이어스 전압을 테일러링하여 웨이퍼 아킹을 감소시킬 수 있다. 상이한 바이어스 전압들을 에칭 프로세스에 이용되는 상이한 레시피에 할당할 수도 있다. 레시피 바이어스 테이블 (128) 은 소프트웨어 또는 하드웨어 내에 내장될 수도 있다. 따라서, 대응 에칭 프로세스에 대한 특정 바이어스 전압 레벨을 계산하여, 웨이퍼 에칭 프로세스를 최적화할 수 있다.
특정 에칭 프로세스에 대한 바이어스 전압 레벨을 결정한 후, 레시피 설정 신호가 바이어스 전압 설정 회로 (124) 로 전송된다. 바이어스 전압 설정회로 (124) 는 바이어스 전압 생성기 (120) 를 관리하여 바이어스 전압을 생성한다. 일 실시형태에서, 바이어스 전압 설정회로 (124) 는 디지털 레시피 설정 신호를 아날로그 전압으로 변환하는 디지털/아날로그 변환기를 포함할 수 있다.
도 3 은 본 발명의 일 실시형태에 따라서 레시피 설정 신호를 생성하는 방법을 나타낸 것이다. 일 실시형태에서, 바이어스 전압 설정코드 (212) 는 특정 에칭 동작에 이용되어질 레시피 바이어스 테이블 (128) 및 프로세스를 수신한다. 일 실시형태에서, 특정 에칭 동작은 스테이지-1 (202), 스테이지-2 (204), 스테이지-3 (206) 및 스테이지-4 (208) 를 포함한다. 일 실시형태에서, 스테이지-1 은 프로세스-1 을 이용하고 스테이지-2 는 프로세스-3 을 이용하고 스테이지-3 은 프로세스-1 을 이용하고 스테이지-4 는 프로세스-2 및 프로세스-1 을 이용한다. 여기에 설명된, 웨이퍼 아킹을 감소 또는 제거하도록 전압 바이어스를 설정하는 방법은 어떤 적절한 형태의 에칭 동작 수를 이용할 수 있다. 또한, 여기에 설명된, 웨이퍼 아킹을 감소시키는 방법은 적절한 어떤 수 또는 형태의 프로세스를 가질 수 있는 적절한 어떤 에칭 동작에도 이용될 수 있다.
바이어스 전압 설정코드 (212) 는 각각의 스테이지 (202, 204, 206 및 208) 를 검사하여 어떤 프로세스들이 각각의 스테이지들에 이용될지를 결정한다. 이후, 레시피 바이어스 테이블 (128) 을 이용하여, 바이어스 전압 설정 코드 (212) 가 대응 바이어스 전압 레벨과 각각의 프로세스를 매칭시킬 수 있다. 따라서, 모든 프로세스들에 대하여 대응 바이어스 전압 레벨이 식별되고 전압 세트 (216) 가 생성되어, 수행된 각각의 프로세스 마다 수정된 바이어스 전압 레벨이 이용된다. 따라서, 이 전압세트 (216) 는 레시피 설정 신호 (126) 로 통합되어, 도 2 를 참조하여 설명된 바와 같이 바이어스 전압 설정 회로로 전송된다.
도 4 는 본 발명의 일 실시형태에 따라서 레시피 설정 신호를 생성하는 방법을 나타내는 플로우차트 (300) 를 나타낸다. 도 3 을 참조하여 설명된 바와 같이, 플로우차트 (300) 는 일 실시형태에서 레시피 설정 신호 (126) 인 레시피 설정신호를 생성하는 동작 302 으로 시작한다. 일 실시형태에서, 동작 302 은 도 3 을 참조하여 설명된 바와 같은 바이어스 전압 설정 코드 (312) 이다. 레시피 설정 신호는 웨이퍼 에칭 동작의 스테이지(들)을 구성하는 프로세스들에 대응하는 전압세트를 포함한다. 이 방법은 웨이퍼 표면 전위와 웨이퍼 기판 전위 간의 전압차들을 감소시키기 때문에, 프로세스마다 특정 바이어스 전압을 가짐으로써, 아킹이 발생하기 쉬울 수 있는 각각의 프로세스에 대하여 최적의 전압 레벨을 이용할 수 있다. 일 실시형태에서, 레시피 바이어스 테이블은 바이어스 전압과 각각 관련된 특정 에칭 프로세스의 일부 스테이지(들)에 이용되는 하나 이상의 프로세스를 포함한다. 이러한 방법으로, 특정 프로세스는 바이어스 전압이 ESC 에 인가되는 경우의 웨이퍼 아킹을 감소 또는 제거할 수 있는 특정 바이어스 전압에 대응한다.
동작 302 이후, 이 방법은 동작 (304) 으로 진행하여, 에칭 프로세스에 대응하는 바이어스 전압으로 전극들을 설정한다. 일 실시형태에서, 전극 (110 및 111) 은 도 2 를 참조하여 설명된 바와 같이, 에칭 챔버에서의 수행될 에칭 프로세스에 대응하는 전압레벨로 설정될 수 있다. 이용되는 전압 레벨은 레시피 설정 신호에 의해 표시된 바와 같이 결정될 수 있으며, 이에 의해 웨이퍼가 ESC 에 부착될 수 있고 아킹이 감소되거나 제거될 수 있다. 그 결과, 기판 전위를 웨이퍼 표면전위에 보다 근접하도록 조정하는 상이한 전압 바이어스 레벨들을, 웨이퍼 에칭 동작에 이용되는 각각의 프로세스마다 이용할 수 있다.
이후, 동작 306 은 에칭 프로세스를 수행한다. 일 실시형태에서, 바이어스 전압이 에칭 프로세스에 대하여 설정되는 경우, 그 에칭 프로세스가 웨이퍼 아킹의 문제없이 진행할 수 있다. 이는 웨이퍼 표면과 웨이퍼 기판 사이에 바이어스 전압이 전압 전위차를 감소시키기 때문에 발생할 수 있다. 에칭 또는 성막 프로세스의 적절한 어떤 형태도, 예를 들어, 예를 들면, 저유전율 유전체 (low-k dielectric), 무기 유전체 등의 에칭과 같은 것을 수행할 수 있다.
동작 306 이후, 이 방법은 동작 308 으로 이동하며, 여기서, 수행될 에칭 프로세스가 더 있는지를 결정한다. 수행될 에칭 프로세스가 더 있는 경우, 이 방법은 동작 (304, 306 및 308) 을 반복한다. 만약 에칭 프로세스가 더 없는 경우, 이 방법은 종료한다.
도 5 는 본 발명의 일 실시형태에 따라서 레시피 설정 신호의 생성을 정의하는 플로우차트 (302) 를 나타낸다. 이 플로우차트 (302) 는 레시피 바이어스 테이블을 생성하는 동작 (402) 으로 시작한다. 일 실시형태에서, 동작 (402) 은 특정 바이어스 전압을 가진 각각의 에칭 프로세스들 간의 결합을 포함하는데, 여기서, 특정 바이어스 전압은 웨이퍼 아킹을 감소시키는 바이어스 보상 전압을 찾도록 미리 검사된다. 대응 바이어스 보상 전압과 프로세스를 연관시킨 다음 그 데이터를 저장함으로써, 이들 결합을 이용하여 적절한 어떤 에칭 프로세스 또는 어떤 에칭 프로세스 그룹에 대한 최적의 바이어스 보상 전압을 결정할 수 있다.
동작 402 을 수행한 다음, 이 방법은 어떤 에칭 프로세스(들)이 이용되는 지를 결정하는 동작 404 으로 진행한다. 여기서, 수행되어질 에칭 프로세스는 적절한 어떤 방법으로 저장되거나 입력된다. 일 실시형태에서, 프로세스들은 도 3 을 참조하여 설명된 바와 같이, 바이어스 전압 설정 코드 (212) 에 의해 검색되도록 저장부에 위치된다. 이 바이어스 전압 코드는 적절한 어떤 형태의 저장 장치로부터도 프로세스들을 획득할 수 있다.
동작 406 은 레시피 바이어스 테이블에 포함된 바와 같이 에칭 프로세스(들) 과 대응 바이어스 전압(들)을 매칭시킨다. 일 실시형태에서, 에칭 스테이지는 에칭 동작에 이용되는 하나의 스테이지이다. 어떤 에칭 동작에서는, 하나 이상의 프로세스와 하나 이상의 에칭 스테이지가 존재할 수 있다. 각각의 프로세스들은 상이한 웨이퍼 표면과 웨이퍼 기판 전위들을 발생시킬 수 있는 특정 레시피를 이용한다. 따라서, 특정 프로세스에 대하여 특정 바이어스 전압 레벨을 이용함으로써 웨이퍼 아킹을 방지할 수 있다.
동작 406 이후, 이 방법은 레시피 설정 신호에서의 각각의 에칭 프로세스(들)에 대한 대응 바이어스 전압을 포함하는 동작 408 으로 진행한다. 일 실시형태에서, 전압 바이어스 레벨들이 각각의 에칭 스테이지에서의 각각의 에칭 프로세스 마다 결정되는 경우, 이 데이터는 도 3 을 참조하여 설명된 바와 같이, 데이터를 이용하여 바이어스 전압 생성기 (120) 를 관리할 수 있는 바이어스 전압 설정 회로로 설정되어질 레시피 설정 신호에 통합된다.
도 6 내지 도 9 는 바이어스 전압을 설정하고 생성하는데 이용될 수 있는 예시적인 회로를 나타낸다. 아래 도시된 회로는 단지 그 성질이 예를 들기 위한 것이며, 여기에 설명된 본 발명의 방법을 이용할 수 있는 한, 적절한 어떤 형태의 하드웨어 또는 소프트웨어로도 구현될 수 있다.
도 6 은 본 발명의 일 실시형태에 따라서 바이어스 전압을 설정하기 위한 회로 (500) 를 나타낸 것이다. 일 실시형태에서, 회로 (500) 는 (소프트웨어로부터의) 외부 바이어스 제어를 가능하게 하는 핀 (1 및 14) 을 포함한다. 핀 (8) 은 바이어스 전압값에 대하여 입력되는 바이어스 전압 세트포인트일 수 있다. 이 값은 소프트웨어로부터 디지털/아날로그 변환기 (DAC) 를 통하여 나올 수 있다.
도 7 은 본 발명의 일 실시형태에 따라서 바이어스 전압을 설정하기 위한 추가 회로 (600) 를 나타낸 것이다. 일 실시형태에서, 회로 (600) 는 도 6 을 참조하여 설명된 회로 (500) 로부터 외부 바이어스 세트포인트들을 수신하여 바이어스 전압 세트포인트를 생성하도록 구성된다. 이 실시형태에서, 외부 바이어스 전압 세트포인트는 예를 들면, 일 실시형태에서 도 3 을 참조하여 설명된 바와 같은 바이어스 전압 설정 코드와 같은 소프트웨어로부터 유도된다.
도 8 은 본 발명의 일 실시형태에 따라서 바이어스 전압을 생성하기 위한 회로 (700) 를 나타낸 것이다. 일 실시형태에서, 회로 (700) 는 도 7 을 참조하여 설명된 바와 같은 회로 (600) 로부터의 바이어스 세트포인트의 입력을 수신하고 2중 바이어스 구동값을 생성하도록 구성된다.
도 9 는 본 발명의 일 실시형태에 따라서 바이어스 전압을 생성하기 위한 추가 회로 (800) 를 나타낸 것이다. 일 실시형태에서, 회로 (800) 는 도 8 을 참조하여 설명된 바와 같은 회로 (700) 로부터 수신되는 2중 바이어스 구동 입력들을 이용하여 일 실시형태에서 도 2 를 참조하여 설명된 바와 같은 라인 (110 및 111) 에 대한 바이어스 전압들을 생성하도록 구성된다.
본 발명을 수개의 바람직한 실시형태를 통하여 설명하였지만, 도면과 상술한 상세한 설명부를 이용하여 본 발명의 여러 변형물, 부가물, 대체물 및 등가물 등을 구현할 수 있다. 따라서, 본 발명은 이와 같은 모든 변형물, 부가물, 대체물 및 등가물 등이 본 발명의 범위내에 있는 한 이들을 모두 포함한다.

Claims (23)

  1. 에칭 프로세스 동안에 웨이퍼 손상을 감소시키는 방법으로서,
    바이어스 전압을 각각의 하나 이상의 에칭 프로세스에 할당하는 단계;
    상기 하나 이상의 에칭 프로세스 중 하나의 에칭 프로세스를 개시하기 전에, 상기 할당한 바이어스 전압을 생성하는 단계; 및
    상기 하나 이상의 에칭 프로세스 중 하나의 에칭 프로세스를 개시하기 전에, 상기 할당한 바이어스 전압을 ESC (정전척; electrostatic chuck) 에 인가하는 단계를 포함하며,
    상기 할당 바이어스 전압 레벨은 웨이퍼 아킹을 감소시키는, 웨이퍼 손상의 감소방법.
  2. 제 1 항에 있어서,
    상기 에칭 프로세스는 저유전율 유전체 (low-k dielectric) 의 에칭을 포함하는, 웨이퍼 손상의 감소방법.
  3. 제 1 항에 있어서,
    상기 할당하는 단계는 상기 하나 이상의 에칭 프로세스 동안에 웨이퍼 아킹을 감소시키는 바이어스 전압을 결정하는 단계를 포함하는, 웨이퍼 손상의 감소방법.
  4. 제 1 항에 있어서,
    상기 할당한 바이어스 전압을 생성하는 단계는,
    이용될 특정 에칭 프로세스를 결정하는 단계;
    상기 특정 에칭 프로세스와 상기 할당한 바이어스 전압을 매칭시키는 단계; 및
    상기 할당한 바이어스 전압을 포함하는 레시피 설정 신호를 생성하는 단계를 포함하는, 웨이퍼 손상의 감소방법.
  5. 제 1 항에 있어서,
    상기 할당한 바이어스 전압을 인가하는 단계는, 상기 할당한 바이어스 전압을 상기 ESC 의 전극들에 인가하는 단계를 포함하는, 웨이퍼 손상의 감소방법.
  6. 제 1 항에 있어서,
    상기 바이어스 전압은 웨이퍼 표면과 웨이퍼 기판 간의 전압전위를 감소시키는, 웨이퍼 손상의 감소방법.
  7. 제 1 항에 있어서,
    상기 하나 이상의 에칭 프로세스에 할당한 상기 바이어스 전압은, 레시피 바이어스 테이블에 저장되는, 웨이퍼 손상의 감소방법.
  8. 제 1 항에 있어서,
    상기 하나 이상의 에칭 프로세스 중 하나의 에칭 프로세스를 수행하는 단계를 더 포함하는, 웨이퍼 손상의 감소방법.
  9. 에칭 프로세스 동안에 웨이퍼 손상을 감소시키는 방법으로서,
    하나 이상의 바이어스 전압과 하나 이상의 에칭 프로세스 간의 결합을 포함하는 레시피 바이어스 테이블을 생성하는 단계로서, 상기 하나 이상의 에칭 프로세스 중 각각의 에칭 프로세스는 상기 하나 이상의 바이어스 전압에 대응하는, 상기 생성하는 단계;
    수행될 에칭 프로세스를 결정하는 단계;
    상기 레시피 테이블의 결합을 이용하여 상기 에칭 프로세스와 대응 바이어스 전압을 매칭시키는 단계;
    상기 에칭 프로세스에 대응하는 상기 하나 이상의 바이어스 전압 중 하나의 바이어스 전압을 생성하는 단계; 및
    상기 에칭 프로세스를 개시하기 전에, 상기 하나 이상의 바이어스 전압 중 하나의 바이어스 전압을 ESC 에 인가하는 단계를 포함하며,
    상기 하나 이상의 바이어스 전압 중 하나의 바이어스 전압은 상기 에칭 프로세스 동안에 웨이퍼에서의 아킹을 감소시키는, 웨이퍼 손상의 감소방법.
  10. 제 9 항에 있어서,
    상기 에칭 프로세스는 저유전율 유전체의 에칭을 포함하는, 웨이퍼 손상의 감소방법.
  11. 제 9 항에 있어서,
    상기 레시피 테이블은 소프트웨어에 저장되는, 웨이퍼 손상의 감소방법.
  12. 제 9 항에 있어서,
    상기 할당한 바이어스 전압을 인가하는 단계는, 상기 할당한 바이어스 전압을 상기 ESC 의 전극들에 인가하는 단계를 포함하는, 웨이퍼 손상의 감소방법.
  13. 제 9 항에 있어서,
    상기 바이어스 전압은 웨이퍼 표면과 웨이퍼 기판 간의 전압전위를 감소시키는, 웨이퍼 손상의 감소방법.
  14. 제 9 항에 있어서,
    상기 에칭 프로세스를 수행하는 단계를 더 포함하는, 웨이퍼 손상의 감소방법.
  15. 제 9 항에 있어서,
    상기 바이어스 전압은 상기 ESC 내부에 배치된 전극들을 통하여 상기 ESC 에 인가되는, 웨이퍼 손상의 감소방법.
  16. 제 9 항에 있어서,
    상기 ESC 는 세라믹 재료를 포함하는, 웨이퍼 손상의 감소방법.
  17. 에칭 프로세스 동안에 웨이퍼 손상을 감소시키기 위한 바이어스 전압을 결정하는 방법으로서,
    수행할 에칭 프로세스를 결정하는 단계; 및
    하나 이상의 바이어스 전압과 하나 이상의 에칭 프로세스 간의 결합을 포함하는 레시피 테이블의 결합을 이용하여 상기 에칭 프로세스와 대응 바이어스 전압을 매칭시키는 단계로서, 상기 하나 이상의 에칭 프로세스 중 각각의 에칭 프로세스는 상기 하나 이상의 바이어스 전압에 대응하는, 상기 매칭시키는 단계를 포함하는, 바이어스 전압의 결정방법.
  18. 제 17 항에 있어서,
    상기 에칭 프로세스는 저유전율 유전체의 에칭을 포함하는, 바이어스 전압의 결정방법.
  19. 제 17 항에 있어서,
    상기 레시피 테이블은 소프트웨어에 저장되는, 바이어스 전압의 결정방법.
  20. 제 17 항에 있어서,
    상기 바이어스 전압은 웨이퍼 표면과 웨이퍼 기판 간의 전압전위를 감소시키는, 바이어스 전압의 결정방법.
  21. 웨이퍼 손상을 감소시키기 위한 바이어스 전압을 결정하는 프로그램 명령을 갖되, 바이어스 전압 설정회로는 에칭 동안에 웨이퍼 아킹을 감소시키기 위하여 전압 바이어스 생성기가 ESC 에 인가할 바이어스 전압을 결정하는, 컴퓨터 판독가능 매체로서,
    수행할 에칭 프로세스를 결정하는 프로그램 명령; 및
    하나 이상의 바이어스 전압과 하나 이상의 에칭 프로세스 간의 결합을 포함하는 레시피 테이블의 결합을 이용하여 상기 에칭 프로세스와 대응 바이어스 전압을 매칭시키는 프로그램 명령으로서, 상기 하나 이상의 에칭 프로세스 중 각각의 에칭 프로세스는 상기 하나 이상의 바이어스 전압에 대응하는, 상기 매칭시키는 프로그램 명령을 포함하는, 컴퓨터 판독가능 매체.
  22. 제 21 항에 있어서,
    상기 에칭 프로세스는 저유전율 유전체의 에칭을 포함하는, 컴퓨터 판독가능 매체.
  23. 제 21 항에 있어서,
    상기 바이어스 전압은 웨이퍼 표면과 웨이퍼 기판 간의 전압전위를 감소시키는, 컴퓨터 판독가능 매체.
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