CN101404245B - 减小晶片弧化的方法 - Google Patents
减小晶片弧化的方法 Download PDFInfo
- Publication number
- CN101404245B CN101404245B CN2008101749712A CN200810174971A CN101404245B CN 101404245 B CN101404245 B CN 101404245B CN 2008101749712 A CN2008101749712 A CN 2008101749712A CN 200810174971 A CN200810174971 A CN 200810174971A CN 101404245 B CN101404245 B CN 101404245B
- Authority
- CN
- China
- Prior art keywords
- bias voltage
- etch process
- bias
- wafer
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims abstract description 118
- 230000008569 process Effects 0.000 claims abstract description 75
- 238000005530 etching Methods 0.000 claims abstract description 38
- 230000006378 damage Effects 0.000 claims abstract description 16
- 235000012431 wafers Nutrition 0.000 claims description 73
- 239000000758 substrate Substances 0.000 claims description 18
- 229910052751 metal Inorganic materials 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 5
- 230000008878 coupling Effects 0.000 claims description 3
- 238000010168 coupling process Methods 0.000 claims description 3
- 238000005859 coupling reaction Methods 0.000 claims description 3
- 230000015556 catabolic process Effects 0.000 claims description 2
- 229910010293 ceramic material Inorganic materials 0.000 claims 1
- 230000000977 initiatory effect Effects 0.000 abstract 2
- 238000005516 engineering process Methods 0.000 description 25
- 230000008859 change Effects 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- FFBHFFJDDLITSX-UHFFFAOYSA-N benzyl N-[2-hydroxy-4-(3-oxomorpholin-4-yl)phenyl]carbamate Chemical compound OC1=C(NC(=O)OCC2=CC=CC=C2)C=CC(=C1)N1CCOCC1=O FFBHFFJDDLITSX-UHFFFAOYSA-N 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000009472 formulation Methods 0.000 description 2
- 230000001965 increasing effect Effects 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 230000009466 transformation Effects 0.000 description 2
- 238000000844 transformation Methods 0.000 description 2
- 239000004411 aluminium Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000005513 bias potential Methods 0.000 description 1
- 239000003153 chemical reaction reagent Substances 0.000 description 1
- 230000004087 circulation Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000005686 electrostatic field Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000003550 marker Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000008450 motivation Effects 0.000 description 1
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910001220 stainless steel Inorganic materials 0.000 description 1
- 239000010935 stainless steel Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
- H01L21/67017—Apparatus for fluid treatment
- H01L21/67063—Apparatus for fluid treatment for etching
- H01L21/67069—Apparatus for fluid treatment for etching for drying etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6831—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using electrostatic chucks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
- H01J2237/02—Details
- H01J2237/0203—Protection arrangements
- H01J2237/0206—Extinguishing, preventing or controlling unwanted discharges
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Drying Of Semiconductors (AREA)
- Plasma Technology (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
Abstract
提供一种用于减小在蚀刻工艺期间的晶片损伤的方法。在许多实施例的其中之一中，该方法包括对至少一个蚀刻工艺中的每一个分配偏压，并在至少一个蚀刻工艺中的其中之一开始之前产生所分配的偏压。该方法还包括在至少一个蚀刻工艺的其中之一开始之前将所分配的偏压施加于晶片卡盘，所分配的偏压电平减小晶片弧化。
Description
本发明申请是本发明申请人于2003年9月24日提交的、申请号为03825479.4、发明名称为“减小晶片弧化的方法”的发明申请的分案申请。
技术领域
本发明涉及晶片处理方法，且更为具体地，涉及高效率且成本有效的晶片蚀刻操作。
背景技术
现代微芯片设计已经趋向于更加复杂的芯片结构并趋于增加用于单个芯片的处理步骤的数量。特别地，相互叠置于顶部的互连金属层的数量已经连续超出了过去。由此，等离子体处理步骤的数量以及在其处理期间每个晶片引起的热静电强度的量也增加。作为这种增强芯片制造复杂性的结果，等离子体引起的损伤会出现得更加频繁，导致器件损坏，且因此，导致成品晶片产量降低。
在通常的晶片蚀刻操作中，晶片由静电卡盘(ESC)夹持以便于晶片在晶片蚀刻操作期间不移动。在现有技术的操作下，通常将高电压施加于BSC的电极。响应于所施加的电压而产生的静电场在晶片与ESC之间产生吸引力。然而，一旦轰击等离子体，通常在几打RF循环内就将晶片电势相对于室壁驱动到负值。此外，当RF功率电平在蚀刻工艺期间改变时，晶片电势被驱动到改变的值，一般与RF功率的改变几乎同步.为了避免打破两极与晶片之间的平衡，通常利用由ESC电源控制的自动偏压补偿。在该补偿方法中，通过使两个ESC极电流均衡，来将两极电压的中心点驱动到与晶片表面相同的电势。然而，这会导致晶片上的弧化(arcing)，因为ESC电源太慢以至于无法快速跟随例如在等离子体点火期间出现的晶片表面上的电压变化。
图1A示出由在蚀刻工艺期间发生的弧化事件损伤的硅晶片12.在该实例中，在蚀刻工艺期间，在由电子轰击的晶片的顶表面处产生表面电势(例如-1000V)。另一方面，衬底电势(例如0V)存在于硅晶片12的衬底中。因此，由于电介质晶片表面的顶部与晶片衬底之间的电势差，在嵌入晶片12的电介质中的金属结构之间会发生弧化14，因为它们建立了不同的表面至衬底电压降的分压器。当在晶片的电介质内的相邻金属结构之间的电压差超过该电介质的电击穿强度时，会发生弧化，导致电介质层内的结构损伤或破坏.在大多数情况中，即使少到晶片上仅有一个管芯会受到弧化的影响，这也将导致晶片不能用。
图1B示出显示出在等离子体点火期间的实时表面电势的图表40。图表40示出恒稳态表面电势48和初始衬底电势44，该初始衬底电势44由ESC电源的偏压补偿电路驱动的同时出现在蚀刻工艺期间。图表40示出随着时间进行的表面电势42。早期的表面电势42的斜率极陡，以便于表面电势42快速增加到恒稳态的表面电势48.因此，在表面电势42与初始衬底电势44之间会极快速地出现非常大的电压差46。不幸的是，在这种情形下，由于ESV电源的补偿电路，表面电势42快速增加。因此不能及时地响应于表面电势的增加来调节衬底电势。因此，会出现参考图1A所描述的晶片弧化，由此损伤晶片并降低晶片的产量和效益。
因此，需要通过利用相应于不同的晶片蚀刻阶段和工艺的不同偏压来克服现有技术问题的方法，以便于在任何适当的蚀刻工艺中，所利用的偏压可以减小晶片弧化。
发明内容
一般地说，本发明通过提供用于减小在晶片蚀刻操作中的晶片弧化的方法来满足这些需求。应该意识到可以以包括工艺、设备、系统、器件或方法的许多方式来实现本发明。下面描述本发明的几个发明性实施例。
在一个实施例中，提供一种用于减小在蚀刻工艺期间的晶片损伤的方法.在许多实施例的其中一个中，该方法包括：对至少一个蚀刻工艺的每一个分配偏压；并在至少一个蚀刻工艺的其中之一开始之前产生所分配的偏压.该方法还包括在至少一个蚀刻工艺的其中之一开始之前将所分配的偏压施加到静电卡盘。所分配的偏压电平减小晶片弧化。
在另一实施例中，提供一种用于减小在蚀刻工艺期间的晶片损伤方法。该方法包括产生包括至少一个偏压与至少一个蚀刻工艺之间的关联的配方偏置表，其中至少一个蚀刻工艺中的每一个相应于至少一个偏压。该方法还包括：确定要执行的蚀刻工艺；并通过利用配方表中的关联来将蚀刻工艺与相应的偏压相匹配。该方法进一步包括产生相应于该蚀刻工艺的至少一个偏压的其中之一。该方法还包括在蚀刻工艺开始之前将至少一个偏压的其中之一施加到静电卡盘(ESC)。至少一个偏压的其中之一减小在蚀刻工艺期间的晶片弧化。
在又一实施例中，提供一种确定用于减小在蚀刻工艺期间的晶片损伤的偏压的方法。在该实施例中，该方法包括确定要执行的蚀刻工艺。该方法还包括通过利用配方表中的关联来将蚀刻工艺与相应的偏压匹配，该配方表包括至少一个偏压与至少一个蚀刻工艺之间的关联，其中至少一个蚀刻工艺中的每一个相应于至少一个偏压。
在另一实施例中，提供一种计算机可读介质，该介质具有用于确定用于减小晶片损伤的偏压的程序指令，其中偏压设定电路确定在蚀刻期间电压偏置发生器施加到静电卡盘(ESC)以减小晶片弧化的偏压。该计算机可读介质包括用于确定要执行的蚀刻工艺的程序指令。该计算机可读介质还包括用于通过利用配方表中的关联来将蚀刻工艺与相应的偏压匹配的程序指令，该配方表包括至少一个偏压与至少一个蚀刻工艺之间的关联，至少一个蚀刻工艺中的每一个相应于至少一个偏压。
本发明的优点有很多。最显著地，通过发明将施加于静电卡盘(ESC)的偏压与不同的晶片蚀刻工艺相关联的方法，在每一特定的蚀刻阶段之前，可以智能地将偏压设置为特定的偏压。这样，可以补偿会在晶片表面与衬底之间产生不同电压电势的每一蚀刻工艺，由此减小晶片弧化。因此，通过调节并使施加于ESC的偏压适合于每一个特定蚀刻工艺步骤，可以以有效方式减小晶片弧化。因此，有利地，该方法使得能够利用多种蚀刻化学试剂和蚀刻室条件，以便于可以使用不同的蚀刻操作而没有弧化问题。这会导致更多的受控的蚀刻工艺。此外，由于可以显著地减小晶片损伤，所以可以减小晶片产量的损失。
根据下面的详细说明，结合附图，本发明的其他方案和优点将变得显而易见，以举例的方式示出本发明的原则。
附图说明
通过结合附图的下述详细说明，将更加容易理解本发明。为了方便说明，相同的参考标记表示相同的结构元件。
图1A示出通过在蚀刻工艺期间可能出现的弧化而损伤的硅晶片。
图1B示出显示出在等离子体点火期间的实时表面电势的图.
图2示出根据本发明一个实施例的具有利用配方偏置表的电压偏置控制的蚀刻室。
图3示例说明根据本发明一个实施例的产生配方设定信号的方法.
图4示出显示出根据本发明一个实施例的用于产生配方设定信号的方法的流程图。
图5示出显示出根据本发明一个实施例的限定配方设定信号产生的流程图。
图6示例说明根据本发明一个实施例的设定偏压的电路。
图7示出根据本发明一个实施例的用于设定偏压的另一电路.
图8示出根据本发明一个实施例的用于产生偏压的电路.
图9示例说明根据本发明一个实施例的用于产生偏压的另一电路。
具体实施方式
本发明公开了一种智能地减小在蚀刻工艺以及其它工艺期间的晶片弧化的方法，这些工艺诸如，例如沉积工艺或每当有其中等离子体与晶片相互作用且需要偏压补偿的工艺。在下述说明中，阐述大量的具体细节以便于提供对本发明的透彻理解.然而，应该理解本领域普通技术人员可以不采用这些具体细节的一些或全部来实践本发明。在其他情况下，不详细描述非常公知的工艺操作，以便于不会不必要地混淆本发明。
概括地，本发明涉及方法，由此可以利用显著减小晶片结构之间、结构与衬底之间或结构与等离子体之间弧化的蚀刻工艺。这通过对每一分离的蚀刻工艺预置偏压来实现。由于通过将施加于静电卡盘(ESC)的偏压与不同的相应晶片蚀刻工艺相关联，每一分离的蚀刻工艺会产生不同偏压电势的可能性，所以可以在每一特定蚀刻阶段之前智能地将偏压设置为特定的偏压。这样，可以减小晶片表面与衬底之间电压差的幅度，这可以减少或消除晶片弧化的发生。通过采用这种方法，可以使晶片处理操作更小地损伤晶片，且由此产生更高的晶片制造产量，因为减小或根除了可能损伤晶片结构的弧化的发生。
图2示出根据本发明的一个实施例的具有利用配方偏置表128的电压偏置控制的蚀刻室100。在该实施例中，蚀刻室100包括加电电极112和接地电极102，以在室100内产生等离子体.室100还包括射频(RF)发生器118。RF功率根据本领域普通技术人员公知的机理产生用于蚀刻操作的等离子体104。如本领域中所公知的，取决于蚀刻操作可以利用不同的“配方”。应该意识到本文中所描述的设备和方法可以与任何适合的配方以及任何适当数量的配方一起使用，以减小会损伤晶片106的弧化。
蚀刻室100还包括静电卡盘(ESC)108，在一个实施例中，该静电卡盘108可以包括层109、电极110、111和在蚀刻操作期间将晶片106夹持在适当位置的RF加电电极112。电极110和111在ESC108内.电极110和111分别通过电压线114和116连接于偏压发生器120。ESC108设置于基座112之上。在一个实施例中，ESC108的层109由漏电介电材料制成，以便于电极110和111电性半隔离，由此在将箝位和偏置电压施加于线114和116时产生漏电电容。应该意识到，半绝缘材料可以为将电极彼此半绝缘以维持它们之间以及至衬底的电压降的任何合适材料。在一个实施例中，半绝缘材料可以为任何合适类型的DC半绝缘陶瓷.加电RF电极可以为任何适合的材料，诸如，例如铝、不锈钢。
在一个实施例中，偏压的电平(还称之为偏压电平)由配方偏置表128来确定。配方偏置表128包括至少一个电压电平与至少一个蚀刻工艺之间的关联。因此，特定的蚀刻工艺相应于特定的偏压电平。此外，特定的偏压电平还可以相应于多个蚀刻工艺.有效地，包含于配方偏置表128中的蚀刻工艺的每一个包括相应的偏压电平，该偏压电平通过线114和116控制施加于ESC108的电压，以减小在每一蚀刻工艺期间的晶片弧化。
每一蚀刻工艺具有所采用的特定“配方”.应该意识到，本文中所描述的方法可以与任何适当类型的配方一起使用。该配方为一组条件，蚀刻在该组条件下发生。例如，特定的蚀刻配方会包括具体压力、化学性质、功率电平等的使用。因此，取决于蚀刻工艺并因此取决于配方，不同的电压差会存在于晶片表面与晶片衬底之间。结果，对于特定的蚀刻操作可以采用特定的偏压，由此使偏压适合于特定的蚀刻操作以减小晶片弧化。不同的偏压可以分配给用于蚀刻工艺的不同配方。应该意识到，配方偏置表128可以体现在软件或硬件中.因此，可以计算用于相应蚀刻工艺的特定偏压电平以最优化晶片蚀刻工艺。
在确定用于特定蚀刻工艺的偏压电平之后，将配方设定信号发送到偏压设定电路。偏压设定电路124控制偏压发生器120产生偏压。在一个实施例中，偏压设定电路124可以包括数模转换器以将数字配方设定信号转换为模拟电压。
图3示例说明根据本发明的一个实施例的产生配方设定信号的方法。在一个实施例中，偏压设定代码212接收配方偏置表128和将要在特定蚀刻操作中采用的工艺.在一个实施例中，特定蚀刻操作包括阶段-1202、阶段-2204、阶段-3206和阶段-4208.在一个实施例中，阶段-1采用工艺-1，阶段-2采用工艺-3，阶段-3采用工艺-1，而阶段-4采用工艺-2和工艺-1。应该意识到，本文中所描述的用于设定偏压以减小或消除晶片弧化的方法可以与任何适合类型的蚀刻操作数量一起使用。另外，应该理解，本文中所描述的用于减小晶片弧化的方法可以与任何适合的可以具有任何适当数量或类型的工艺的蚀刻操作一起使用。
偏压设定代码212检验阶段202、204、206和208的每一个，以确定每一个阶段使用什么工艺。然后通过利用配方偏置表128，偏压设定代码212可以将每一个工艺与相应的偏压电平匹配。因此，对于所有的工艺，识别相应的偏压电平并产生一组电压216，以便于对于每一个执行的工艺，利用正确的偏压电平。因此，将该组电压216并入配方设定信号126以将其发送到偏压设定电路，如参考图2所讨论的。
图4示出显示出根据本发明一个实施例的用于产生配方设定信号的方法的流程图300.流程图300从产生配方设定信号的操作302开始，在一个实施例中配方设定信号为如参考图3所描述的配方设定信号126。在一个实施例中，操作302为上面参考图3所描述的偏压设定代码312。配方设定信号包括一组电压，该组电压相应于组成晶片蚀刻操作的阶段的工艺。通过使每一工艺具有具体的偏压，可以对于倾向于弧化的每一工艺利用最优化的电压电平，因为该方法减小了晶片表面电势与晶片衬底电势之间的电压差。在一个实施例中，配方偏置表包括和各自与偏压相关联的特定蚀刻工艺的某些阶段一起使用的至少一个工艺。这样，特定工艺相应于在将偏压施加于ESC时可以减小或消除晶片弧化的特定偏压.
在操作302之后，方法进行到操作304，操作304将电极设置于相应于蚀刻工艺的偏压.在一个实施例中，如参考图2所描述的那些一样，可以将电极110和111设定在与要在蚀刻室中执行的蚀刻工艺相对应的电压电平。将所采用的电压电平预定为如配方设定信号所表示的那样，以便于将晶片贴附于ESC并减小或消除弧化。因此，对于在晶片蚀刻操作中使用的每一工艺，可以采用将衬底电势调节至更接近于晶片表面电势的不同偏压电平.
然后操作306执行蚀刻工艺。在一个实施例中，一旦对蚀刻工艺设定偏压，则蚀刻工艺可以进行而没有晶片弧化问题.这会发生是由于偏压减小了晶片表面与晶片衬底之间的电势差。应该意识到可以执行任何适合类型的蚀刻或沉积工艺，诸如，例如，低-k电介质、无机电介质等的蚀刻。
在操作306之后，方法进行到操作308，操作308确定是否要执行下一个蚀刻工艺。如果要执行附加的蚀刻工艺，则该方法重复操作304、306和308。如果没有下一个蚀刻工艺，则该方法结束。
图5示出根据本发明一个实施例的限定配方设定信号产生的流程图302。流程图302开始于产生配方偏置表的操作402。在一个实施例中，操作402包括创建每一蚀刻工艺与特定偏压之间的关联，其中已经对特定偏压进行了预测试，以发现晶片弧化减小偏置补偿电压。通过将工艺与相应的偏置补偿电压关联并存储数据，对于任何适合的蚀刻工艺或任何蚀刻工艺组，可以将该关联用于确定最优化的偏置补偿电压。
在操作402之后，方法进行到操作404，操作404确定要采用哪一个(些)蚀刻工艺。应该理解的是，能够以任何适当方式存储或输入要执行的蚀刻工艺。在一个实施例中，将工艺放置在存储器中以便于由如上面参考图3所描述的偏压设定代码212进行检索。偏压代码可以从任何适合类型的存储器件中获得工艺。
然后，操作406将蚀刻工艺与如包含于配方偏置表中的相应偏压相匹配。在一个实施例中，蚀刻阶段为在蚀刻操作中使用的一个阶段.应该意识到在任何蚀刻操作中，可以存在具有至少一个工艺的一个或更多的蚀刻阶段.每一工艺使用可以产生不同的晶片表面与晶片衬底电势的特定配方。因此，通过利用特定工艺的特定偏压电平，可以避免晶片弧化。
在操作406之后，方法进行到操作408，操作408包括配方设定信号中的用于每一蚀刻工艺的相应偏压.在一个实施例中，当对于每一蚀刻阶段中的每一蚀刻工艺确定了偏压电平时，将该数据并入到配方设定信号中以设定于偏压设定电路，该偏压设定电路可以利用该数据来控制如上面参考图3所述的偏压发生器120。
图6至9示出用于设定和产生偏压的示例性电路。应该意识到下面示出的电路实质上仅为示例性的，且只要利用本文中所述的发明性的方法，就可以产生任何适合类型的硬件或软件。
图6示例说明根据本发明一个实施例的用于设定偏压的电路500。在一个实施例中，电路500包括使得能够启动外部偏置控制(来自软件)的管脚1和14。管脚8可以为用于偏压值的偏压设定点输入。该值可以经由数字/模拟转换器(DAC)而从软件中得到。
图7示出根据本发明一个实施例的用于设定偏压的另一电路600。在一个实施例中，将电路600配置成从参考图6所述的电路500中接收外部偏压设定点以产生偏压设定点。在一个实施例中，由软件得出该外部偏压设定点，例如偏压设定代码，例如在一个实施例中，为上面参考图3所述的。
图8示出根据本发明一个实施例的用于产生偏压的电路700。在一个实施例中，将电路700配置成从参考图7所描述的电路600中接收偏置设定点的输入，并产生双偏置驱动值。
图9示例说明根据本发明一个实施例的用于产生偏压的另一电路800。在一个实施例中，将电路800配置成使用从参考图8所描述的电路700中接收的双偏置驱动输入，并对于在一个实施例中参考图2所描述的线110和111产生偏压。
虽然已经参考几个优选的实施例描述了本发明，应该意识到本领域的技术人员根据阅读在前的说明书和研究附图，会实现各种改造、添加、变更和其等同物。因此旨在本发明包括落入本发明的精神和范围内的所有这种改造、添加、变更和等同物。
Claims (6)
1.一种用于确定用于减小晶片损伤的偏压的设备，该设备包括：
用于产生包括至少一个偏压与至少一个蚀刻工艺之间的关联的配方偏置表的装置；
用于确定要执行的该至少一个蚀刻工艺的装置；和
用于通过利用配方偏置表中的关联来将蚀刻工艺与相应的偏压匹配的装置，该配方偏置表包括至少一个偏压与至少一个蚀刻工艺之间的关联，该至少一个蚀刻工艺中的每一个相应于该至少一个偏压；
用于在蚀刻工艺开始之前将该至少一个偏压中的第一偏压施加到静电卡盘的装置；以及
用于执行第一蚀刻工艺的装置，其中第一偏压减小了晶片表面与晶片衬底之间的电压电势差，使得晶片的电介质内的相邻金属结构之间的电压差小于当第一蚀刻工艺正被执行时该相邻金属结构之间的该电介质的电击穿强度。
2.如权利要求1所述的设备，其中蚀刻工艺包括低-k电介质的蚀刻。
3.如权利要求1所述的设备，其中偏压减小了晶片表面与晶片衬底之间的电压电势。
4.如权利要求1所述的设备，其中配方偏置表存储在软件中。
5.如权利要求1所述的设备，其中用于施加所分配的偏压的装置包括用于将所分配的偏压施加到静电卡盘中的电极的装置。
6.如权利要求1所述的设备，其中静电卡盘包含陶瓷材料。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/261403 | 2002-09-30 | ||
| US10/261,403 US7026174B2 (en) | 2002-09-30 | 2002-09-30 | Method for reducing wafer arcing |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB038254794A Division CN100444328C (zh) | 2002-09-30 | 2003-09-24 | 减小晶片弧化的方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101404245A CN101404245A (zh) | 2009-04-08 |
| CN101404245B true CN101404245B (zh) | 2011-01-26 |
Family
ID=32029984
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2008101749712A Expired - Fee Related CN101404245B (zh) | 2002-09-30 | 2003-09-24 | 减小晶片弧化的方法 |
| CNB038254794A Expired - Fee Related CN100444328C (zh) | 2002-09-30 | 2003-09-24 | 减小晶片弧化的方法 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB038254794A Expired - Fee Related CN100444328C (zh) | 2002-09-30 | 2003-09-24 | 减小晶片弧化的方法 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US7026174B2 (zh) |
| EP (1) | EP1547137A1 (zh) |
| JP (2) | JP4965079B2 (zh) |
| KR (1) | KR101014583B1 (zh) |
| CN (2) | CN101404245B (zh) |
| AU (1) | AU2003279033A1 (zh) |
| IL (1) | IL167625A (zh) |
| TW (1) | TWI230417B (zh) |
| WO (1) | WO2004032220A1 (zh) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050266173A1 (en) * | 2004-05-26 | 2005-12-01 | Tokyo Electron Limited | Method and apparatus of distributed plasma processing system for conformal ion stimulated nanoscale deposition process |
| US7193173B2 (en) * | 2004-06-30 | 2007-03-20 | Lam Research Corporation | Reducing plasma ignition pressure |
| US7305311B2 (en) * | 2005-04-22 | 2007-12-04 | Advanced Energy Industries, Inc. | Arc detection and handling in radio frequency power applications |
| US8217299B2 (en) * | 2007-02-22 | 2012-07-10 | Advanced Energy Industries, Inc. | Arc recovery without over-voltage for plasma chamber power supplies using a shunt switch |
| WO2009108101A1 (en) | 2008-02-25 | 2009-09-03 | Smoltek Ab | Deposition and selective removal of conducting helplayer for nanostructure processing |
| US8520352B2 (en) * | 2008-02-25 | 2013-08-27 | Xylem Ip Holdings Llc | Multiple-channel active sensing and switching device |
| US8158017B2 (en) * | 2008-05-12 | 2012-04-17 | Lam Research Corporation | Detection of arcing events in wafer plasma processing through monitoring of trace gas concentrations |
| US20090308734A1 (en) * | 2008-06-17 | 2009-12-17 | Schneider Automation Inc. | Apparatus and Method for Wafer Level Arc Detection |
| US9218997B2 (en) * | 2008-11-06 | 2015-12-22 | Applied Materials, Inc. | Electrostatic chuck having reduced arcing |
| US8395078B2 (en) | 2008-12-05 | 2013-03-12 | Advanced Energy Industries, Inc | Arc recovery with over-voltage protection for plasma-chamber power supplies |
| EP2648209B1 (en) | 2009-02-17 | 2018-01-03 | Solvix GmbH | A power supply device for plasma processing |
| CN101901749B (zh) * | 2009-05-27 | 2012-08-08 | 中芯国际集成电路制造(上海)有限公司 | 减少晶片处理过程中电弧产生的方法 |
| US8901935B2 (en) * | 2009-11-19 | 2014-12-02 | Lam Research Corporation | Methods and apparatus for detecting the confinement state of plasma in a plasma processing system |
| US8552665B2 (en) | 2010-08-20 | 2013-10-08 | Advanced Energy Industries, Inc. | Proactive arc management of a plasma load |
| JP6418694B2 (ja) * | 2015-03-26 | 2018-11-07 | 株式会社Ｓｃｒｅｅｎホールディングス | 基板処理装置および基板処理方法 |
| CN106298615B (zh) * | 2015-05-27 | 2019-03-12 | 北京北方华创微电子装备有限公司 | 静电卡盘、反应腔室及半导体加工设备 |
| GB201615114D0 (en) * | 2016-09-06 | 2016-10-19 | Spts Technologies Ltd | A Method and system of monitoring and controlling deformation of a wafer substrate |
| CN106531319A (zh) * | 2016-12-31 | 2017-03-22 | 无锡江南电缆有限公司 | 一种风能抗拉光纤复合电力电缆 |
| US11817449B2 (en) | 2021-04-29 | 2023-11-14 | Macronix International Co., Ltd. | Memory devices with discharging circuits |
| CN114400174B (zh) * | 2022-01-18 | 2023-10-20 | 长鑫存储技术有限公司 | 一种等离子体处理装置及其处理晶片的方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5793192A (en) * | 1996-06-28 | 1998-08-11 | Lam Research Corporation | Methods and apparatuses for clamping and declamping a semiconductor wafer in a wafer processing system |
| US5894400A (en) * | 1997-05-29 | 1999-04-13 | Wj Semiconductor Equipment Group, Inc. | Method and apparatus for clamping a substrate |
| CN1312970A (zh) * | 1998-06-10 | 2001-09-12 | 德尔西斯药品公司 | 用静电涂覆法夹住一个平面衬底的卡盘装置 |
| US6346428B1 (en) * | 1998-08-17 | 2002-02-12 | Tegal Corporation | Method and apparatus for minimizing semiconductor wafer arcing during semiconductor wafer processing |
| US6361645B1 (en) * | 1998-10-08 | 2002-03-26 | Lam Research Corporation | Method and device for compensating wafer bias in a plasma processing chamber |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02298024A (ja) * | 1989-05-12 | 1990-12-10 | Tadahiro Omi | リアクティブイオンエッチング装置 |
| JPH05182916A (ja) * | 1991-12-28 | 1993-07-23 | Kokusai Electric Co Ltd | プラズマ処理方法及びその装置 |
| US5737175A (en) * | 1996-06-19 | 1998-04-07 | Lam Research Corporation | Bias-tracking D.C. power circuit for an electrostatic chuck |
| JPH10208988A (ja) * | 1997-01-21 | 1998-08-07 | Matsushita Electric Ind Co Ltd | 半導体プロセス方法及び半導体プロセス装置 |
| US5835335A (en) * | 1997-03-26 | 1998-11-10 | Lam Research Corporation | Unbalanced bipolar electrostatic chuck power supplies and methods thereof |
| GB9711273D0 (en) * | 1997-06-03 | 1997-07-30 | Trikon Equip Ltd | Electrostatic chucks |
| JP2000036484A (ja) * | 1998-05-11 | 2000-02-02 | Tokyo Electron Ltd | プラズマ処理方法 |
| US6242360B1 (en) * | 1999-06-29 | 2001-06-05 | Lam Research Corporation | Plasma processing system apparatus, and method for delivering RF power to a plasma processing |
| JP4634581B2 (ja) * | 2000-07-06 | 2011-02-16 | キヤノンアネルバ株式会社 | スパッタリング方法、表面処理方法、スパッタリング装置及び表面処理装置 |
| US6677242B1 (en) * | 2000-08-12 | 2004-01-13 | Applied Materials Inc. | Integrated shallow trench isolation approach |
-
2002
- 2002-09-30 US US10/261,403 patent/US7026174B2/en not_active Expired - Lifetime
-
2003
- 2003-09-24 KR KR1020057005560A patent/KR101014583B1/ko not_active IP Right Cessation
- 2003-09-24 CN CN2008101749712A patent/CN101404245B/zh not_active Expired - Fee Related
- 2003-09-24 EP EP03770541A patent/EP1547137A1/en not_active Withdrawn
- 2003-09-24 JP JP2004541807A patent/JP4965079B2/ja not_active Expired - Fee Related
- 2003-09-24 WO PCT/US2003/030605 patent/WO2004032220A1/en active Application Filing
- 2003-09-24 AU AU2003279033A patent/AU2003279033A1/en not_active Abandoned
- 2003-09-24 CN CNB038254794A patent/CN100444328C/zh not_active Expired - Fee Related
- 2003-09-30 TW TW092127032A patent/TWI230417B/zh not_active IP Right Cessation
-
2005
- 2005-03-23 IL IL167625A patent/IL167625A/en not_active IP Right Cessation
-
2012
- 2012-02-08 JP JP2012024962A patent/JP5529182B2/ja not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5793192A (en) * | 1996-06-28 | 1998-08-11 | Lam Research Corporation | Methods and apparatuses for clamping and declamping a semiconductor wafer in a wafer processing system |
| US5894400A (en) * | 1997-05-29 | 1999-04-13 | Wj Semiconductor Equipment Group, Inc. | Method and apparatus for clamping a substrate |
| CN1312970A (zh) * | 1998-06-10 | 2001-09-12 | 德尔西斯药品公司 | 用静电涂覆法夹住一个平面衬底的卡盘装置 |
| US6346428B1 (en) * | 1998-08-17 | 2002-02-12 | Tegal Corporation | Method and apparatus for minimizing semiconductor wafer arcing during semiconductor wafer processing |
| US6361645B1 (en) * | 1998-10-08 | 2002-03-26 | Lam Research Corporation | Method and device for compensating wafer bias in a plasma processing chamber |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1714433A (zh) | 2005-12-28 |
| JP2006501683A (ja) | 2006-01-12 |
| KR20050051676A (ko) | 2005-06-01 |
| JP2012124514A (ja) | 2012-06-28 |
| CN101404245A (zh) | 2009-04-08 |
| US20040063316A1 (en) | 2004-04-01 |
| KR101014583B1 (ko) | 2011-02-16 |
| EP1547137A1 (en) | 2005-06-29 |
| TW200421480A (en) | 2004-10-16 |
| AU2003279033A1 (en) | 2004-04-23 |
| CN100444328C (zh) | 2008-12-17 |
| WO2004032220A1 (en) | 2004-04-15 |
| JP4965079B2 (ja) | 2012-07-04 |
| JP5529182B2 (ja) | 2014-06-25 |
| IL167625A (en) | 2010-05-31 |
| TWI230417B (en) | 2005-04-01 |
| US7026174B2 (en) | 2006-04-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101404245B (zh) | 减小晶片弧化的方法 | |
| CN112701025B (zh) | 产生离子能量分布函数(iedf) | |
| US7264676B2 (en) | Plasma apparatus and method capable of adaptive impedance matching | |
| JP2023505974A (ja) | 制御回路、パルス電源システム及び半導体処理装置 | |
| US20190348260A1 (en) | Method and apparatus for ion energy distribution manipulation for plasma processing chambers that allows ion energy boosting through amplitude modulation | |
| US11328893B2 (en) | Plasma processing system | |
| US11694876B2 (en) | Apparatus and method for delivering a plurality of waveform signals during plasma processing | |
| KR20230026506A (ko) | 기판 프로세싱을 위한 펄스식 전압 부스트 | |
| CN102387655B (zh) | 用于等离子体设备的下电极及等离子体设备 | |
| JP4866347B2 (ja) | プラズマ点火圧の低減 | |
| KR100390210B1 (ko) | 반도체 소자의 에칭 공정 제어 방법 | |
| US20230352264A1 (en) | Creating Ion Energy Distribution Functions (IEDF) | |
| KR20240049143A (ko) | 플라즈마를 이용한 반도체 소자 제조 장치에서 고전압 구형파 발생 장치 및 방법 | |
| TW202036644A (zh) | 電漿蝕刻方法及裝置 | |
| KR100535027B1 (ko) | 전자 사이클로트론 공명장치를 이용한 반도체 소자의트렌치 형성 방법 | |
| KR20000060594A (ko) | 웨이퍼의 잔류전압이 순차적으로 감쇠되는 반도체 제조용 정전척 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20110126 Termination date: 20170924 |