KR20050051537A - 플라즈마 디스플레이 장치 - Google Patents

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Abstract

저휘도 계조의 표현 능력을 향상한 고표시 품질의 PDP 장치를 실현한다. 1프레임을 복수의 서브 필드 SF1, SF2, SF3, SF4로 구성하고, 셀마다 점등하는 서브 필드를 조합함으로써 계조를 표현하는 플라즈마 디스플레이 장치로서, 1 내지 3개의 서브 필드의 SF1, SF2, SF3은, 각 셀의 벽 전하를 유사한 상태로 하는 리세트 기간 R과, 어드레스 방전에 의해 점등하는 셀을 선택하는 어드레스 기간 A만으로 구성되며, 그 서브 필드 중, 1 내지 2개의 어드레스 방전은 서스테인 기간을 갖는 서브 필드의 어드레스 기간보다 강도가 약하다.

Description

플라즈마 디스플레이 장치{PLASMA DISPLAY APPARATUS}
본 발명은, 퍼스널 컴퓨터나 워크스테이션 등의 디스플레이 장치, 평면형 텔레비전, 광고나 정보 등의 표시용 플라즈마 디스플레이에 사용되는 어드레스·표시 분리 방식의 A/C형 플라즈마 디스플레이 장치(PDP 장치)에 관한 것이다.
AC형 컬러 PDP 장치에서는, 표시하는 셀을 선택하는 기간(어드레스 기간)과 표시 점등을 위한 방전을 행하는 표시 기간(서스테인 기간)을 분리한 어드레스·표시 분리 방식이 널리 채용되고 있다. 이 방식에서는, 어드레스 기간에, 점등하는 셀에 전하를 축적하고, 그 전하를 이용하여 서스테인 기간에 표시를 위한 방전을 행한다.
또한, PDP 장치에는, 제1 방향으로 신장하는 복수의 제1 전극을 상호 평행하게 설치하고, 제1 방향에 대하여 수직인 제2 방향으로 신장하는 복수의 제2 전극을 상호 평행하게 설치한 2전극형의 장치와, 제1 방향으로 신장하는 복수의 제1 전극과 제2 전극을 교대로 평행하게 설치하며, 제1 방향에 대하여 수직인 제2 방향으로 신장하는 복수의 제3 전극을 상호 평행하게 설치한 3전극형의 장치가 있고, 최근에는 3전극형 PDP가 널리 사용되고 있다. 본 발명은, 2전극형과 3전극형 중 어느 것의 PDP 장치에도 적용 가능하지만, 여기서는 우선 3전극형 PDP 장치를 예로 들어 설명을 행한다.
도 1은 3전극형 플라즈마 디스플레이 패널(PDP)의 패널 구조의 예를 도시하는 분해 사시도이다. 도시한 바와 같이, 전면 기판(1)에는 서스테인 방전을 행하는 X 전극(제1 전극)(11)과 Y 전극(제2 전극)(12)이 교대로 평행하게 배치되어 있다. 이들 전극군은, 유전체층(13)으로 피복되며, 또한 그 표면은 MgO 등의 보호층(14)으로 피복되어 있다. 배면 기판(2)에는, X 전극(11), Y 전극(12)에 대하여 거의 수직 방향으로 신장하는 어드레스 전극(15)이 배치되어 있고, 이들 전극은 또한 유전체층(16)으로 피복되어 있다. 어드레스 전극(15)의 양측에는, 격벽(17)이 배치되어, 열 방향의 셀을 구분하고 있다. 또한 어드레스 전극(15) 위의 유전체층(16) 및 격벽(17)의 측면에는 자외선에 의해 여기되어 적(R), 녹(G), 청(B)의 가시광을 발생하는 형광체(18, 19, 20)가 도포되어 있다. 이 전면 기판(1)과 배면 기판(2)을 보호층(14)과 격벽(17)이 접하도록 접합하여, 네온(Ne)이나 크세논(Xe) 등의 방전 가스 등을 봉입하여, 패널을 구성하고 있다.
이 구조에서, X 전극(11)과 Y 전극(12)은 각각 금속층으로 형성되는 버스 전극과 투명 전극으로 구성되며, 한쌍의 X 전극(11)과 Y 전극(12)의 투명 전극이 근접하도록 배치되어 있다. 표시 셀은, 한쌍의 X 전극(11) 및 Y 전극(12)과 어드레스 전극(15)의 교차 부분에 형성된다.
플라즈마 디스플레이 패널은, 방전 강도를 제어하여 계조 표시를 행하는 것이 곤란하기 때문에, 1화상(1프레임: 1/60초)을 복수의 서브 필드로 구성하고, 셀마다 점등하는 서브 필드를 조합함으로써 계조 표시를 행한다. 도 2는 서브 필드 구성의 종래예를 도시하는 도면으로, 현재의 PDP 장치에서 널리 채용되고 있는 어드레스·표시 분리 방식의 경우의 예이다. 도시한 바와 같이, 1프레임은 n개의 서브 필드 SF1-SFn으로 구성된다. 각 서브 필드는, 리세트 기간 R과 어드레스 기간 A와 서스테인 기간 S를 갖는다. 리세트 기간 R에서는, 그 직전의 서브 필드의 서스테인 기간에 형성된 전하를 소거함과(또는 감소시킴과) 함께, 다음의 어드레스 기간의 방전을 원조하기 위해 전하의 재배치를 행하여, 모든 셀을 대략 동일한 상태로 한다. 어드레스 기간 A에서는, 점등시키는 셀(점등 셀)을 결정하는 어드레스 방전을 행하여, 점등 셀 내에 서스테인 방전을 선택적으로 발생시키기 위한 벽 전하를 형성한다. 서스테인 기간 S에서는, 점등 셀에서 반복하여 서스테인 방전을 발생시킨다. 리세트 기간 R과 어드레스 기간 A에서의 동작은 각 서브 필드에서 동일하다. 서스테인 기간에 인가하는 서스테인 펄스 수에 의해 표시 휘도가 결정되며, 서브 필드마다 인가되는 서스테인 펄스 수가 다른 것이 일반적이지만, 1프레임에 서스테인 펄스 수가 동일 또는 유사한 서브 필드, 즉 표시 휘도가 동일 또는 유사한 서브 필드를 설정하는 경우도 있다. 또한, 각종 휘도 가중치 부여된 서브 필드를 각 프레임 내에서 어떻게 배치할지에 대해서도 각종 구성이 제안되어 있지만, 여기서는 설명을 간단하게 하기 위해 휘도가 증가되는 방향으로 서브 필드가 배치되어 있는 경우를 예로 들어 이하의 설명을 행하지만, 본 발명은 이러한 서브 필드의 배치에 한정되는 것은 아니다.
도 3은 어드레스·표시 분리 방식의 3전극형 PDP 장치의 구동 파형의 종래예를 도시하는 도면이다. 도시한 바와 같이, 리세트 기간 R에서는, Y 전극에 온 셀 리세트 전압(87)을 인가한 상태에서 X 전극에 전압이 서서히 저하되는 온 셀 리세트 둔파(81)를 인가하여, 전의 서브 필드에서 서스테인 방전이 행해진 셀(점등 셀)의 벽 전하를 소거 또는 감소시킨다. 이 처리를 온 셀 리세트 처리라고 한다. 다음으로, X 전극에 기입 리세트 전압(82)을 인가한 상태에서, Y 전극에 기입 둔파(88)를 인가하여, 모든 셀에서 방전을 발생시켜, 전극 근방에 동일한 벽 전하를 형성한다. 또한, X 전극에 조정 전압(83)을 인가한 상태에서 Y 전극에 조정 둔파(89)를 인가하여, 형성된 벽 전하가 소정량으로 되도록 조정한다. 여기서는, Y 전극 근방에 마이너스의 벽 전하를, X 전극 근방과 어드레스 전극 근방에 플러스의 벽 전하를 형성한다. 이상이 리세트 처리이고, 이 리세트 처리에 의해 모든 셀이 동일한 상태로 된다. 또한, 여기서는 다음의 어드레스 기간에서의 처리를 쉽게 하기 위해 모든 셀에 소정의 벽 전하량을 남겼지만, 벽 전하를 남기지 않는 경우 등, 각종 변형예가 있다.
또한, 전의 서브 필드에서 서스테인 방전이 행해진 셀의 벽 전하를 소거 또는 감소시키는 처리를 서스테인 기간의 처리에 포함하는 경우가 있지만, 여기서는 이하의 설명을 포함하여 리세트 기간의 처리의 일부로 한다. 어떻든 간에, 이 처리는 서스테인 기간과 리세트 기간 사이에 행해진다.
다음의 어드레스 기간 A에서는, X 전극에 X 바이어스 전압(84)을, Y 전극에 Y 바이어스 전압(비선택 전위)(90)을 인가한 상태에서, 인가하는 Y 전극의 위치를 순차적으로 변화시키면서 전압 -Vs의 스캔 펄스(91)를 인가하고, 스캔 펄스(91)에 동기하여 점등 셀의 어드레스 전극에 전압 VA의 어드레스 펄스(94)를 인가한다. 이에 의해, 점등 셀에서는 Y 전극과 어드레스 전극 사이에 큰 전압 VA+Vs가 인가되기 때문에 어드레스 방전이 발생한다. 이 때, X 전극과 Y 전극 사이에도 큰 전계가 발생하기 때문에, Y 전극과 어드레스 전극 사이의 어드레스 방전에 유발되어 Y 전극과 X 전극 사이에서도 어드레스 방전이 발생한다. 이 Y 전극과 X 전극 사이의 어드레스 방전으로 이행함으로써, Y 전극과 X 전극 근방에는 각각의 전극에 인가되어 있는 전압과 역 극성의 벽 전하가 축적된다. 이 벽 전하가 다음의 서스테인 방전을 선택적으로 발생시키기 위해 사용된다. 여기서는, X 바이어스 전압(84)을 Vx, Y 바이어스 전압(비선택 전위)(90)을 부전압 -Vy, 스캔 펄스(91)의 전압을 -Vs, 어드레스 펄스(94)의 전압을 VA로 하고 있다. 이들 전압은, 스캔 펄스(91)와 어드레스 펄스(94)를 동시에 인가한 셀에서 어드레스 방전이 발생하고, 다른 셀에서는 방전이 발생하지 않으며, 어드레스 방전이 발생한 셀(점등 셀)에서는, X 전극 및 Y 전극 근방에 다음 서스테인 방전을 선택적으로 발생시키는 것이 가능한 벽 전하가 형성되도록 설정된다. 또한, 리세트 기간의 종료 시에 모든 셀에 남겨진 벽 전하는, 스캔 펄스(91)와 어드레스 펄스(94)에 의해 Y 전극과 어드레스 전극 사이에 인가되는 전압이 작아도 확실하게 어드레스 방전이 발생하도록 작용한다. 어드레스 방전이 발생하지 않았던 셀의 벽 전하(리세트 기간에 형성된 벽 전하)는, 다음에 방전이 발생할 때까지 유지된다. 또한, 여기서는 점등 셀에서 어드레스 방전을 발생시켜 선택적으로 서스테인 방전을 행하는데 필요한 벽 전하를 형성하는 예를 설명하였지만, 리세트 기간에 모든 셀에 똑같은 벽 전하를 형성하고, 비점등 셀에서 어드레스 방전을 발생시켜 벽 전화를 소거하는 방법도 있다.
다음의 서스테인 기간에서는, X 전극에 전압 -Vs의 서스테인 펄스(85)를, Y 전극에 전압 Vs의 서스테인 펄스(92)를 인가한다. 이에 의해 X 전극과 Y 전극 사이에 2Vs의 전압이 인가되어, 어드레스 방전이 발생한 점등 셀에서는, 어드레스 방전으로 형성된 벽 전하에 의한 전압이 가산되기 때문에 방전 개시 전압을 초과하여 서스테인 방전이 발생하고, 어드레스 방전이 발생하지 않았던 비점등 셀에서는 방전이 발생하지 않는다. 서스테인 방전이 발생한 셀에서는, 서스테인 방전에 의해 역 극성의 벽 전하가 형성된다. 다음으로, X 전극에 전압 Vs의 서스테인 펄스(86)를, Y 전극에 전압 -Vs의 서스테인 펄스(93)를 인가하면, 서스테인 방전이 발생한 점등 셀에서는 서스테인 방전에 의해 형성된 역 극성의 벽 전하에 의한 전압이 가산되어 다음의 서스테인 방전이 발생하고, 서스테인 방전이 발생하지 않았던 비점등 셀에서는 방전이 발생하지 않는다. 이와 같이, 서스테인 펄스를 인가함으로써 형성되는 벽 전하의 극성이 반전되기 때문에, X 전극과 Y 전극 사이에 역 극성의 서스테인 펄스를 교대로 인가함으로써 점등 셀에서는 서스테인 방전이 연속하여 발생한다.
서브 필드의 휘도는, 서스테인 방전의 횟수에 의해 설정된다. 도 3에 도시한 바와 같이, SF1에서는 2회의 서스테인 방전이 발생하고, SF2에서는 4회의 서스테인 방전이 발생하고 있으며, 휘도가 보다 큰 서브 필드에서는 서스테인 방전의 횟수를 더 증가시킨다. 일반적으로, 서스테인 펄스의 주기는 일정하기 때문에, 서스테인 방전의 횟수에 의해 서스테인 기간의 길이가 결정된다. 또한, AC형에서는 일반적으로 극성이 반전되는 2회의 방전이 1조로 되어 있기 때문에, 서스테인 방전의 횟수는 2의 배수로 증가시킨다.
여기서, PDP에서의 방전에 대하여 설명한다. 리세트 기간에서, 모든 셀에 소정량의 벽 전하를 형성하기 위한 방전, 다시 말하면 리세트 전압(82)과 기입 둔파(88)에 의한 방전 및 조정 전압(83)과 조정 둔파(89)에 의한 방전은, 표시에 관계하지 않는 방전으로, 이것에 의한 발광은 모든 셀에서 동일하기 때문에 콘트라스트를 저하시키게 된다. 또한, 도 3에는 도시하고 있지 않지만, 초기화를 위해 X 전극과 Y 전극 사이에 큰 전압을 인가하여 모든 셀에서 초기화 방전을 발생시키는 경우도 있고, 그와 같은 방전도 표시에 관계하지 않는 방전으로, 콘트라스트를 저하시킨다. 이러한 방전은 가능한 한 작은 것이 바람직하다. 그 때문에, 초기화 방전은 가능한 한 행하지 않도록 하고 있다. 또한, 모든 셀에 소정량의 벽 전하를 형성하기 위한 방전은, 상기와 같이 둔파를 사용함으로써, 발광 강도를 매우 작게 하고 있다.
리세트 기간에서 전의 서브 필드에서의 점등 셀의 벽 전하를 소거 또는 감소시키는 온 셀 리세트 처리에 의한 방전, 다시 말하면 온 셀 리세트 전압(87)과 온 셀 리세트 둔파(81)에 의한 방전은, 전의 서브 필드의 표시에 관계하는 방전이다. 또한, 어드레스 방전 및 서스테인 방전은 표시에 관계하는 방전이다.
종래에는, 각 서브 필드의 휘도는 서스테인 방전에 의한 발광 휘도만을 고려하는 것이 일반적이었다. 또한, 전하 소거는, 온 셀 리세트 전압(87)과 온 셀 리세트 둔파(81)에 의한 방전과 같이, 둔파를 사용하여 강도가 작은 방전으로 행해졌다.
PDP 장치의 표시 품질은 해마다 개선되고 있지만, 한층 더한 개선이 요구되고 있으며, 특히 저휘도 표시에서의 계조성 표현에 대하여 개선이 요구되고 있다. 따라서, 일본 특개평11-65517호 공보는, 종래 서스테인 방전에 의한 발광 휘도만을 고려한 것에 대하여, 계조 표현에서 표시에 관계하는 다른 방전에 의한 휘도도 고려할 필요가 있는 것을 기재하고 있다.
또한, AC형 컬러 플라즈마 디스플레이에서, 휘도가 서로 다른 서브 필드를 조합하여 계조 표시를 행하는 경우, 가장 저휘도의 서브 필드의 휘도에 의해 저휘도 계조의 표현 능력이 결정된다. 따라서, 상기의 일본 특개평11-65517호 공보 및 일본 특개2003-66897호 공보는, 서스테인 기간을 설정하지 않고, 리세트 기간과 어드레스 기간만으로 구성한 서브 필드를 설정하는 구성을 기재하고 있다.
도 4는 프레임 중에 서스테인 기간을 갖지 않는 서브 필드를 설정한 경우의 서브 필드 구성을 도시하는 도면이고, 도 5는 그 경우의 SF1과 SF2의 구동 파형의 예를 도시하는 도면이다. 도 5는 도 3의 구동 파형에 대하여 일본 특개평11-65517호 공보 및 일본 특개2003-66897호 공보에 기재된 구성을 적용한 예를 나타낸다. 도 4 및 도 5에 도시한 바와 같이, SF1은 리세트 기간 R과 어드레스 기간 A만을 갖는다. 이에 의해, SF1의 휘도를 작게 할 수 있어, 저휘도 계조의 표현 능력이 향상된다. 도 5에 도시한 바와 같이, SF1의 어드레스 기간의 동작과 SF2의 어드레스 기간의 동작은 동일하다
[특허 문헌1]
일본 특개평11-65517호 공보
[특허 문헌2]
일본 특개2003-66897호 공보
[특허 문헌3]
일본 특허 제2801893호 공보
상기한 바와 같이, 서스테인 기간을 설정하지 않고, 리세트 기간과 어드레스 기간만으로 구성한 서브 필드를 설정함으로써, 저휘도 계조의 표현 능력이 향상되지만, 한층 더한 개선이 요구되고 있다.
본 발명은, 저휘도 계조의 표현 능력을 더욱 개선한 플라즈마 디스플레이 장치를 실현하는 것을 목적으로 한다.
상기 목적을 실현하기 위해, 본 발명의 제1 양태의 플라즈마 디스플레이 장치(PDP 장치)는, 3전극형의 PDP 장치로서, 서스테인 기간을 설정하지 않고, 리세트 기간과 어드레스 기간만으로 구성한 서브 필드를 1프레임에 적어도 1개 설정하고, 그 어드레스 방전은 Y(제2) 전극과 어드레스(제3) 전극 사이에서만 행한다. 이에 의해, 서브 필드의 최소 휘도를 저감하여, 플라즈마 디스플레이 장치의 저휘도 계조의 표현 능력을 더욱 개선할 수 있다.
다시 말하면, 본 발명의 제1 양태의 PDP 장치는, 제1 기판 위에 병행으로 배치된 제1 및 제2 전극군과, 상기 제1 기판에 대향하는 제2 기판 위에 상기 제1 및 제2 전극군에 대하여 교차하도록 배치된 제3 전극군을 구비하고, 1프레임을 복수의 서브 필드로 구성하며, 상기 복수의 서브 필드는, 점등해야 할 셀을 선택하기 위한 어드레스 방전을 행하는 어드레스 기간과, 상기 어드레스 기간에서 선택한 셀에서 서스테인 방전을 행하는 서스테인 기간을 포함하는 제1 서브 필드와, 상기 서스테인 기간을 수반하지 않고 상기 어드레스 기간을 포함하는 제2 서브 필드를 구비하며, 상기 제1 서브 필드에서의 상기 어드레스 기간에서는, 상기 제2 전극군과 상기 제3 전극군 사이에 연속하여, 상기 제1 전극군과 상기 제2 전극군 사이에서 상기 어드레스 방전을 행하고, 상기 제2 서브 필드에서의 상기 어드레스 기간에서는, 상기 제1 전극군과 상기 제2 전극군 사이에서의 방전으로 이행하지 않으며, 상기 제2 전극군과 상기 제3 전극군 사이에서 상기 어드레스 방전을 행하는 것을 특징으로 한다.
또한, 상기 목적을 실현하기 위해, 본 발명의 제2 양태의 PDP 장치는, 리세트 기간과 어드레스 기간만으로 구성한 제2 서브 필드를 1프레임에 적어도 2개 설정하고, 제2 서브 필드에서의 어드레스 방전의 강도를 서로 다르게 함으로써, 더욱 휘도가 낮은 서브 필드를 설정한다.
다시 말하면, 본 발명의 제2 양태의 PDP 장치는, 1프레임을 복수의 서브 필드로 구성하고, 상기 복수의 서브 필드는, 점등해야 할 셀을 선택하기 위한 어드레스 방전을 행하는 어드레스 기간과, 상기 어드레스 기간에서 선택한 셀에서 서스테인 방전을 행하는 서스테인 기간을 포함하는 제1 서브 필드와, 상기 서스테인 기간을 수반하지 않고 상기 어드레스 기간을 포함하는 제2 서브 필드를 구비하며, 상기 어드레스 방전의 강도가 서로 다른 적어도 2개의 상기 제2 서브 필드를 포함하여 이루어지는 것을 특징으로 한다.
상기의 일본 특개평11-65517호 공보 및 일본 특개2003-66897호 공보에 따르면, 도 5에 도시한 바와 같이, 리세트 기간과 어드레스 기간만을 구비하는 서브 필드의 어드레스 기간에는, 서스테인 기간을 갖는 서브 필드의 어드레스 기간과 동일한 처리가 행해져, 서스테인 방전을 선택적으로 발생시키기 위한 벽 전하를 형성하고 있다. 이 때문에, 어드레스 방전의 강도는, Y(제2) 전극과 어드레스(제3) 전극 사이와 X(제1) 전극과 Y 전극 사이의 2회의 방전이기 때문에, 1조 2회의 서스테인 방전과 비교하여, 동일한 정도의 크기를 갖고 있다. 그러나, 서스테인 기간을 갖지 않는 제2 서브 필드의 경우, 서스테인 방전을 선택적으로 발생시키기 위한 벽 전하를 형성할 필요가 없기 때문에, 어드레스 방전의 강도를 더욱 작게 하는 것이 가능하다. 이에 의해 서브 필드의 휘도를 더욱 저하시킬 수 있다. 이와 같이, 서스테인 방전을 선택적으로 발생시키기 위한 벽 전하를 형성한다고 하는 제약이 없어지기 때문에, 어드레스 방전의 강도는 임의로 설정하는 것이 가능하여, 어드레스 방전의 강도를 변화시켜 종래보다 더욱 저휘도의 서브 필드를 설정할 수 있다.
본 발명은, 어드레스·표시 분리 방식의 PDP 장치이면, 도 1에서 설명한 3전극형의 PDP 장치에서도, 2전극형의 PDP 장치에서도 적용할 수 있다.
일본 특개평11-65517호 공보 및 일본 특개2003-66897호 공보에 기재된 3전극형의 PDP 장치의 경우, 어드레스 기간에서는, X 전극군과 Y 전극군 사이에 큰 전압을 인가하여, 스캔 펄스와 어드레스 펄스에 의해 어드레스 방전이 발생하면, 그것에 유발되어 X 전극과 Y 전극 사이에서도 어드레스 방전이 발생하여, X 및 Y 전극 근방에 서스테인 방전을 선택적으로 발생시키기 위한 벽 전하가 형성되도록 하고 있다. 이에 대하여, X 전극군과 Y 전극군 사이에 인가하는 전압을 작게 하여, Y 전극과 어드레스 전극 사이에서 어드레스 방전이 발생해도 X 전극과 Y 전극 사이에서는 어드레스 방전이 발생하지 않도록 하면, 어드레스 방전의 강도가 저하되어 휘도를 낮게 할 수 있다. 즉, 서스테인 기간을 갖지 않는 저휘도의 서브 필드를 1개 설치하여, 어드레스 방전 시에 X 전극과 Y 전극 사이에서 방전이 발생하지 않도록 한다.
이와 같이 서브 필드의 휘도를 한층 더 저감할 수 있기 때문에, 예를 들면, 서스테인 기간을 갖지 않는 적어도 2개의 저휘도 서브 필드를 설정하고, 그 중 1개는, 서스테인 기간을 갖는 서브 필드와 동일한 조건의 어드레스 기간을 갖고, 즉 서스테인 방전을 위한 벽 전하를 형성하는 서브 필드로 하고, 다른 것은 상기의 X 전극과 Y 전극 사이에서는 어드레스 방전이 발생하지 않는 보다 저휘도의 서브 필드로 하면, 저휘도이며 또한 휘도가 서로 다른 복수의 서브 필드를 설정하는 것이 가능하다.
또한, 서스테인 방전을 선택적으로 발생시키기 위한 벽 전하를 형성한다고 하는 제약이 없어지기 때문에, Y 전극과 어드레스 전극 사이의 어드레스 방전의 강도를 저하시켜, Y 전극과 어드레스 전극 사이의 어드레스 방전의 강도를 저하시키는 것도 가능하다. Y 전극과 어드레스 전극 사이의 어드레스 방전의 강도를 저하시키기 위해서는, 어드레스 펄스와 서스테인 펄스를 동시에 인가하였을 때의 Y 전극과 어드레스 전극 사이의 전압의 절대값이 작아지도록 한다. 구체적으로는, 어드레스 펄스 또는 스캔 펄스 또는 그 양방의 전압을 변경한다.
또한, X 전극과 Y 전극 사이의 어드레스 방전 및 Y 전극과 어드레스 전극 사이의 어드레스 방전의 강도를 보다 작은 스텝으로 변경하고, 이들 변경량을 조합함으로써, 저휘도 서브 필드의 휘도 단계의 개수를 더욱 증가시키는 것도 가능하다.
2전극형의 PDP 장치의 경우, 어드레스 펄스와 서스테인 펄스를 동시에 인가하였을 때의 제1 전극(가로 전극)과 제2 전극(세로 전극) 사이의 전압의 절대값이, 작아지도록 한다.
본 발명에 따르면, 서브 필드의 최저 휘도를 보다 낮게 할 수 있기 때문에, 저휘도 계조의 표현 능력이 향상되어, 표시 품질을 개선할 수 있다.
<실시예>
도 6은 본 발명의 제1 실시예의 플라즈마 디스플레이 장치(PDP 장치)의 전체 구성을 도시하는 도면이다. 플라즈마 디스플레이 패널(PDP)(30)은, 도 1에 도시한 구조를 갖는다. 어드레스 드라이버(31)는, 각 어드레스 전극(15)에 접지 레벨 또는 전압 Va의 어드레스 펄스를 인가한다. Y 스캔 드라이버(32)는, 각 Y 전극에 전압 -Vs의 스캔 펄스를 순차적으로 인가함과 함께, 모든 제2 전극(Y 전극)(12)에 Y 서스테인 회로(33)를 통해 공급되는 서스테인 펄스 등의 소정의 전압을 공통으로 인가한다. X 서스테인 회로(34)는, 제1 전극(X 전극)(11)에 서스테인 펄스 등의 소정의 전압을 공통으로 인가한다. 제어 회로(35)는 상기의 각 부를 제어한다.
제1 실시예의 PDP 장치는, 종래부터 널리 알려진 구성을 갖고, 1프레임은 복수의 서브 필드로 구성되지만, 저휘도의 서브 필드에서의 구동 파형이 서로 다르다. PDP 장치의 구성에 대한 이 이상의 자세한 설명은 생략하며, 구동 파형에 대해서만 설명한다.
도 7은 제1 실시예의 PDP 장치에서의 구동 파형을 도시하는 도면으로, 저휘도측의 4서브 필드 SF1-SF4의 구동 파형을 도시한다. SF5 이상의 휘도가 높은 서브 필드는, SF4와 동일한 구동 파형을 가지며, 서스테인 펄스의 개수가 다를 뿐이다.
도 5의 종래의 구동 파형과 비교하여 명백해지는 바와 같이, 제1 실시예의 SF3 및 SF4는, 도 5의 종래예의 SF1 및 SF2와 동일한 구동 파형을 갖는다. 따라서, SF4에서는 도 3을 참조하여 설명한 동작과 동일한 동작이 행해지며, SF3에서는 SF4에서의 동작으로부터 서스테인 기간을 제외한 동작이 행해진다. 또한, SF1 및 SF2도 서스테인 기간을 갖지 않는다.
SF2에서는, 리세트 기간 R에서 SF3 및 SF4와 동일한 동작이 행해진다. 그 후, 어드레스 기간 A에서, X 전극에 접지 전위를, Y 전극에 Y 바이어스 전압(비선택 전위) -Vy를 인가한 상태에서, Y 전극에 인가 위치를 변화시키면서 전압 -Vs의 스캔 펄스를 순차적으로 인가하고, 스캔 펄스에 동기하여 전압 VA의 어드레스 펄스를 인가하고 있다. 또한, SF3과 마찬가지로, 서스테인 기간은 설정되어 있지 않다. 다시 말하면, SF3 및 SF4에서는 X 전극에 전압 Vx를 인가하고 있는데 대하여, 제1 실시예에서는 접지 전위를 인가하고 있는 점이 다르다.
SF3 및 SF4에서는 X 전극에 전압 Vx를 인가하고 있기 때문에, 스캔 펄스가 인가된 Y 전극과 X 전극군의 사이에는 Vx+Vs의 큰 전압이 인가되어 있어, 스캔 펄스와 어드레스 펄스가 동시에 인가된 점등 셀에서 Y 전극과 어드레스 전극 사이에서도 어드레스 방전이 발생하면, 이 어드레스 방전에 유발되어 Y 전극과 X 전극 사이에서도 어드레스 방전이 발생하고(Y 전극과 X 전극 사이의 어드레스 방전으로 이행하고), Y 전극 근방에 플러스의 벽 전하가, X 전극 근방에 마이너스의 벽 전하가 형성된다. SF4에서는 이 벽 전하를 이용하여 선택적으로 서스테인 방전을 발생시킨다. 따라서, SF3 및 SF4에서의 어드레스 방전의 강도는, Y 전극과 어드레스 전극 사이의 방전의 강도와, Y 전극과 X 전극 사이의 방전의 강도를 합한 강도이며, 어드레스 방전에 의한 휘도도 마찬가지로 2개의 방전에 의한 휘도를 합한 휘도로 된다.
SF2에서는, X 전극에 접지 전위를 인가하고 있기 때문에, 스캔 펄스가 인가된 Y 전극과 X 전극군 사이에는 Vs의 전압이 인가될 뿐이고, 만약 어드레스 방전이 발생해도 Y 전극과 X 전극 사이의 방전이 유발되지 않는다. 그 때문에, SF2에서의 어드레스 방전은 Y 전극과 어드레스 전극 사이의 방전만이며, SF3 및 SF4와 비교하여 어드레스 방전에 의한 휘도는 낮다. SF2의 어드레스 기간에서는 Y 전극과 X 전극 사이의 어드레스 방전은 발생하지 않으므로, Y 전극과 X 전극 근방에 선택적으로 서스테인 방전을 행하기 위한 벽 전하는 형성되지 않지만, SF2에서는 서스테인 기간이 없기 때문에 문제는 없다.
실제로, SF3 및 SF4와 같이, Vs=80V, Vx=80V, VA=60V에서 어드레스 방전을 행한 경우의 휘도는 0.97cd/㎡이었지만, SF2와 같이 Vx=0V에서 어드레스 방전을 행한 경우의 휘도는 0.36cd/㎡로, 절반 이하의 저휘도로 할 수 있었다.
SF1에서는, 리세트 기간 R에서 SF2부터 SF4와 동일한 동작이 행해진다. 그 후, 어드레스 기간 A에서, X 전극에 접지 전위를, Y 전극에 Vy를 인가한 상태에서, Y 전극에 인가 위치를 변화시키면서 전압 -Vs의 스캔 펄스를 순차적으로 인가하고, 스캔 펄스에 동기하여 전압 VA1의 어드레스 펄스를 인가하고 있다. 또한, SF2 및 SF3과 같이, 서스테인 기간은 설정되어 있지 않다. 다시 말하면, SF2에서 전압 VA의 어드레스 펄스를 인가하는 데 대하여, SF1에서는 VA보다 낮은 전압 VA1의 어드레스 펄스가 인가되는 점이 다르다.
따라서, SF1에서는 SF2와 마찬가지로 Y 전극과 X 전극 사이의 어드레스 방전은 발생하지 않는다. 또한, 어드레스 펄스의 전압이 VA보다 낮은 VA1이기 때문에, Y 전극과 어드레스 전극 사이의 어드레스 방전의 강도도 작아져, SF1의 휘도는 SF2의 휘도보다 더욱 낮아진다.
이상 설명한 바와 같이, 제1 실시예의 PDP 장치의 서브 필드 구성에서는, 서스테인 기간을 갖는 최소 휘도의 서브 필드보다, 더 휘도가 작은 서브 필드가 3단계로 설정되어 있으며, 또한 도 5의 종래의 서브 필드 구성에 비해서도, 휘도가 작은 서브 필드가 또한 2단계로 설정되어 있다. 이 때문에, 저휘도 계조의 표현 능력이 향상된다.
도 7에 도시한 제1 실시예의 구동 파형에서는, SF1 및 SF2에서는, 어드레스 기간에서의 X 전극의 전위를 접지로 하였다. 그러나, 이 X 전극의 전위는, Y 전극과 어드레스 전극 사이의 어드레스 방전에 유발되어 Y 전극 사이와 X 전극 사이에서 어드레스 방전이 발생하지 않는 전압이면 된다. 도 8은 어드레스 기간에서의 X 전극의 전위를 변경한 구동 파형의 변형예를 도시하는 도면이다. 이 변형예에서는, 어드레스 기간에서의 X 전극의 전위를, 어드레스 기간에 스캔 펄스가 인가되는 Y 전극 이외의 Y 전극에 인가하는 Y 바이어스 전압(비선택 전위) -Vy로 하고 있다. 이에 의해, Y 전극과 어드레스 전극 사이의 어드레스 방전에 유발되어 Y 전극 사이와 X 전극 사이에서 어드레스 방전이 발생할 가능성이 한층 더 작아진다.
또한, 도 7에 도시한 제1 실시예의 구동 파형에서는, SF1에서 어드레스 펄스의 전압을 VA1로 하여, Y 전극과 어드레스 전극 사이의 어드레스 방전의 강도를 작게 하고 있다. 그러나, 도 9에 도시한 바와 같이, 어드레스 펄스의 전압은 VA로 하고, 스캔 펄스의 전압을 -Vs1(Vs1은 Vs보다 작음)로 하여, 어드레스 펄스와 스캔 펄스를 동시에 인가하였을 때의 Y 전극과 어드레스 전극 사이의 전압을 작게 하여, 어드레스 방전의 강도를 작게 하는 것이 가능하다.
도 10은 본 발명의 제2 실시예의 PDP 장치에서 사용하는 PDP의 분해 사시도이고, 도 11은 제2 실시예의 PDP 장치의 전체 구성을 도시하는 도면이다. 제2 실시예는, 일본 특허 제2801893호에 기재된 ALIS 방식의 PDP 장치에 본 발명을 적용한 실시예이다. ALIS 방식의 PDP 장치에 대해서는 일본 특허 제2801893호에 기재되어 있기 때문에 자세한 설명은 생략하지만, n+1개의 X 전극(11)과 n개의 Y 전극(12)을 등간격으로 배치하고, 각 Y 전극(12)의 양측에 위치하는 X 전극(11)과의 사이에서 방전을 행하여, 2n개의 표시 라인을 형성한다. 따라서, 각 X 전극(11)도 양측에 위치하는 Y 전극(12)과의 사이에서 방전을 행하게 된다. ALIS 방식의 PDP 장치에서는 인터레이스 표시가 행해져, 2n개의 표시 라인 중 홀수번째의 표시 라인이 홀수 필드에서 표시되며, 짝수번째의 표시 라인이 짝수 필드에서 표시된다. 홀수번째의 표시 라인은, 홀수번째의 X 전극과 홀수번째의 Y 전극 사이 및 짝수번째의 X 전극과 짝수번째의 Y 전극 사이에 형성되며, 짝수번째의 표시 라인은, 홀수번째의 Y 전극과 짝수번재의 X 전극 사이 및 짝수번째의 Y 전극과 홀수번째의 X 전극 사이에 형성된다.
도 10에 도시한 바와 같이, ALIS 방식의 PDP는, X 전극(11)과 Y 전극(12)이 등간격으로 배치되어 있는 점을 제외하면, 도 2의 PDP와 거의 마찬가지의 구성을 갖는다. 도 11에 도시한 바와 같이, 어드레스 드라이버(11)는, 어드레스 전극(15)을 구동한다. Y 스캔 드라이버(32)는, 각 Y 전극(12)에 스캔 펄스를 인가함과 함께, 홀수 Y 서스테인 회로(33O)로부터 공급되는 전압을 홀수번째의 Y 전극에 공통으로 인가하고, 짝수 Y 서스테인 회로(33E)로부터 공급되는 전압을 짝수번째의 Y 전극에 공통으로 인가한다. 홀수 X 서스테인 회로(34O)는 홀수번째의 X 전극에 공통으로 전압을 인가하고, 짝수 X 서스테인 회로(34E)는 짝수번째의 X 전극에 공통으로 전압을 인가한다. 제어 회로(35)는 각 부를 제어한다.
도 12와 도 13은, 제2 실시예의 홀수 필드에서의 SF1부터 SF4의 구동 파형을 도시하는 도면으로, X1은 홀수번째의 X 전극에 인가하는 파형을, X2는 짝수번째의 X 전극에 인가하는 파형을, Y1은 홀수번째의 Y 전극에 인가하는 파형을, Y2는 짝수번째의 Y 전극에 인가하는 파형을 나타낸다. 또한, 짝수 필드의 구동 파형은 생략한다. 이 파형도는 제1 실시예의 구동 파형을 도시한 도 7에 대응하고 있으며, SF5 이상의 고휘도의 서브 필드의 구동 파형은 도시를 생략하고 있지만, SF4와 마찬가지의 파형이며, 서스테인 펄스 수만이 서로 다르다. 도시한 바와 같이, SF1부터 SF3에는 서스테인 기간 S가 설정되어 있지 않다. 또한, 홀수 표시 라인 중의 홀수번째의 표시 라인 L1, L5, L9, …, L4n-3은, X1 전극과 Y1 전극 사이에 형성되며, 홀수 표시 라인 중의 짝수번째의 표시 라인 L3, L7, L11, …, L4n-1은, X2 전극과 Y2 전극 사이에 형성된다. 참고로 말하면, 짝수 표시 라인 중의 홀수번째의 표시 라인 L2, L6, L10, …, L4n-2는, Y1 전극과 X2 전극 사이에 형성되며, 짝수 표시 라인 중의 짝수번째의 표시 라인 L4, L8, L12, …, L4n은, Y2 전극과 X1 전극 사이에 형성된다.
우선, SF4의 구동 파형을 설명한다. 도시한 바와 같이, 리세트 기간 R에서 X1 및 X2 전극, Y1 및 Y2 전극, 및 어드레스 전극에 인가되는 파형은, 도 3 및 도 7과 동일하여, 설명은 생략한다. 리세트 기간의 종료 시에는, Y1 및 Y2 전극 근방에 마이너스의 벽 전하가, X1 전극 및 X2 전극 근방과 어드레스 전극 근방에 플러스의 벽 전하가 형성된다.
다음의 어드레스 기간 A는 전반부와 후반부로 나누어지며, 전반부에서는 홀수표시 라인 중의 홀수번째의 표시 라인 L1, L5, L9, …, L4 n-3에 기입을 행하고, 후반부에서는 홀수 표시 라인 중의 짝수번째의 표시 라인 L3, L7, L11, …, L4n-1에 기입을 행한다.
전반부에서는, X2 및 Y2 전극에 접지 전위를 인가한 후에, X1 전극에 X 바이어스 전압 Vx를, Y1 전극에 Y 바이어스 전압(비선택 전위) -Vy를 인가한 상태에서, 인가하는 Y1 전극의 위치를 순차적으로 변화시키면서 전압 -Vs의 스캔 펄스를 인가하고, 스캔 펄스에 동기하여 점등 셀의 어드레스 전극에 전압 VA의 어드레스 펄스를 인가한다. 다시 말하면, 홀수번째의 X1 전극과 Y1 전극, 및 어드레스 전극에 제1 실시예의 SF4와 동일한 구동 파형을 인가한다. 이에 의해, 홀수 표시 라인 중의 홀수번째의 표시 라인의 점등 셀에서는 Y1 전극과 어드레스 전극 사이에서 어드레스 방전이 발생하고, 그것에 유발되어 Y1 전극과 X1 전극 사이에서도 어드레스 방전이 발생한다. 그리고, 홀수번째의 X1 전극 근방에 마이너스의 벽 전하가, 홀수번째의 Y1 전극 근방에 플러스의 벽 전하가 형성된다.
어드레스 기간의 후반부에서는, X1 및 Y1 전극에 접지 전위를 인가한 후에, X2 전극에 X 바이어스 전압 Vx를, Y2 전극에 Y 바이어스 전압 -Vy를 인가한 상태에서, 인가하는 Y2 전극의 위치를 순차적으로 변화시키면서 전압 -Vs의 스캔 펄스를 인가하고, 스캔 펄스에 동기하여 점등 셀의 어드레스 전극에 전압 VA의 어드레스 펄스를 인가한다. 다시 말하면, 짝수번째의 X2 전극과 Y2 전극, 및 어드레스 전극에 제1 실시예의 SF4와 동일한 구동 파형을 인가한다. 이에 의해, 홀수 표시 라인 중의 짝수번째의 표시 라인의 점등 셀에서는 Y2 전극과 어드레스 전극 사이에서 어드레스 방전이 발생하고, 그것에 유발되어 Y2 전극과 X2 전극 사이에서도 어드레스 방전이 발생한다. 그리고, 짝수번째의 X2 전극 근방에 마이너스의 벽 전하가, 짝수번째의 Y2 전극 근방에 플러스의 벽 전하가 형성된다.
이상과 같이 하여, 홀수번째의 표시 라인에 기입이 행해진다.
서스테인 기간에서는, X2, Y2 및 어드레스 전극에 접지 전위를 인가한 상태에서, X1 전극에 전압 -Vs의 서스테인 펄스를, Y1 전극에 전압 Vs의 서스테인 펄스를 인가한다. 이에 의해 X1 전극과 Y1 전극 사이에 2Vs의 전압이 인가되며, X1 전극 및 Y1 전극 근방의 벽 전하의 전압이 가산되어 방전 개시 전압에 도달하여, 홀수 표시 라인의 홀수번째의 표시 라인의 점등 셀에서 서스테인 방전이 발생한다. 이 때, 짝수 표시 라인을 구성하는 Y1 전극과 X2 전극 사이 및 Y2 전극과 X1 전극 사이에는 Vs의 전압이 인가되며, 벽 전하에 의한 전압도 가산되지만, 방전 개시 전압에는 도달하지 않기 때문에 방전은 발생하지 않는다. 상기의 점등 셀에서의 X1 전극과 Y1 전극 사이의 서스테인 방전에 의해, X1 전극 근방에는 플러스의 벽 전하가, Y1 전극 근방에는 마이너스의 벽 전하가 형성된다. X2 전극과 Y2 전극은 방전하지 않기 때문에 벽 전하가 유지되어, X2 전극 근방에는 마이너스의 벽 전하가, Y2 전극 근방에는 플러스의 벽 전하가 있다.
다음으로, X1 및 Y2 전극에 전압 Vs의 서스테인 펄스를, Y1 및 X2 전극에 전압 -Vs의 서스테인 펄스를 인가한다. 즉, X1-Y1 전극 사이와 X2-Y2 전극 사이에 역상의 서스테인 펄스를 인가한다. 상기한 바와 같이, X1, Y1, X2 및 Y2 전극 근방의 벽 전하에 의한 전압은, X1-Y1 전극 사이 및 X2-Y2 전극 사이의 전압을 크게 하기 때문에 방전 개시 전압에 도달하여, X1-Y1 전극 사이 및 X2-Y2 전극 사이에서 서스테인 방전이 발생한다. 이 방전에 의해, X1, Y1, X2 및 Y2 전극 근방의 벽 전하는 극성이 반전된다. 또한, Y1-X2 전극 사이 및 Y2-X1 전극 사이에는 전압이 인가되지 않기 때문에 서스테인 방전은 발생하지 않는다.
이하, X1-Y1 전극 사이와 X2-Y2 전극 사이에 인가하는 서스테인 펄스의 극성을 반전시키면서 인가하면, 서스테인 방전이 반복하여 발생한다.
최초의 서스테인 방전은 X1-Y1 전극 사이에서 발생하고, X2-Y2 전극 사이에서는 발생하지 않았기 때문에, X2-Y2 전극 사이의 서스테인 방전은 1회분 적다. 따라서, 서스테인 기간의 마지막에는, X1, Y1 및 어드레스 전극에 접지 전위를 인가한 상태에서, X2 전극에 전압 Vs의 서스테인 펄스를, Y2 전극에 전압 -Vs의 서스테인 펄스를 인가하여, X2-Y2 전극 사이에만 서스테인 방전을 발생시킨다. 이 X2-Y2 전극 사이의 서스테인 방전에 의해, X2 및 Y2 전극 근방의 벽 전하가 반전하여, X1 및 Y1 전극 근방의 벽 전하와 동일한 극성으로 된다. 이에 의해, 리세트 기간에, 모든 X 전극에 공통의 온 셀 리세트 전압을, 모든 Y 전극에 온 셀 리세트 둔파를 인가하여, 전의 서브 필드의 점등 셀의 벽 전하를 소거할 수 있다. 여기서는, 각 홀수 표시 라인에서 2회의 서스테인 방전이 발생한다.
SF3은, SF4로부터 서스테인 기간 S의 구동 파형을 제외한 파형으로, 어드레스 기간 A에서 X 전극과 Y 전극 사이의 어드레스 방전이 발생하여 서스테인 방전을 위한 벽 전하가 형성되지만, 서스테인 방전은 발생하지 않는다. 따라서, SF3의 휘도는 SF4의 휘도보다 서스테인 방전에 의한 휘도분만큼 낮다.
SF2는, SF3에서, 어드레스 기간 A에서의 X1 및 X2 전극의 전위를 Vx로부터 접지 전위로 변경한 점이 다르다. 이에 의해 어드레스 기간 A에서의 X 전극과 Y 전극 사이의 어드레스 방전은 발생하지 않아, 서스테인 방전을 위한 벽 전하는 형성되지 않는다. 따라서, SF2의 휘도는 SF3의 휘도보다 X 전극과 Y 전극 사이의 어드레스 방전에 의한 휘도분만큼 낮다.
SF1은, SF2에서, 어드레스 펄스의 전압이 전압 VA보다 낮은 전압 VA1인 점이 다르다. 이에 의해, Y 전극과 어드레스 전극 사이의 어드레스 방전의 강도가 저하되어, SF1의 휘도는 SF2의 휘도보다 이 어드레스 방전의 강도 저하분만큼 낮다.
이상, 홀수 필드의 SF4의 동작을 설명하였지만, 짝수 필드에서는 상기의 X1 전극의 구동 파형을 X2 전극에, X2 전극의 구동 파형을 X1 전극에 인가한다.
제2 실시예에서도, 제1 실시예에서 설명한 어드레스 기간 중의 X 전극의 전위를 변경하는 변형예나, 어드레스 펄스의 전압을 VA1로 변경하는 대신에 스캔 펄스의 전압을 변경하는 변형예가 적용 가능하다.
이상 설명한 바와 같이, 제2 실시예의 PDP 장치의 서브 필드 구성에서는, 서스테인 기간을 갖는 최소 휘도의 서브 필드보다, 더욱 휘도가 작은 서브 필드가 3단계로 설치되어 있기 때문에, 저휘도 계조의 표현 능력이 향상된다.
도 14는 본 발명의 제3 실시예의 PDP 장치에서 사용하는 PDP의 분해 사시도이다. 제3 실시예는, 2전극형의 PDP 장치에 본 발명을 적용한 실시예이다. 2전극형의 플라즈마 디스플레이 패널(PDP)에는, 교차하는 전극을 한쪽의 기판에 형성하는 형식과, 대향하는 기판에 형성하는 형식이 있지만, 여기서는 교차하는 전극을 한쪽의 기판에 형성하는 형식에 본 발명을 적용한 예를 설명한다. 단, 본 발명은 이에 한정되지 않고, 교차하는 전극을 대향하는 기판에 형성하는 형식에도 적용 가능하다.
도 14에 도시한 바와 같이, 2전극형의 PDP는, 투명 기판(1)에 투명 전극(51)과 버스 전극(52)으로 구성되는 가로 전극(제1 전극)군을 평행하게 배치하고, 그 위를 유전체층(53)으로 피복하며, 그 위에 가로 전극군에 대하여 수직으로 연장되며, 투명 전극(54)과 버스 전극(55)으로 구성되는 세로 전극(제2 전극)군을 평행하게 배치하고, 그 위에 다시 유전체층(56)을 형성하고, 그 위에 MgO 등의 보호층(57)을 형성한다. 배면 기판(42)에는, 세로 방향으로 연장되는 격벽(58)과 가로 방향으로 연장되는 격벽(59)으로 구성되는 2차원 형상의 격벽을 설치하고, 배면 기판(42)과 격벽의 측면에 형광체(60, 61, 62)를 도포한다.
도 15는 도 14의 PDP를 전극 형상을 도시하는 도면이다. 도시한 바와 같이, 가로 버스 전극(52)으로부터 돌출된 가로 투명 전극(51)과, 세로 버스 전극(55)으로부터 돌출된 세로 투명 전극(54)의 엣지가, 소정의 간격으로 되도록 형성되어 있어, 가로 투명 전극(51)과 세로 투명 전극(54) 사이에서 방전이 가능하다. 격벽은 가로 버스 전극(52)과 세로 버스 전극(55)에 중첩되도록 설치되어 있기 때문에, 가로 버스 전극(52)과 세로 버스 전극(55) 사이에서는 방전은 발생하지 않는다.
도 16은 제3 실시예의 PDP 장치의 전체 구성을 도시하는 도면이다. 세로 전극 드라이버(61)는, PDP(60)의 세로 전극에 어드레스 펄스를 각각 인가함과 함께, 세로 서스테인 회로(63)로부터 공급되는 소정의 전압을 세로 전극에 인가한다. 가로 전극 드라이버(62)는, PDP(60)의 가로 전극에 스캔 펄스를 각각 인가함과 함께, 가로 서스테인 회로(64)로부터 공급되는 소정의 전압을 가로 전극에 인가한다. 제어 회로(65)는 각 부를 제어한다.
도 17은 제3 실시예의 구동 파형을 도시하는 도면으로, H1은 가로 전극에 인가하는 파형을, V는 세로 전극에 인가하는 파형을 나타낸다. 이 파형도는 제1 실시예의 구동 파형을 도시한 도 7에 대응하고 있으며, SF4 이상의 고휘도의 서브 필드의 구동 파형은 도시를 생략하고 있지만, SF3과 마찬가지의 파형이며, 서스테인 펄스 수만이 다르다. 도시한 바와 같이, SF1 및 SF2에는 서스테인 기간 S가 설정되어 있지 않는다.
우선, SF3의 구동 파형을 설명한다. 도시한 바와 같이, 리세트 기간 R에서 가로 전극과 세로 전극에 인가되는 파형은, 도 3 및 도 7에서 X 전극과 Y 전극에 인가되는 파형과 유사하다. 따라서, 리세트 기간에서는 전의 서브 필드의 점등 셀의 벽 전하를 소거함과 함께, 모든 셀에 동일한 벽 전하를 형성한다.
어드레스 기간 A에서는, 가로 전극에 바이어스 전압 -Vy를, 세로 전극에 접지 전위를 인가한 상태에서, 전압 -Vs의 스캔 펄스를 인가 위치를 순차적으로 변화시키면서 가로 전극에 인가하고, 스캔 펄스에 동기하여 전압 VA의 어드레스 펄스를 점등 셀의 세로 전극에 인가한다. 이에 의해, 점등 셀에서 어드레스 방전이 발생하여 선택적으로 서스테인 방전을 발생시키기 위한 벽 전하가 형성된다. 이 경우에는, 점등 셀의 가로 전극 근방에 플러스의 벽 전하가, 세로 전극 근방에 마이너스의 벽 전하가 형성된다.
서스테인 기간 S에서는, 전압 Vs의 서스테인 펄스를 가로 전극에, 전압 -Vs의 서스테인 펄스를 세로 전극에 인가한다. 이것에 벽 전하에 의한 전압이 가산되어 방전 개시 전압을 초과하여, 서스테인 방전이 발생한다. 이 서스테인 방전에 의해 벽 전하의 극성이 반전되기 때문에, 다음에 극성을 반전한 서스테인 펄스를 인가하면 다시 서스테인 방전이 발생한다. 그 이후, 극성을 반전하면서 서스테인 펄스를 반복하여 인가하면 서스테인 방전이 반복된다.
SF2는, SF3에서 서스테인 기간 S를 설정하지 않은 점이 다르다. 이에 의해, 어드레스 기간 A에서 서스테인 방전을 위한 벽 전하가 형성되지만, 서스테인 방전은 행해지지 않기 때문에, SF2는 SF3보다 서스테인 방전에 의한 휘도분만큼 휘도가 낮다.
SF1은, SF2에서, 스캔 펄스의 전압이 -Vs로부터 -Vs1(Vs1은 Vs보다 작음)로, 어드레스 펄스의 전압이 VA로부터 VA1(VA1은 VA보다 작음)로 변경된 점이 다르다. 이에 의해, 점등 셀에서의 어드레스 방전 시에 가로 전극과 세로 전극 사이에 인가되는 전압이 작아져, 어드레스 방전의 강도가 저하되어, SF1의 휘도는 SF2의 휘도보다, 어드레스 방전의 강도 저하분만큼 낮아진다.
이상 설명한 바와 같이, 제3 실시예의 PDP 장치의 서브 필드 구성에서는, 서스테인 기간을 갖는 최소 휘도의 서브 필드보다, 더 휘도가 작은 서브 필드가 2단계로 설정되어 있기 때문에, 저휘도 계조의 표현 능력이 향상된다.
본 발명에 따르면, 플라즈마 디스플레이 장치의 표시 품질을 향상할 수 있으며, 특히 CRT에 비해 PDP 장치가 뒤떨어져 있는 저휘도 계조의 표현 능력이 향상되기 때문에, 플라즈마 디스플레이 장치의 한층 더한 보급에 도움이 된다.
도 1은 3전극형 PDP의 분해 사시도.
도 2는 필드 구성의 종래예를 도시하는 도면.
도 3은 구동 파형의 종래예를 도시하는 도면.
도 4는 필드 구성의 다른 종래예를 도시하는 도면.
도 5는 구동 파형의 다른 종래예를 도시하는 도면.
도 6은 본 발명의 제1 실시예의 PDP 장치의 전체 구성을 도시하는 도면.
도 7은 제1 실시예의 PDP 장치의 구동 파형을 도시하는 도면.
도 8은 제1 실시예의 PDP 장치의 구동 파형의 변형예를 도시하는 도면.
도 9는 제1 실시예의 PDP 장치의 구동 파형의 변형예를 도시하는 도면.
도 10은 본 발명의 제2 실시예에서 사용하는 PDP의 분해 사시도.
도 11은 제2 실시예의 PDP 장치의 전체 구성을 도시하는 도면.
도 12는 제2 실시예의 PDP 장치의 구동 파형을 도시하는 도면.
도 13은 제2 실시예의 PDP 장치의 구동 파형을 도시하는 도면.
도 14는 본 발명의 제3 실시예에서 사용하는 PDP의 분해 사시도.
도 15는 제3 실시예의 PDP의 전극 형상을 도시하는 도면.
도 16은 제3 실시예의 PDP 장치의 전체 구성을 도시하는 도면.
도 17은 제3 실시예의 PDP 장치의 구동 파형을 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 전면 기판
2 : 배면 기판
11 : 제1(X) 전극
12 : 제2(Y) 전극
15 : 제3(어드레스) 전극
30 : 플라즈마 디스플레이 패널
31 : 어드레스 드라이버
32 : Y 스캔 드라이버
33 : Y 서스테인 회로
34 : X 서스테인 회로

Claims (9)

  1. 제1 기판 위에 병행으로 배치된 제1 및 제2 전극군과, 상기 제1 기판에 대향하는 제2 기판 위에 상기 제1 및 제2 전극군에 대하여 교차하도록 배치된 제3 전극군을 구비하고,
    1프레임을 복수의 서브 필드로 구성하고, 상기 복수의 서브 필드는, 점등해야 할 셀을 선택하기 위한 어드레스 방전을 행하는 어드레스 기간과, 상기 어드레스 기간에서 선택한 셀에서 서스테인 방전을 행하는 서스테인 기간을 포함하는 제1 서브 필드와, 상기 서스테인 기간을 수반하지 않고 상기 어드레스 기간을 포함하는 제2 서브 필드를 구비하고,
    상기 제1 서브 필드에서의 상기 어드레스 기간에서는, 상기 제2 전극군과 상기 제3 전극군 사이에 연속하여, 상기 제1 전극군과 상기 제2 전극군 사이에서 상기 어드레스 방전을 행하며,
    상기 제2 서브 필드에서의 상기 어드레스 기간에서는, 상기 제1 전극군과 상기 제2 전극군 사이에서의 방전으로 이행하지 않고, 상기 제2 전극군과 상기 제3 전극군 사이에서 상기 어드레스 방전을 행하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  2. 1프레임을 복수의 서브 필드로 구성하고, 상기 복수의 서브 필드는, 점등해야 할 셀을 선택하기 위한 어드레스 방전을 행하는 어드레스 기간과, 상기 어드레스 기간에서 선택한 셀에서 서스테인 방전을 행하는 서스테인 기간을 포함하는 제1 서브 필드와, 상기 서스테인 기간을 수반하지 않고 상기 어드레스 기간을 포함하는 제2 서브 필드를 구비하며,
    상기 어드레스 방전의 강도가 서로 다른 적어도 2개의 상기 제2 서브 필드를 포함하여 이루어지는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제2 서브 필드는, 상기 제1 서브 필드보다 휘도 가중치가 작은 것을 특징으로 하는 플라즈마 디스플레이 장치.
  4. 제3항에 있어서,
    휘도 가중치가 가장 작은 상기 서브 필드의 어드레스 방전 시에는, 상기 제1 전극군의 전위를 접지 전위로 하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  5. 제3항에 있어서,
    휘도 가중치가 가장 작은 상기 서브 필드의 어드레스 방전 시에는, 상기 제1 전극군의 전위를, 상기 제2 전극군에서의 상기 어드레스 기간의 비선택 전위로 하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  6. 제2항에 있어서,
    제1 기판 위에 평행하게 배치된 제1 및 제2 전극군과, 상기 제1 기판에 대향하는 제2 기판 위에 상기 제1 및 제2 전극군에 대하여 교차하도록 배치된 제3 전극군을 구비하고,
    상기 2개의 제2 서브 필드 중 한쪽은, 그 어드레스 기간에서, 상기 제2 전극군과 상기 제3 전극군 사이에 연속하여, 상기 제1 전극군과 상기 제2 전극군 사이에서 상기 어드레스 방전을 행하고,
    상기 2개의 제2 서브 필드 중 다른쪽은, 그 어드레스 기간에서, 상기 제1 전극군과 상기 제2 전극군 사이에서의 방전으로 이행하지 않고, 상기 제2 전극군과 상기 제3 전극군 사이에서 상기 어드레스 방전을 행하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  7. 제6항에 있어서,
    상기 제2 서브 필드는 상기 제1 서브 필드보다 휘도 가중치가 작고, 또한 휘도 가중치가 가장 작은 상기 서브 필드의 어드레스 방전 시에는, 상기 제1 전극군의 전위를 접지 전위로 하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  8. 제6항에 있어서,
    상기 제2 서브 필드는 상기 제1 서브 필드보다 휘도 가중치가 작고, 또한 휘도 가중치가 가장 작은 상기 서브 필드의 어드레스 방전 시에는, 상기 제1 전극군의 전위를, 상기 제2 전극군에서의 상기 어드레스 기간의 비선택 전위로 하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  9. 제2항에 있어서,
    상기 어드레스 방전의 강도가 서로 다른 상기 2개의 제2 서브 필드는, 어드레스 방전을 실시하기 위해 전극 사이에 인가되는 인가 전압의 절대값이 상위하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
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