JP2000056731A - Ａｃ型ｐｄｐの駆動方法 - Google Patents
Ａｃ型ｐｄｐの駆動方法Info
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- JP2000056731A JP2000056731A JP10227918A JP22791898A JP2000056731A JP 2000056731 A JP2000056731 A JP 2000056731A JP 10227918 A JP10227918 A JP 10227918A JP 22791898 A JP22791898 A JP 22791898A JP 2000056731 A JP2000056731 A JP 2000056731A
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- Control Of Gas Discharge Display Tubes (AREA)
Abstract
(57)【要約】
【課題】第１及び第２の主電極の双方の共通化による駆
動部品点数の低減を図りつつ、アドレッシングを高速化
することを目的とする。 【解決手段】ブロック毎のアドレッシングにおいて、ア
ドレッシング対象である選択ブロック内の全セルを帯電
させるための処理として、選択ブロックに属した第１主
電極ＸＧ１に第１極性のパルスＰｗｘを印加し、選択ブ
ロックとそれ以外の非選択ブロックとを区別せずに全て
の第２主電極ＹＧ１〜ＹＧ３に第２極性のパルスＰｗｙ
を印加するとともに、非選択ブロックに属した第１主電
極ＸＧ２，ＸＧ３に放電を防止するための第２極性のパ
ルスＰｃを印加する。
動部品点数の低減を図りつつ、アドレッシングを高速化
することを目的とする。 【解決手段】ブロック毎のアドレッシングにおいて、ア
ドレッシング対象である選択ブロック内の全セルを帯電
させるための処理として、選択ブロックに属した第１主
電極ＸＧ１に第１極性のパルスＰｗｘを印加し、選択ブ
ロックとそれ以外の非選択ブロックとを区別せずに全て
の第２主電極ＹＧ１〜ＹＧ３に第２極性のパルスＰｗｙ
を印加するとともに、非選択ブロックに属した第１主電
極ＸＧ２，ＸＧ３に放電を防止するための第２極性のパ
ルスＰｃを印加する。
Description
【０００１】
【発明の属する技術分野】本発明は、面放電構造のＡＣ
型ＰＤＰ（Plasma Display Panel：プラズマディスプレ
イパネル）の駆動方法に関する。
型ＰＤＰ（Plasma Display Panel：プラズマディスプレ
イパネル）の駆動方法に関する。
【０００２】ＰＤＰは、カラー表示の実用化を機に大画
面のテレビジョン表示デバイスとして普及しつつある。
このようなＰＤＰに対する市場要求の１つにいっそうの
高精細化があり、それを実現するにはアドレッシングを
高速化する必要がある。
面のテレビジョン表示デバイスとして普及しつつある。
このようなＰＤＰに対する市場要求の１つにいっそうの
高精細化があり、それを実現するにはアドレッシングを
高速化する必要がある。
【０００３】
【従来の技術】カラー表示デバイスとして３電極面放電
構造のＡＣ型ＰＤＰが商品化されている。これは、マト
リクス表示のライン（行）毎に点灯維持のための一対の
主電極（第１及び第２の電極）が配置され、列毎にアド
レス電極（第３の電極）が配置されたものである。
構造のＡＣ型ＰＤＰが商品化されている。これは、マト
リクス表示のライン（行）毎に点灯維持のための一対の
主電極（第１及び第２の電極）が配置され、列毎にアド
レス電極（第３の電極）が配置されたものである。
【０００４】表示に際しては、主電極を覆う誘電体層に
蓄積する電荷によるメモリ機能が利用される。すなわ
ち、第２の主電極とアドレス電極とを用いてライン走査
形式で表示内容に応じた帯電状態を形成するアドレッシ
ングを行い、その後に各ラインの主電極対に対して交番
極性の点灯維持電圧Ｖｓを印加する。点灯維持電圧Ｖｓ
は（１）式を満たす。
蓄積する電荷によるメモリ機能が利用される。すなわ
ち、第２の主電極とアドレス電極とを用いてライン走査
形式で表示内容に応じた帯電状態を形成するアドレッシ
ングを行い、その後に各ラインの主電極対に対して交番
極性の点灯維持電圧Ｖｓを印加する。点灯維持電圧Ｖｓ
は（１）式を満たす。
【０００５】Ｖｆ−Ｖwall＜Ｖｓ＜Ｖｆ …（１） Ｖｆ ：放電開始電圧 Ｖwall：壁電圧 点灯維持電圧Ｖｓの印加により、壁電荷の存在するセル
のみにおいて実効電圧（セル電圧ともいう）Ｖeff が放
電開始電圧Ｖｆを越えて基板面に沿った面放電が生じ
る。点灯維持電圧Ｖｓの印加周期を短くすれば、見かけ
の上で連続した点灯状態が得られる。
のみにおいて実効電圧（セル電圧ともいう）Ｖeff が放
電開始電圧Ｖｆを越えて基板面に沿った面放電が生じ
る。点灯維持電圧Ｖｓの印加周期を短くすれば、見かけ
の上で連続した点灯状態が得られる。
【０００６】さて、面放電型ＰＤＰの駆動においては、
第１及び第２の主電極をそれぞれ複数本ずつ電気的に共
通化する多重接続形式の採用により、ライン走査用ドラ
イバの個数を低減することができる。すなわち、画面を
ｎ個のブロックに分けてブロック毎に第１の主電極を共
通化する。第２の主電極については各ブロックから１本
ずつ選択して複数の電極群に分け、電極群毎に共通化す
る。そして、ブロック毎にアドレッシングを行う。これ
により、第２の主電極の電位を設定するのに必要はドラ
イバの数ｋはＮ／ｎ（Ｎ：第２の主電極の総数、ｎ：ブ
ロック数）となる。ただし、第１の主電極をブロック毎
に独立に制御するので、アドレッシングに必要なドライ
バの総数は（Ｎ／ｎ）＋ｎとなる。なお、電極の共通化
（結線）をＰＤＰの内部で行えば、特公平６−７３０６
２号公報第４段（第３頁右段）の第１６行〜第２１行に
記載のとおり、ＰＤＰと駆動回路との接続のための端子
を削減できる。
第１及び第２の主電極をそれぞれ複数本ずつ電気的に共
通化する多重接続形式の採用により、ライン走査用ドラ
イバの個数を低減することができる。すなわち、画面を
ｎ個のブロックに分けてブロック毎に第１の主電極を共
通化する。第２の主電極については各ブロックから１本
ずつ選択して複数の電極群に分け、電極群毎に共通化す
る。そして、ブロック毎にアドレッシングを行う。これ
により、第２の主電極の電位を設定するのに必要はドラ
イバの数ｋはＮ／ｎ（Ｎ：第２の主電極の総数、ｎ：ブ
ロック数）となる。ただし、第１の主電極をブロック毎
に独立に制御するので、アドレッシングに必要なドライ
バの総数は（Ｎ／ｎ）＋ｎとなる。なお、電極の共通化
（結線）をＰＤＰの内部で行えば、特公平６−７３０６
２号公報第４段（第３頁右段）の第１６行〜第２１行に
記載のとおり、ＰＤＰと駆動回路との接続のための端子
を削減できる。
【０００７】従来の多重接続形式の駆動方法は、上述の
公報の第４図及び第５図のように、次の（１）〜（４）
の４段階の処理をライン数と同じ回数だけ繰り返して１
画面のアドレッシングを行うものであった。 （１）１つのブロックに属した第１の主電極にブロック
選択用のパルスを印加すると同時に、第２の主電極から
なる１つの電極群にライン選択用のパルスを印加し、そ
れによって１つの行に属する全てのセルを帯電させる。 （２）画面内の全てのセルに点灯維持電圧を印加して帯
電を安定させる。 （３）（１）の段階と同じ電極群に再びライン選択用の
パルスを印加するとともに、非点灯とすべきセルに対応
したアドレス電極にパルスを印加し、それによって非点
灯とすべきセルの壁電荷を消去する。 （４）ライン選択用のパルスの印加による非選択ブロッ
クでの電荷変動を防止するため、非選択ブロックに属し
た第１の主電極に所定のパルスを印加する。
公報の第４図及び第５図のように、次の（１）〜（４）
の４段階の処理をライン数と同じ回数だけ繰り返して１
画面のアドレッシングを行うものであった。 （１）１つのブロックに属した第１の主電極にブロック
選択用のパルスを印加すると同時に、第２の主電極から
なる１つの電極群にライン選択用のパルスを印加し、そ
れによって１つの行に属する全てのセルを帯電させる。 （２）画面内の全てのセルに点灯維持電圧を印加して帯
電を安定させる。 （３）（１）の段階と同じ電極群に再びライン選択用の
パルスを印加するとともに、非点灯とすべきセルに対応
したアドレス電極にパルスを印加し、それによって非点
灯とすべきセルの壁電荷を消去する。 （４）ライン選択用のパルスの印加による非選択ブロッ
クでの電荷変動を防止するため、非選択ブロックに属し
た第１の主電極に所定のパルスを印加する。
【０００８】
【発明が解決しようとする課題】従来のアドレッシング
に係わる駆動シーケンスでは、上述の（２）の安定化処
理を省略したとしても、１ライン当たり３回のパルス印
加を行うことになり、アドレッシングの所要時間が長い
という問題があった。
に係わる駆動シーケンスでは、上述の（２）の安定化処
理を省略したとしても、１ライン当たり３回のパルス印
加を行うことになり、アドレッシングの所要時間が長い
という問題があった。
【０００９】本発明は、第１及び第２の主電極の双方の
共通化による駆動部品点数の低減を図りつつ、アドレッ
シングを高速化することを目的としている。
共通化による駆動部品点数の低減を図りつつ、アドレッ
シングを高速化することを目的としている。
【００１０】
【課題を解決するための手段】本発明においては、画面
を分割したブロック毎にいわゆる全面書込みとライン順
次のアドレッシングとを行い、全面書込みに際して選択
ブロックの主電極対だけでなく非選択ブロックの主電極
対にも特定のパルスを印加して選択ブロックと非選択ブ
ロックとの差別化を行う。
を分割したブロック毎にいわゆる全面書込みとライン順
次のアドレッシングとを行い、全面書込みに際して選択
ブロックの主電極対だけでなく非選択ブロックの主電極
対にも特定のパルスを印加して選択ブロックと非選択ブ
ロックとの差別化を行う。
【００１１】請求項１の発明の方法は、画面の各行にお
いて点灯維持放電を生じさせるための電極対を構成する
ように複数の第１主電極と複数の第２主電極とが平行に
配列されたＡＣ型ＰＤＰによる表示に際して、前記画面
を２以上のｎ個のブロックに分けて各ブロックに属した
第１主電極に共通に電圧を印加するとともに、前記各ブ
ロック内の電極が互いに異なる群に属するように前記第
２主電極を複数の電極群に分け、各電極群に属した第２
主電極に共通に電圧を印加するＡＣ型ＰＤＰの駆動方法
であって、前記各ブロック毎にブロック内の全セルを帯
電させた後に１行ずつ順に選択的に壁電荷を消去するア
ドレッシングをｎ回繰り返すことによって、画面全体の
アドレッシングを行うこととし、ブロック毎のアドレッ
シングにおいて、アドレッシング対象である選択ブロッ
ク内の全セルを帯電させるための処理として、当該選択
ブロックに属した前記第１主電極に第１極性のパルスを
印加し、当該選択ブロックとそれ以外の非選択ブロック
とを区別せずに全ての前記第２主電極に第２極性のパル
スを印加するとともに、前記非選択ブロックに属した前
記第１主電極に放電を防止するための第２極性のパルス
を印加するものである。
いて点灯維持放電を生じさせるための電極対を構成する
ように複数の第１主電極と複数の第２主電極とが平行に
配列されたＡＣ型ＰＤＰによる表示に際して、前記画面
を２以上のｎ個のブロックに分けて各ブロックに属した
第１主電極に共通に電圧を印加するとともに、前記各ブ
ロック内の電極が互いに異なる群に属するように前記第
２主電極を複数の電極群に分け、各電極群に属した第２
主電極に共通に電圧を印加するＡＣ型ＰＤＰの駆動方法
であって、前記各ブロック毎にブロック内の全セルを帯
電させた後に１行ずつ順に選択的に壁電荷を消去するア
ドレッシングをｎ回繰り返すことによって、画面全体の
アドレッシングを行うこととし、ブロック毎のアドレッ
シングにおいて、アドレッシング対象である選択ブロッ
ク内の全セルを帯電させるための処理として、当該選択
ブロックに属した前記第１主電極に第１極性のパルスを
印加し、当該選択ブロックとそれ以外の非選択ブロック
とを区別せずに全ての前記第２主電極に第２極性のパル
スを印加するとともに、前記非選択ブロックに属した前
記第１主電極に放電を防止するための第２極性のパルス
を印加するものである。
【００１２】請求項２の発明の駆動方法は、前記選択ブ
ロックに属した前記第１主電極に第１極性のパルスを印
加する以前に、当該選択ブロックに残留している壁電荷
の極性を反転させるものである。
ロックに属した前記第１主電極に第１極性のパルスを印
加する以前に、当該選択ブロックに残留している壁電荷
の極性を反転させるものである。
【００１３】請求項３の発明の駆動方法は、前記選択ブ
ロックに属した前記第１主電極に印加するパルスと、前
記第２主電極に印加するパルスとのうちの少なくとも一
方を、立上がりが立下がりより緩やかな鈍波波形パルス
とするものである。
ロックに属した前記第１主電極に印加するパルスと、前
記第２主電極に印加するパルスとのうちの少なくとも一
方を、立上がりが立下がりより緩やかな鈍波波形パルス
とするものである。
【００１４】請求項４の発明の駆動方法は、ブロック毎
のアドレッシングを開始する以前に、画面全体を対象に
壁電荷の消去を行うものである。請求項５の発明の駆動
方法は、時系列のフィールドの表示に際して、各フィー
ルドを輝度の重み付けをした複数のサブフィールドに分
割し、当該各サブフィールド毎に計ｎ回のブロック毎の
アドレッシングを行うものである。
のアドレッシングを開始する以前に、画面全体を対象に
壁電荷の消去を行うものである。請求項５の発明の駆動
方法は、時系列のフィールドの表示に際して、各フィー
ルドを輝度の重み付けをした複数のサブフィールドに分
割し、当該各サブフィールド毎に計ｎ回のブロック毎の
アドレッシングを行うものである。
【００１５】請求項６の発明の駆動方法は、画面の各行
において点灯維持放電を生じさせるための電極対を構成
するように複数の第１主電極と複数の第２主電極とが平
行に配列され、列毎に１本ずつアドレス電極が配列され
た３電極面放電構造のＡＣ型ＰＤＰによる表示に適用さ
れる。
において点灯維持放電を生じさせるための電極対を構成
するように複数の第１主電極と複数の第２主電極とが平
行に配列され、列毎に１本ずつアドレス電極が配列され
た３電極面放電構造のＡＣ型ＰＤＰによる表示に適用さ
れる。
【００１６】本明細書において、パルスの印加とは、一
時的に電極を基準電位（例えば接地電位）と異なる電位
にバイアスすることを意味する。
時的に電極を基準電位（例えば接地電位）と異なる電位
にバイアスすることを意味する。
【００１７】
【発明の実施の形態】図１は本発明に係るプラズマ表示
装置１００の構成図である。プラズマ表示装置１００
は、マトリクス形式の薄型カラー表示デバイスであるＡ
Ｃ型のＰＤＰ１と、画面ＥＳを構成する多数のセル（表
示素子）Ｃを選択的に点灯させるための駆動ユニット８
０とから構成されており、壁掛け式テレビジョン受像
機、コンピュータシステムのモニターなどとして利用さ
れる。
装置１００の構成図である。プラズマ表示装置１００
は、マトリクス形式の薄型カラー表示デバイスであるＡ
Ｃ型のＰＤＰ１と、画面ＥＳを構成する多数のセル（表
示素子）Ｃを選択的に点灯させるための駆動ユニット８
０とから構成されており、壁掛け式テレビジョン受像
機、コンピュータシステムのモニターなどとして利用さ
れる。
【００１８】ＰＤＰ１は、点灯維持放電を生じさせるた
めの電極対をなす第１及び第２の主電極Ｘ，Ｙ（以下、
主電極Ｘ、主電極Ｙと記す）が平行配置され、各セルＣ
において主電極Ｘ，Ｙと第３の電極としてのアドレス電
極Ａとが交差する３電極面放電構造をとる。主電極Ｘ，
Ｙは画面のライン方向（水平方向）に延び、主電極Ｙは
アドレッシングに際してライン単位にセルＣを選択する
ためのスキャン電極として用いられる。アドレス電極Ａ
は列方向（垂直方向）に延びており、列単位にセルＣを
選択するためのデータ電極として用いられる。基板面の
うちの主電極群とアドレス電極群とが交差する範囲が画
面（すなわち表示領域）ＥＳとなる。
めの電極対をなす第１及び第２の主電極Ｘ，Ｙ（以下、
主電極Ｘ、主電極Ｙと記す）が平行配置され、各セルＣ
において主電極Ｘ，Ｙと第３の電極としてのアドレス電
極Ａとが交差する３電極面放電構造をとる。主電極Ｘ，
Ｙは画面のライン方向（水平方向）に延び、主電極Ｙは
アドレッシングに際してライン単位にセルＣを選択する
ためのスキャン電極として用いられる。アドレス電極Ａ
は列方向（垂直方向）に延びており、列単位にセルＣを
選択するためのデータ電極として用いられる。基板面の
うちの主電極群とアドレス電極群とが交差する範囲が画
面（すなわち表示領域）ＥＳとなる。
【００１９】駆動ユニット８０は、コントローラ８１、
フレームメモリ８２、データ処理回路８３、サブフィー
ルドメモリ８４、電源回路８５、Ｘドライバ群８７、Ｙ
ドライバ群８８、及びアドレスドライバ群８９を有して
いる。なお、駆動ユニット８０はＰＤＰ１の背面側に配
置され、各ドライバとＰＤＰ１の電極とが図示しないフ
レキシブルケーブルで電気的に接続される。駆動ユニッ
ト８０にはＴＶチューナ、コンピュータなどの外部装置
からＲ，Ｇ，Ｂの各色の輝度レベル（階調レベル）を示
す画素単位のフィールドデータＤｆが、各種の同期信号
とともに入力される。
フレームメモリ８２、データ処理回路８３、サブフィー
ルドメモリ８４、電源回路８５、Ｘドライバ群８７、Ｙ
ドライバ群８８、及びアドレスドライバ群８９を有して
いる。なお、駆動ユニット８０はＰＤＰ１の背面側に配
置され、各ドライバとＰＤＰ１の電極とが図示しないフ
レキシブルケーブルで電気的に接続される。駆動ユニッ
ト８０にはＴＶチューナ、コンピュータなどの外部装置
からＲ，Ｇ，Ｂの各色の輝度レベル（階調レベル）を示
す画素単位のフィールドデータＤｆが、各種の同期信号
とともに入力される。
【００２０】フィールドデータＤｆは、フレームメモリ
８２に一旦格納された後、データ処理回路８３へ送られ
る。データ処理回路８３は、点灯させるサブフィールド
の組合せを設定するデータ変換手段であり、フィールド
データＤｆに応じたサブフィールドデータＤｓｆを出力
する。サブフィールドデータＤｓｆはサブフィールドメ
モリ８４に格納される。サブフィールドデータＤｓｆの
各ビットの値は、サブフィールドにおけるセルＣの点灯
の要否、厳密にはアドレス放電の要否を示す情報であ
る。
８２に一旦格納された後、データ処理回路８３へ送られ
る。データ処理回路８３は、点灯させるサブフィールド
の組合せを設定するデータ変換手段であり、フィールド
データＤｆに応じたサブフィールドデータＤｓｆを出力
する。サブフィールドデータＤｓｆはサブフィールドメ
モリ８４に格納される。サブフィールドデータＤｓｆの
各ビットの値は、サブフィールドにおけるセルＣの点灯
の要否、厳密にはアドレス放電の要否を示す情報であ
る。
【００２１】Ｘドライバ群８７は主電極Ｘに駆動電圧を
印加し、Ｙドライバ群８８は主電極Ｙに駆動電圧を印加
する。そして、アドレスドライバ群８９は、サブフィー
ルドデータＤｓｆに応じてアドレス電極Ａに駆動電圧を
印加する。主電極Ｘ，Ｙについては後述のように複数ず
つ共通化する多重接続が行われ、ドライバ数が低減され
る。Ｘドライバ群８７及びＹドライバ群８８は、共通化
された電極群毎に設けられたドライバの集合である。各
ドライバには電源回路８５から所定の電力が供給され
る。
印加し、Ｙドライバ群８８は主電極Ｙに駆動電圧を印加
する。そして、アドレスドライバ群８９は、サブフィー
ルドデータＤｓｆに応じてアドレス電極Ａに駆動電圧を
印加する。主電極Ｘ，Ｙについては後述のように複数ず
つ共通化する多重接続が行われ、ドライバ数が低減され
る。Ｘドライバ群８７及びＹドライバ群８８は、共通化
された電極群毎に設けられたドライバの集合である。各
ドライバには電源回路８５から所定の電力が供給され
る。
【００２２】図２は主電極の共通接続の模式図である。
ここで、ライン数を便宜的に９とする。図では主電極に
ついてライン番号を示す数字を添えた符号Ｘ1 〜Ｘ9 ，
Ｙ1 〜Ｙ9 を付してある。なお、実際のＰＤＰ１のライ
ン数は数百以上であり、例えばＸＧＡ仕様の場合には７
６８である。
ここで、ライン数を便宜的に９とする。図では主電極に
ついてライン番号を示す数字を添えた符号Ｘ1 〜Ｘ9 ，
Ｙ1 〜Ｙ9 を付してある。なお、実際のＰＤＰ１のライ
ン数は数百以上であり、例えばＸＧＡ仕様の場合には７
６８である。
【００２３】画面ＥＳを列方向に３個のブロックＢ１，
Ｂ２，Ｂ３に区画し、ブロック毎に主電極Ｘを共通化す
る。必ずしも各ブロックのライン数（主電極数）を等し
くする必要はないが、ライン数が均等になるようにブロ
ック数を選定するのがアドレッシングの効率化の上で望
ましい。ブロックＢ１に属した主電極Ｘ1 〜Ｘ3 からな
る電極群ＸＧ１、ブロックＢ２に属した主電極Ｘ4 〜Ｘ
6 からなる電極群ＸＧ２、及びブロックＢ３に属した主
電極Ｘ7 〜Ｘ9 からなる電極群ＸＧ３は、順にＸドライ
バ８７１，８７２，８７３と接続される。
Ｂ２，Ｂ３に区画し、ブロック毎に主電極Ｘを共通化す
る。必ずしも各ブロックのライン数（主電極数）を等し
くする必要はないが、ライン数が均等になるようにブロ
ック数を選定するのがアドレッシングの効率化の上で望
ましい。ブロックＢ１に属した主電極Ｘ1 〜Ｘ3 からな
る電極群ＸＧ１、ブロックＢ２に属した主電極Ｘ4 〜Ｘ
6 からなる電極群ＸＧ２、及びブロックＢ３に属した主
電極Ｘ7 〜Ｘ9 からなる電極群ＸＧ３は、順にＸドライ
バ８７１，８７２，８７３と接続される。
【００２４】一方、主電極Ｙ1 〜Ｙ9 については、各ブ
ロック内の電極が互いに異なる群に属するように所定数
（例示では３）の電極群ＹＧ１，ＹＧ２，ＹＧ３に分
け、すなわち各ブロックＢ１〜Ｂ３から１本ずつ各電極
群ＹＧ１〜ＹＧ３に振分け、電極群ＹＧ１〜ＹＧ３毎に
共通化する。なお、必ずしもライン番号順に振り分ける
必要はない。主電極Ｙ1 ，Ｙ4 ，Ｙ7 からなる電極群Ｙ
Ｇ１、主電極Ｙ2 ，Ｙ5，Ｙ8 からなる電極群ＹＧ２、
及び主電極Ｙ3 ，Ｙ6 ，Ｙ9 からなる電極群ＹＧ３は、
順にＹドライバ８８１，８８２，８８３と接続される。
ロック内の電極が互いに異なる群に属するように所定数
（例示では３）の電極群ＹＧ１，ＹＧ２，ＹＧ３に分
け、すなわち各ブロックＢ１〜Ｂ３から１本ずつ各電極
群ＹＧ１〜ＹＧ３に振分け、電極群ＹＧ１〜ＹＧ３毎に
共通化する。なお、必ずしもライン番号順に振り分ける
必要はない。主電極Ｙ1 ，Ｙ4 ，Ｙ7 からなる電極群Ｙ
Ｇ１、主電極Ｙ2 ，Ｙ5，Ｙ8 からなる電極群ＹＧ２、
及び主電極Ｙ3 ，Ｙ6 ，Ｙ9 からなる電極群ＹＧ３は、
順にＹドライバ８８１，８８２，８８３と接続される。
【００２５】このような主電極Ｘ，Ｙの電気的な共通化
をＰＤＰ１の基板上の配線により行えば、ＰＤＰ１とフ
レキシブルケーブルとの接続端子数を低減することがで
きる。また、フレキシブルケーブル上での配線、又は駆
動ユニット８０の回路基板上での配線により行えば、Ｐ
ＤＰ１の作製に際して主電極Ｙの多層配線が不要とな
る。主電極Ｘの共通化をＰＤＰ１の基板上で行い、主電
極Ｙの共通化をＰＤＰ１の外部で行うこともできる。
をＰＤＰ１の基板上の配線により行えば、ＰＤＰ１とフ
レキシブルケーブルとの接続端子数を低減することがで
きる。また、フレキシブルケーブル上での配線、又は駆
動ユニット８０の回路基板上での配線により行えば、Ｐ
ＤＰ１の作製に際して主電極Ｙの多層配線が不要とな
る。主電極Ｘの共通化をＰＤＰ１の基板上で行い、主電
極Ｙの共通化をＰＤＰ１の外部で行うこともできる。
【００２６】図３は本発明に係るＰＤＰの内部構造を示
す斜視図である。ＰＤＰ１では、前面側基板構体１０の
基材であるガラス基板１１の内面に、ライン毎に一対ず
つ主電極Ｘ，Ｙが配列されている。ラインは画面におけ
る水平方向のセル列である。主電極Ｘ，Ｙは、それぞれ
が透明導電膜４１と金属膜（バス導体）４２とからな
り、低融点ガラスからなる厚さ３０μｍ程度の誘電体層
１７で被覆されている。誘電体層１７の表面にはマグネ
シア（ＭｇＯ）からなる厚さ数千オングストロームの保
護膜１８が設けられている。アドレス電極Ａは、背面側
基板構体２０の基材であるガラス基板２１の内面に配列
されており、厚さ１０μｍ程度の誘電体層２４によって
被覆されている。誘電体層２４の上には、高さ１５０μ
ｍの平面視直線帯状の隔壁２９が各アドレス電極Ａの間
に１つずつ設けられている。これらの隔壁２９によって
放電空間３０が行方向にサブピクセル（単位発光領域）
毎に区画され、且つ放電空間３０の間隙寸法が規定され
ている。そして、アドレス電極Ａの上方及び隔壁２９の
側面を含めて背面側の内面を被覆するように、カラー表
示のためのＲ，Ｇ，Ｂの３色の蛍光体層２８Ｒ，２８
Ｇ，２８Ｂが設けられている。放電空間３０には主成分
のネオンにキセノンを混合した放電ガスが充填されてお
り、蛍光体層２８Ｒ，２８Ｇ，２８Ｂは放電時にキセノ
ンが放つ紫外線によって局部的に励起されて発光する。
表示の１ピクセル（画素）は行方向に並ぶ３個のサブピ
クセルで構成される。各サブピクセル内の構造体がセル
Ｃである。隔壁２９の配置パターンがストライプパター
ンであることから、放電空間３０のうちの各列に対応し
た部分は全てのラインに跨がって列方向に連続してい
る。隣り合うラインどうしの電極間隙は、面放電ギャッ
プ（例えば８０〜１４０μｍの範囲内の値）より十分に
大きく、列方向の放電結合を防ぐことのできる値（例え
ば４００〜５００μｍの範囲内の値）に選定される。
す斜視図である。ＰＤＰ１では、前面側基板構体１０の
基材であるガラス基板１１の内面に、ライン毎に一対ず
つ主電極Ｘ，Ｙが配列されている。ラインは画面におけ
る水平方向のセル列である。主電極Ｘ，Ｙは、それぞれ
が透明導電膜４１と金属膜（バス導体）４２とからな
り、低融点ガラスからなる厚さ３０μｍ程度の誘電体層
１７で被覆されている。誘電体層１７の表面にはマグネ
シア（ＭｇＯ）からなる厚さ数千オングストロームの保
護膜１８が設けられている。アドレス電極Ａは、背面側
基板構体２０の基材であるガラス基板２１の内面に配列
されており、厚さ１０μｍ程度の誘電体層２４によって
被覆されている。誘電体層２４の上には、高さ１５０μ
ｍの平面視直線帯状の隔壁２９が各アドレス電極Ａの間
に１つずつ設けられている。これらの隔壁２９によって
放電空間３０が行方向にサブピクセル（単位発光領域）
毎に区画され、且つ放電空間３０の間隙寸法が規定され
ている。そして、アドレス電極Ａの上方及び隔壁２９の
側面を含めて背面側の内面を被覆するように、カラー表
示のためのＲ，Ｇ，Ｂの３色の蛍光体層２８Ｒ，２８
Ｇ，２８Ｂが設けられている。放電空間３０には主成分
のネオンにキセノンを混合した放電ガスが充填されてお
り、蛍光体層２８Ｒ，２８Ｇ，２８Ｂは放電時にキセノ
ンが放つ紫外線によって局部的に励起されて発光する。
表示の１ピクセル（画素）は行方向に並ぶ３個のサブピ
クセルで構成される。各サブピクセル内の構造体がセル
Ｃである。隔壁２９の配置パターンがストライプパター
ンであることから、放電空間３０のうちの各列に対応し
た部分は全てのラインに跨がって列方向に連続してい
る。隣り合うラインどうしの電極間隙は、面放電ギャッ
プ（例えば８０〜１４０μｍの範囲内の値）より十分に
大きく、列方向の放電結合を防ぐことのできる値（例え
ば４００〜５００μｍの範囲内の値）に選定される。
【００２７】点灯すべきでないセル（消去アドレス形式
の場合）又は点灯すべきセル（書込みアドレス形式の場
合）における主電極Ｙとアドレス電極Ａとの間でアドレ
ス放電を生じさせてライン毎に点灯すべきセルのみに適
量の壁電荷の存在する帯電状態を形成した後、主電極
Ｘ，Ｙ間に点灯維持電圧Ｖｓを加えることにより、点灯
すべきセルで基板面に沿った面放電を生じさせることが
できる。
の場合）又は点灯すべきセル（書込みアドレス形式の場
合）における主電極Ｙとアドレス電極Ａとの間でアドレ
ス放電を生じさせてライン毎に点灯すべきセルのみに適
量の壁電荷の存在する帯電状態を形成した後、主電極
Ｘ，Ｙ間に点灯維持電圧Ｖｓを加えることにより、点灯
すべきセルで基板面に沿った面放電を生じさせることが
できる。
【００２８】以下、プラズマ表示装置１００におけるＰ
ＤＰ１の駆動方法を説明する。最初に階調表示及び駆動
シーケンスの概要を説明し、その後に本発明に特有のア
ドレッシングについて詳述する。
ＤＰ１の駆動方法を説明する。最初に階調表示及び駆動
シーケンスの概要を説明し、その後に本発明に特有のア
ドレッシングについて詳述する。
【００２９】図４はフィールド構成を示す図である。テ
レビジョン映像の表示においては、２値の点灯制御によ
って階調再現を行うために、入力画像である時系列の各
フィールドｆ（符号の添字は表示順位を表す）を例えば
８個のサブフィールドｓｆ１，ｓｆ２，ｓｆ３，ｓｆ
４，ｓｆ５，ｓｆ６，ｓｆ７，ｓｆ８に分割する。言い
換えれば、フレームを構成する各フィールドｆを８個の
サブフィールドｓｆ１〜ｓｆ８の集合に置き換える。な
お、コンピュータ出力などのノンインタレース形式の画
像を再生する場合には、各フレームを８分割する。そし
て、これらサブフィールドｓｆ１〜ｓｆ８における輝度
の相対比率がおおよそ１：２：４：８：１６：３２：６
４：１２８となるように重み付けをして各サブフィール
ドｓｆ１〜ｓｆ８のサステイン放電回数を設定する。サ
ブフィールド単位の点灯／非点灯の組合せでＲＧＢの各
色毎に２５６段階の輝度設定を行うことができるので、
表示可能な色の数は２５６3 となる。ただし、サブフィ
ールドｓｆ１〜ｓｆ８を輝度の重みの順に表示する必要
はない。例えば重みの大きいサブフィールドｓｆ８をフ
ィールド期間Ｔｆの中間に配置するといった最適化を行
うことができる。
レビジョン映像の表示においては、２値の点灯制御によ
って階調再現を行うために、入力画像である時系列の各
フィールドｆ（符号の添字は表示順位を表す）を例えば
８個のサブフィールドｓｆ１，ｓｆ２，ｓｆ３，ｓｆ
４，ｓｆ５，ｓｆ６，ｓｆ７，ｓｆ８に分割する。言い
換えれば、フレームを構成する各フィールドｆを８個の
サブフィールドｓｆ１〜ｓｆ８の集合に置き換える。な
お、コンピュータ出力などのノンインタレース形式の画
像を再生する場合には、各フレームを８分割する。そし
て、これらサブフィールドｓｆ１〜ｓｆ８における輝度
の相対比率がおおよそ１：２：４：８：１６：３２：６
４：１２８となるように重み付けをして各サブフィール
ドｓｆ１〜ｓｆ８のサステイン放電回数を設定する。サ
ブフィールド単位の点灯／非点灯の組合せでＲＧＢの各
色毎に２５６段階の輝度設定を行うことができるので、
表示可能な色の数は２５６3 となる。ただし、サブフィ
ールドｓｆ１〜ｓｆ８を輝度の重みの順に表示する必要
はない。例えば重みの大きいサブフィールドｓｆ８をフ
ィールド期間Ｔｆの中間に配置するといった最適化を行
うことができる。
【００３０】各サブフィールドｓｆj （ｊ＝１〜８）に
割り当てるサブフィールド期間Ｔｓｆj は、表示内容に
応じた帯電分布を形成するアドレッシング期間ＴＡ、及
び階調レベルに応じた輝度を確保するために所定時間に
わたって点灯状態を維持するサステイン期間（実質の表
示期間）ＴＳからなる。各サブフィールド期間Ｔｓｆ j
において、アドレッシング期間ＴＡの長さは輝度の重み
に係わらず一定であるが、サステイン期間ＴＳの長さは
輝度の重みが大きいほど長い。つまり、１つのフィール
ドｆに対応する８つのサブフィールド期間Ｔｓｆj の長
さは互いに異なる。
割り当てるサブフィールド期間Ｔｓｆj は、表示内容に
応じた帯電分布を形成するアドレッシング期間ＴＡ、及
び階調レベルに応じた輝度を確保するために所定時間に
わたって点灯状態を維持するサステイン期間（実質の表
示期間）ＴＳからなる。各サブフィールド期間Ｔｓｆ j
において、アドレッシング期間ＴＡの長さは輝度の重み
に係わらず一定であるが、サステイン期間ＴＳの長さは
輝度の重みが大きいほど長い。つまり、１つのフィール
ドｆに対応する８つのサブフィールド期間Ｔｓｆj の長
さは互いに異なる。
【００３１】図５は第１の駆動方法の電圧波形図であっ
て、１つのサブフィールドの駆動シーケンスを示してい
る。図示の駆動シーケンスはサブフィールド毎に繰り返
される。 ［アドレッシング期間の処理］アドレッシング期間ＴＡ
においては、ブロック毎のアドレッシングを繰り返して
画面全体のアドレッシングを行う。ブロック毎のアドレ
ッシングは、その対象である１つのブロック（選択ブロ
ック）内の全セルを帯電させる全面書込みと、点灯させ
ないセルの電荷を消去するライン順次の選択消去と、壁
電荷の極性反転とによる。以下、第１番目のブロックＢ
１を選択ブロックとして、ブロック毎のアドレッシング
を説明する。
て、１つのサブフィールドの駆動シーケンスを示してい
る。図示の駆動シーケンスはサブフィールド毎に繰り返
される。 ［アドレッシング期間の処理］アドレッシング期間ＴＡ
においては、ブロック毎のアドレッシングを繰り返して
画面全体のアドレッシングを行う。ブロック毎のアドレ
ッシングは、その対象である１つのブロック（選択ブロ
ック）内の全セルを帯電させる全面書込みと、点灯させ
ないセルの電荷を消去するライン順次の選択消去と、壁
電荷の極性反転とによる。以下、第１番目のブロックＢ
１を選択ブロックとして、ブロック毎のアドレッシング
を説明する。
【００３２】〔全面書込み〕全ての主電極Ｙ（つまり電
極群ＹＧ１〜ＹＧ３）に波高値が点灯維持電圧と同程度
の正極性のパルスＰｗｙを印加するとともに、選択ブロ
ックＢ１に属した主電極Ｘ（つまり電極群ＸＧ１）に適
切な波高値の負極性の書込みパルスＰｗｘを印加し、同
時に他のブロック（非選択ブロック）Ｂ１，Ｂ２に属し
た主電極Ｘ（つまり電極群ＸＧ２，ＸＧ３）にパルスＰ
ｗｙと同様のキャンセルパルスＰｃを印加する。選択ブ
ロックＢ１においては、セル電圧が放電開始電圧を越
え、前回点灯セルと前回非点灯セルとに係わらず全ての
セルで面放電が生じて所定量の壁電荷が生じる。このと
き、前回点灯セルでは壁電荷の極性が反転する。前回点
灯セルとは、１つ前のサブフィールドのアドレッシング
で点灯すべきセルとして壁電荷が残されたセルである。
前回非点灯セルとは、１つ前のサブフィールドのアドレ
ッシングで点灯すべきでないセルとして壁電荷が消去さ
れたセルである。一方、非選択ブロックＢ２，Ｂ３にお
いては、キャンセルパルスＰｃの印加によりパルスＰｗ
ｙが打ち消されることになるので、セル電圧は変化せ
ず、前回点灯セル及び前回非点灯セルの帯電状態が保た
れる。
極群ＹＧ１〜ＹＧ３）に波高値が点灯維持電圧と同程度
の正極性のパルスＰｗｙを印加するとともに、選択ブロ
ックＢ１に属した主電極Ｘ（つまり電極群ＸＧ１）に適
切な波高値の負極性の書込みパルスＰｗｘを印加し、同
時に他のブロック（非選択ブロック）Ｂ１，Ｂ２に属し
た主電極Ｘ（つまり電極群ＸＧ２，ＸＧ３）にパルスＰ
ｗｙと同様のキャンセルパルスＰｃを印加する。選択ブ
ロックＢ１においては、セル電圧が放電開始電圧を越
え、前回点灯セルと前回非点灯セルとに係わらず全ての
セルで面放電が生じて所定量の壁電荷が生じる。このと
き、前回点灯セルでは壁電荷の極性が反転する。前回点
灯セルとは、１つ前のサブフィールドのアドレッシング
で点灯すべきセルとして壁電荷が残されたセルである。
前回非点灯セルとは、１つ前のサブフィールドのアドレ
ッシングで点灯すべきでないセルとして壁電荷が消去さ
れたセルである。一方、非選択ブロックＢ２，Ｂ３にお
いては、キャンセルパルスＰｃの印加によりパルスＰｗ
ｙが打ち消されることになるので、セル電圧は変化せ
ず、前回点灯セル及び前回非点灯セルの帯電状態が保た
れる。
【００３３】〔選択消去〕電極群ＹＧ１，ＹＧ２，ＹＧ
３に順に負極性のスキャンパルスＰｙを印加する。図示
の例では印加回数は３であるが、実際にはＮ／ｎ（＝ラ
イン総数／ブロック数）回の印加が連続的に行われる。
スキャンパルスＰｙの印加と同時に、該当するラインに
おける点灯すべきでないセル（今回非点灯セル）に対応
したアドレス電極Ａに正極性のアドレスパルスＰａを印
加する。
３に順に負極性のスキャンパルスＰｙを印加する。図示
の例では印加回数は３であるが、実際にはＮ／ｎ（＝ラ
イン総数／ブロック数）回の印加が連続的に行われる。
スキャンパルスＰｙの印加と同時に、該当するラインに
おける点灯すべきでないセル（今回非点灯セル）に対応
したアドレス電極Ａに正極性のアドレスパルスＰａを印
加する。
【００３４】今回非点灯セルではアドレス放電が起こっ
て壁電荷が消滅する。パルス幅が短く、電荷が再形成さ
れないからである。点灯すべきセル（今回点灯セル）で
は、全面書込みで形成された壁電荷がそのまま残る。
て壁電荷が消滅する。パルス幅が短く、電荷が再形成さ
れないからである。点灯すべきセル（今回点灯セル）で
は、全面書込みで形成された壁電荷がそのまま残る。
【００３５】〔壁電荷の極性反転〕ブロック毎のアドレ
ッシングの最終処理として、選択ブロックＢ１の電極群
ＸＧ１に波高値が点灯維持電圧と同程度の正極性のパル
スＰｘを印加し、今回点灯セルの壁電荷の極性を反転さ
せる。この処理を行うことにより、上述のアドレッシン
グのためのパルスに対してセルが不感応となり、サステ
イン期間ＴＳまで帯電状態を保つことができる。
ッシングの最終処理として、選択ブロックＢ１の電極群
ＸＧ１に波高値が点灯維持電圧と同程度の正極性のパル
スＰｘを印加し、今回点灯セルの壁電荷の極性を反転さ
せる。この処理を行うことにより、上述のアドレッシン
グのためのパルスに対してセルが不感応となり、サステ
イン期間ＴＳまで帯電状態を保つことができる。
【００３６】以上の３段階の処理を、ブロックＢ１，Ｂ
２，Ｂ３を順に選択ブロックとして行えば、画面全体の
アドレッシングが完了する。ブロックＢ１が選択ブロッ
クのときには、電極群ＸＧ２に書込みパルスＰｗｘが印
加され、電極群ＸＧ１，ＸＧ３にキャンセルパルスＰｃ
が印加される。ブロックＢ３が選択ブロックのときに
は、電極群ＸＧ３に書込みパルスＰｗｘが印加され、電
極群ＸＧ１，ＸＧ２にキャンセルパルスＰｃが印加され
る。 ［サステイン期間の処理］サステイン期間ＴＳにおいて
は、最初に全ての主電極Ｙに対して所定極性（例示では
正極性）のサステインパルスＰｓを印加する。その後、
主電極Ｘと主電極Ｙとに対して交互にサステインパルス
Ｐｓを印加する。本例では最終のサステインパルスＰｓ
は主電極Ｘに印加される。サステインパルスＰｓの印加
によって、アドレッシング期間ＴＡにおいて壁電荷の残
された今回点灯セルで面放電が生じる。
２，Ｂ３を順に選択ブロックとして行えば、画面全体の
アドレッシングが完了する。ブロックＢ１が選択ブロッ
クのときには、電極群ＸＧ２に書込みパルスＰｗｘが印
加され、電極群ＸＧ１，ＸＧ３にキャンセルパルスＰｃ
が印加される。ブロックＢ３が選択ブロックのときに
は、電極群ＸＧ３に書込みパルスＰｗｘが印加され、電
極群ＸＧ１，ＸＧ２にキャンセルパルスＰｃが印加され
る。 ［サステイン期間の処理］サステイン期間ＴＳにおいて
は、最初に全ての主電極Ｙに対して所定極性（例示では
正極性）のサステインパルスＰｓを印加する。その後、
主電極Ｘと主電極Ｙとに対して交互にサステインパルス
Ｐｓを印加する。本例では最終のサステインパルスＰｓ
は主電極Ｘに印加される。サステインパルスＰｓの印加
によって、アドレッシング期間ＴＡにおいて壁電荷の残
された今回点灯セルで面放電が生じる。
【００３７】図６は壁電圧の推移を示す図である。ここ
では、代表的にブロックＢ１の各セルにおける壁電荷の
極性の変化を説明する。アドレッシングにおいてセルは
４種に分類される。前回点灯セルから今回点灯セルにな
るもの（ＯＮ→ＯＮ）、前回点灯セルから今回非点灯セ
ルになるもの（ＯＮ→ＯＦＦ）、前回非点灯セルから今
回点灯セルになるもの（ＯＦＦ→ＯＮ）、及び前回非点
灯セルから今回非点灯セルになるもの（ＯＦＦ→ＯＦ
Ｆ）の４種である。図６ではこれら４種のセルの壁電圧
Ｖｗａｌｌの変化が駆動電圧と対応づけて示されてい
る。
では、代表的にブロックＢ１の各セルにおける壁電荷の
極性の変化を説明する。アドレッシングにおいてセルは
４種に分類される。前回点灯セルから今回点灯セルにな
るもの（ＯＮ→ＯＮ）、前回点灯セルから今回非点灯セ
ルになるもの（ＯＮ→ＯＦＦ）、前回非点灯セルから今
回点灯セルになるもの（ＯＦＦ→ＯＮ）、及び前回非点
灯セルから今回非点灯セルになるもの（ＯＦＦ→ＯＦ
Ｆ）の４種である。図６ではこれら４種のセルの壁電圧
Ｖｗａｌｌの変化が駆動電圧と対応づけて示されてい
る。
【００３８】上述のように本実施形態ではサステインパ
ルスＰｓは正極性であり且つサステイン期間ＴＳの最後
の印加は主電極Ｘに対して行われるので、アドレッシン
グの開始時点における前回点灯セルに残留している壁電
荷の極性は、主電極Ｘの側が負で主電極Ｙの側が正であ
る。前回非点灯セルの壁電圧Ｖｗａｌｌはほぼ零であ
る。
ルスＰｓは正極性であり且つサステイン期間ＴＳの最後
の印加は主電極Ｘに対して行われるので、アドレッシン
グの開始時点における前回点灯セルに残留している壁電
荷の極性は、主電極Ｘの側が負で主電極Ｙの側が正であ
る。前回非点灯セルの壁電圧Ｖｗａｌｌはほぼ零であ
る。
【００３９】書込みパルスＰｗｘ及びパルスＰｗｙの印
加により、前回点灯セルでは壁電荷の再形成によって極
性が反転し、前回非点灯セルでは新たに壁電荷が形成さ
れる。すなわち全ての主電極Ｘ上に正極性、主電極Ｙ上
に負極性の壁電圧Ｖｗａｌｌが生じる。次に、スキャン
パルスＰｙ及びアドレスパルスＰａの印加により、今回
非点灯セルの壁電圧がほぼ零になる。この時点では今回
点灯セルの壁電圧Ｖｗａｌｌは変化しない。しかし、ラ
イン走査後のＰｘの印加により、今回点灯セルの壁電圧
Ｖｗａｌｌの極性が反転する。その後、他のブロックＢ
２，Ｂ３のアドレッシングに係わるパルスＰｗｙやキャ
ンセルパルスＰｃなどを印加しても今回点灯セルの壁電
圧Ｖｗａｌｌは変化しない。サステイン期間ＴＳになっ
て最初に主電極ＹにサステインＰｓが印加されると、今
回点灯セルで放電が起こって壁電圧Ｖｗａｌｌの極性が
反転する。極性反転は、以降にサステインＰｓを印加す
る毎に起こる。
加により、前回点灯セルでは壁電荷の再形成によって極
性が反転し、前回非点灯セルでは新たに壁電荷が形成さ
れる。すなわち全ての主電極Ｘ上に正極性、主電極Ｙ上
に負極性の壁電圧Ｖｗａｌｌが生じる。次に、スキャン
パルスＰｙ及びアドレスパルスＰａの印加により、今回
非点灯セルの壁電圧がほぼ零になる。この時点では今回
点灯セルの壁電圧Ｖｗａｌｌは変化しない。しかし、ラ
イン走査後のＰｘの印加により、今回点灯セルの壁電圧
Ｖｗａｌｌの極性が反転する。その後、他のブロックＢ
２，Ｂ３のアドレッシングに係わるパルスＰｗｙやキャ
ンセルパルスＰｃなどを印加しても今回点灯セルの壁電
圧Ｖｗａｌｌは変化しない。サステイン期間ＴＳになっ
て最初に主電極ＹにサステインＰｓが印加されると、今
回点灯セルで放電が起こって壁電圧Ｖｗａｌｌの極性が
反転する。極性反転は、以降にサステインＰｓを印加す
る毎に起こる。
【００４０】図７は書込みパルス波形の変形例を示す図
である。選択ブロックの電極群ＸＧ１〜３に印加するブ
ロック選択のための書込みパルスとして、立上がりの緩
やかな鈍波波形のパルスＰｗｘ２を印加すれば、放電に
よる発光を抑えて表示のコントラストを向上させること
ができる。セル電圧が放電開始電圧に近い段階で放電が
起こり、放電ガスを励起する電荷の移動エネルギーが少
ないからである。
である。選択ブロックの電極群ＸＧ１〜３に印加するブ
ロック選択のための書込みパルスとして、立上がりの緩
やかな鈍波波形のパルスＰｗｘ２を印加すれば、放電に
よる発光を抑えて表示のコントラストを向上させること
ができる。セル電圧が放電開始電圧に近い段階で放電が
起こり、放電ガスを励起する電荷の移動エネルギーが少
ないからである。
【００４１】電極群ＸＧ１〜３ではなく電極群ＹＧ１〜
３に印加するパルスＰｗｙを鈍波波形とし、又は電極群
ＸＧ１〜３及び電極群ＹＧ１〜３の双方について鈍波波
形としても同様の効果がある。電極群ＹＧ１〜３に印加
するパルスＰｗｙを鈍波波形とした場合は、キャンセル
パルスＰｃも鈍波波形とするのが望ましい。
３に印加するパルスＰｗｙを鈍波波形とし、又は電極群
ＸＧ１〜３及び電極群ＹＧ１〜３の双方について鈍波波
形としても同様の効果がある。電極群ＹＧ１〜３に印加
するパルスＰｗｙを鈍波波形とした場合は、キャンセル
パルスＰｃも鈍波波形とするのが望ましい。
【００４２】図８は第２の駆動方法の電圧波形図であ
る。第２の駆動方法は、ブロック毎のアドレッシングに
おける全面書込みを２段階で行うものである。
る。第２の駆動方法は、ブロック毎のアドレッシングに
おける全面書込みを２段階で行うものである。
【００４３】書込みパルスＰｗｘを印加する以前に、全
ての主電極Ｙ（電極群ＹＧ１〜３）にサステインパルス
Ｐｓを印加するとともに、非選択ブロックの主電極Ｘに
サステインパルスＰｓを打ち消すキャンセルパルスＰｃ
２を印加する。これにより、選択ブロックの前回点灯セ
ルのみで放電が起こり、壁電圧の極性が反転する。続い
て、上述の第２の駆動方法と同様に書込みパルスＰｗ
ｘ、キャンセルパルスＰｃ、及びパルスＰｗｙを所定の
電極に印加する。これにより、選択ブロックの前回非点
灯セルのみで放電が起こり、前回点灯セルと同じ極性の
壁電圧が生じる。
ての主電極Ｙ（電極群ＹＧ１〜３）にサステインパルス
Ｐｓを印加するとともに、非選択ブロックの主電極Ｘに
サステインパルスＰｓを打ち消すキャンセルパルスＰｃ
２を印加する。これにより、選択ブロックの前回点灯セ
ルのみで放電が起こり、壁電圧の極性が反転する。続い
て、上述の第２の駆動方法と同様に書込みパルスＰｗ
ｘ、キャンセルパルスＰｃ、及びパルスＰｗｙを所定の
電極に印加する。これにより、選択ブロックの前回非点
灯セルのみで放電が起こり、前回点灯セルと同じ極性の
壁電圧が生じる。
【００４４】第２の駆動方法によれば、第１の駆動方法
と比べて全面書込みにおける前回点灯セルでの放電強度
が弱まるので、不要の発光を抑えてコントラストを高め
ることができる。
と比べて全面書込みにおける前回点灯セルでの放電強度
が弱まるので、不要の発光を抑えてコントラストを高め
ることができる。
【００４５】図９は第３の駆動方法の電圧波形図であ
る。第３の駆動方法は、第１番目のブロックのアドレッ
シングに先立って、画面絶対について残留電荷を消去す
るものである。
る。第３の駆動方法は、第１番目のブロックのアドレッ
シングに先立って、画面絶対について残留電荷を消去す
るものである。
【００４６】アドレッシング期間ＴＡの最初の処理とし
て、例えば全ての主電極Ｙ（電極群ＹＧ１〜３）に消去
パルスＰｅを印加して画面全体の電荷消去を行う。これ
により、特にアドレッシングの電圧マージンが拡がって
駆動が容易になる。
て、例えば全ての主電極Ｙ（電極群ＹＧ１〜３）に消去
パルスＰｅを印加して画面全体の電荷消去を行う。これ
により、特にアドレッシングの電圧マージンが拡がって
駆動が容易になる。
【００４７】
【発明の効果】請求項１乃至請求項６の発明によれば、
第１及び第２の主電極の双方の共通化による駆動部品点
数の低減を図りつつ、アドレッシングを高速化すること
ができる。
第１及び第２の主電極の双方の共通化による駆動部品点
数の低減を図りつつ、アドレッシングを高速化すること
ができる。
【００４８】請求項２又は請求項３の発明によれば、不
要の発光を抑えてコントラストを向上させることができ
る。請求項４の発明によれば、電圧マージンを拡げて表
示を安定にすることができる。
要の発光を抑えてコントラストを向上させることができ
る。請求項４の発明によれば、電圧マージンを拡げて表
示を安定にすることができる。
【図１】本発明に係るプラズマ表示装置の構成図であ
る。
る。
【図２】主電極の共通接続の模式図である。
【図３】本発明に係るＰＤＰの内部構造を示す斜視図で
ある。
ある。
【図４】フィールド構成を示す図である。
【図５】第１の駆動方法の電圧波形図である。
【図６】壁電圧の推移を示す図である。
【図７】書込みパルス波形の変形例を示す図である。
【図８】第２の駆動方法の電圧波形図である。
【図９】第３の駆動方法の電圧波形図である。
１ ＰＤＰ ＥＳ 画面 Ｘ 主電極（第１主電極） Ｙ 主電極（第２主電極） Ｂ１〜３ ブロック ＸＧ１〜３ 電極群（同じブロックに属した第１主電
極） ＹＧ１〜３ 電極群 Ｐｗｘ 書込みパルス（選択ブロックの第１主電極に印
加するパルス） Ｐｗｙ パルス（第２主電極に印加するパルス） Ｐｃ キャンセルパルス（非選択ブロックの第１主電極
に印加するパルス） Ｐｗｘ２ パルス（鈍波波形パルス） ｆ フィールド ｓｆ１〜８ サブフィールド Ａ アドレス電極
極） ＹＧ１〜３ 電極群 Ｐｗｘ 書込みパルス（選択ブロックの第１主電極に印
加するパルス） Ｐｗｙ パルス（第２主電極に印加するパルス） Ｐｃ キャンセルパルス（非選択ブロックの第１主電極
に印加するパルス） Ｐｗｘ２ パルス（鈍波波形パルス） ｆ フィールド ｓｆ１〜８ サブフィールド Ａ アドレス電極
フロントページの続き Ｆターム(参考） 5C080 AA05 BB06 CC03 DD08 DD22 EE29 EE30 FF12 GG08 GG12 HH02 HH04 JJ02 JJ04 JJ06
Claims (6)
- 【請求項１】画面の各行において点灯維持放電を生じさ
せるための電極対を構成するように複数の第１主電極と
複数の第２主電極とが平行に配列されたＡＣ型ＰＤＰに
よる表示に際して、前記画面を２以上のｎ個のブロック
に分けて各ブロックに属した第１主電極に共通に電圧を
印加するとともに、前記各ブロック内の電極が互いに異
なる群に属するように前記第２主電極を複数の電極群に
分け、各電極群に属した第２主電極に共通に電圧を印加
するＡＣ型ＰＤＰの駆動方法であって、 前記各ブロック毎にブロック内の全セルを帯電させた後
に１行ずつ順に選択的に壁電荷を消去するアドレッシン
グをｎ回繰り返すことによって、画面全体のアドレッシ
ングを行うこととし、 ブロック毎のアドレッシングにおいて、アドレッシング
対象である選択ブロック内の全セルを帯電させるための
処理として、当該選択ブロックに属した前記第１主電極
に第１極性のパルスを印加し、当該選択ブロックとそれ
以外の非選択ブロックとを区別せずに全ての前記第２主
電極に第２極性のパルスを印加するとともに、前記非選
択ブロックに属した前記第１主電極に放電を防止するた
めの第２極性のパルスを印加することを特徴とするＡＣ
型ＰＤＰの駆動方法。 - 【請求項２】前記選択ブロックに属した前記第１主電極
に第１極性のパルスを印加する以前に、当該選択ブロッ
クに残留している壁電荷の極性を反転させる請求項１記
載のＡＣ型ＰＤＰの駆動方法。 - 【請求項３】前記選択ブロックに属した前記第１主電極
に印加するパルスと、前記第２主電極に印加するパルス
とのうちの少なくとも一方を、立上がりが立下がりより
緩やかな鈍波波形パルスとする請求項１記載のＡＣ型Ｐ
ＤＰの駆動方法。 - 【請求項４】ブロック毎のアドレッシングを開始する以
前に、画面全体を対象に壁電荷の消去を行う請求項１記
載のＡＣ型ＰＤＰの駆動方法。 - 【請求項５】時系列のフィールドの表示に際して、各フ
ィールドを輝度の重み付けをした複数のサブフィールド
に分割し、当該各サブフィールド毎に計ｎ回のブロック
毎のアドレッシングを行う請求項１乃至請求項４のいず
れかに記載のＡＣ型ＰＤＰの駆動方法。 - 【請求項６】画面の各行において点灯維持放電を生じさ
せるための電極対を構成するように複数の第１主電極と
複数の第２主電極とが平行に配列され、列毎に１本ずつ
アドレス電極が配列された３電極面放電構造のＡＣ型Ｐ
ＤＰによる表示に際して、前記画面を２以上のｎ個のブ
ロックに分けて各ブロックに属した第１主電極に共通に
電圧を印加するとともに、前記各ブロック内の電極が互
いに異なる群に属するように前記第２主電極を複数の電
極群に分け、各電極群に属した第２主電極に共通に電圧
を印加するＡＣ型ＰＤＰの駆動方法であって、 前記各ブロック毎にブロック内の全セルを帯電させた後
に１行ずつ順に選択的に壁電荷を消去するアドレッシン
グをｎ回繰り返すことによって、画面全体のアドレッシ
ングを行うこととし、 ブロック毎のアドレッシングにおいて、アドレッシング
対象である選択ブロック内の全セルを帯電させるための
処理として、当該選択ブロックに属した前記第１主電極
に第１極性のパルスを印加し、当該選択ブロックとそれ
以外の非選択ブロックとを区別せずに全ての前記第２主
電極に第２極性のパルスを印加するとともに、前記非選
択ブロックに属した前記第１主電極に放電を防止するた
めの第２極性のパルスを印加することを特徴とするＡＣ
型ＰＤＰの駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22791898A JP3492210B2 (ja) | 1998-08-12 | 1998-08-12 | Ａｃ型ｐｄｐの駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22791898A JP3492210B2 (ja) | 1998-08-12 | 1998-08-12 | Ａｃ型ｐｄｐの駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000056731A true JP2000056731A (ja) | 2000-02-25 |
| JP3492210B2 JP3492210B2 (ja) | 2004-02-03 |
Family
ID=16868349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22791898A Expired - Fee Related JP3492210B2 (ja) | 1998-08-12 | 1998-08-12 | Ａｃ型ｐｄｐの駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3492210B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2811127A1 (fr) * | 2000-06-30 | 2002-01-04 | Nec Corp | Dispositif d'affichage a plasma et procede de pilotage de celui-ci |
-
1998
- 1998-08-12 JP JP22791898A patent/JP3492210B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2811127A1 (fr) * | 2000-06-30 | 2002-01-04 | Nec Corp | Dispositif d'affichage a plasma et procede de pilotage de celui-ci |
| FR2826768A1 (fr) * | 2000-06-30 | 2003-01-03 | Nec Corp | Procede de pilotage de dispositif d'affichage a plasma |
| US6795044B2 (en) | 2000-06-30 | 2004-09-21 | Nec Corporation | Plasma display panel and driving method thereof |
| KR100508226B1 (ko) * | 2000-06-30 | 2005-08-17 | 파이오니아 가부시키가이샤 | 플라즈마 디스플레이 패널 및 그의 구동방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3492210B2 (ja) | 2004-02-03 |
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